金屬薄膜電阻器及工藝的制作方法
【專利摘要】在所描述的示例中，集成電路(100)被形成為具有金屬薄膜電阻器(112)和上面的刻蝕停止層(202)。在一種示例工藝中，利用添加一個光刻步驟，在集成電路(100)中形成金屬薄膜電阻器(112)。
【專利說明】
金屬薄膜電阻器及工藝
【背景技術(shù)】
[0001]本申請通常涉及集成電路，并且具體地涉及在集成電路中形成互連層中的金屬薄膜電阻器。
[0002]金屬薄膜電阻器是眾所周知的，并且可以使用各種電阻性金屬形成。鎳鉻合金(NiCr)和鉻硅合金(CrSi)經(jīng)常被使用。在集成電路制造流程的后端(BEOL)中形成這些類型的薄膜電阻器。BEOL電阻器具有比在生成線的前端(FEOL)中形成的電阻器(通常，多晶硅、氧化硅或N勢阱)更少的寄生電容，因為它們被形成在距基板的更大距離處。BEOL電阻由于較低電容被優(yōu)選用于高頻率RF應(yīng)用。
[0003]在集成電路制造流程的BEOL中集成金屬薄膜電阻器增加成本和周期時間。圖1中示出常規(guī)金屬薄膜電阻器。金屬薄膜電阻器112被形成在第三電介質(zhì)層110上。第三電介質(zhì)層被形成在刻蝕停止層108上，刻蝕停止層108在較低互連引線104上。較低互連引線104被嵌入在第二電介質(zhì)層106中。較低互連引線104可以是通過觸點101連接至下層集成電路100中的二極管的第一層級互連，或可以通過通孔101被連接至互連的下層級。
[0004]金屬薄膜電阻器112的區(qū)域通過第一電阻器光致抗蝕劑圖案限定。第二電阻器光致抗蝕劑圖案用于限定通孔連接焊盤(via landing pad)114，該通孔連接焊盤114形成用于金屬薄膜電阻器112中的每個端部的電觸點。通孔連接焊盤114在刻蝕電阻器通孔120和電阻器通孔122期間保護薄膜金屬薄膜電阻器不受損壞，該損壞可以導(dǎo)致高通孔電阻。第三電阻器光致抗蝕劑圖案用于形成針對通孔120和通孔122的開口，以電連接至通孔連接焊盤114。
[0005]三種附加光刻步驟加上用于形成通孔連接焊盤114和用于形成電阻器通孔120和電阻器通孔122的附加工藝步驟，給制造流程增加了大量費用和周期時間。
【發(fā)明內(nèi)容】
[0006]在所描述的示例中，集成電路被形成為具有金屬薄膜電阻器和在上面的刻蝕停止層。在上面的刻蝕停止層消除了經(jīng)由連接焊盤形成電阻器的需求，并且消除了經(jīng)由圖案化和刻蝕步驟分離電阻器的需求。在一種示例工藝中，利用添加一個光刻步驟，在集成電路中形成金屬薄膜電阻器。
【附圖說明】
[0007]圖1(現(xiàn)有技術(shù))是一種常規(guī)金屬薄膜電阻器的橫截面。
[0008]圖2是金屬薄膜電阻器的一種實施方式的橫截面。
[0009]圖3A至3E是例示根據(jù)實施方式形成的集成電阻器的制造中的步驟。
【具體實施方式】
[0010]圖2是例示根據(jù)實施方式形成的金屬薄膜電阻器。圖2中的金屬薄膜電阻器的實施方式不同于圖1中的先前所描述的傳統(tǒng)金屬薄膜電阻器。在圖2中通孔刻蝕停止層202在金屬薄膜電阻器112上，并且沒有通孔連接焊盤114保護金屬薄膜電阻器112的端部。
[0011]較低層級互連104(在金屬薄膜電阻器112下)被形成在電介質(zhì)層106中。電介質(zhì)層106和較低層級互連104被設(shè)置在電介質(zhì)層102上，電介質(zhì)層102在部分處理的集成電路100上?？梢酝ㄟ^觸點或通過互連的一個或更多個層級處理部分處理的集成電路。在較低層級互連104下的、通過電介質(zhì)層102的觸點/通孔101可以是用于基板的觸點，或者可以是用于較低層級互連的通孔。刻蝕停止層108可以在較低層級互連104和電介質(zhì)層106上。電介質(zhì)110的薄層在刻蝕停止層108上。金屬薄膜電阻器112被形成在電介質(zhì)層110上?？涛g停止層202覆蓋金屬薄膜電阻器112的上表面，并且在使用電阻器光致抗蝕劑圖案刻蝕金屬薄膜電阻器112之前進行刻蝕。厚電介質(zhì)層116(層間電介質(zhì)層或ILD)被形成在電介質(zhì)層110上和刻蝕停止層202上。較高層級互連幾何結(jié)構(gòu)124被形成在ILD層116上。通孔118形成較高層級互連幾何結(jié)構(gòu)124和較低層級互連幾何結(jié)構(gòu)104之間的電連接。通孔120和通孔122形成較高層級互連幾何結(jié)構(gòu)和金屬薄膜電阻器112的端部之間的電連接。金屬薄膜電阻器112的頂部上的刻蝕停止層202使電阻器通孔120和電阻器通孔122與互連通孔118同時形成，而不會由于通孔過刻蝕而對金屬薄膜電阻器造成損壞。
[0012]圖3A至圖3E例示一種使用一個附加光致抗蝕劑圖案化步驟在集成電路中集成金屬薄膜電阻器的方法。該工藝流程顯著地降低了圖1中的常規(guī)的三種光致抗刻蝕圖案化工藝上的花費和周期時間。
[0013]非雙嵌入式工藝流程被用于例示該方法。該方法容易適應(yīng)于雙嵌入式互連工藝流程。
[0014]圖3A示出具有在集成電路100上的第一電介質(zhì)層102的集成電路100。被嵌入在第二電介質(zhì)層106中的較低互連幾何結(jié)構(gòu)104被形成在電介質(zhì)層102上。較低互連幾何結(jié)構(gòu)104可以是鋁、鋁銅合金、加鈦鋁合金、或加氮化鈦鋁合金。較低互連幾何結(jié)構(gòu)還可以是使用雙嵌入式工藝形成的銅。第一電介質(zhì)層102和第二電介質(zhì)層106可以是諸如使用等離子體激發(fā)化學(xué)氣相沉積(PECVD)或等離子體激發(fā)TEOS沉積(PETE0S)沉積的二氧化硅等的電介質(zhì)，或者可以是低k電介質(zhì)。
[0015]然后，如圖3B所示，可以沉積刻蝕停止層108，其后可以沉積薄電介質(zhì)層110。刻蝕停止層108可以是諸如具有大約20nm至200nm范圍內(nèi)的厚度的SiN、S1N、SiC、或AI2O3等的電介質(zhì)。電介質(zhì)層110可以是諸如具有大約50nm至300nm之間的厚度的PECVD氧化物的電介質(zhì)材料。然后，沉積諸如具有在大約1.5nm至40nm范圍內(nèi)的厚度的鎳鉻合金(NiCr)或鉻硅合金(CrSi)等的電阻器材料310?？梢允褂弥T如濺射等的物理氣相沉積(PVD)來沉積電阻器材料310。然后，電阻器材料310被覆蓋(cap)有刻蝕停止層312?？涛g停止材料是諸如具有大約20nm至200nm范圍內(nèi)的厚度的SiN、S1N、SiC、或AI2O3等的電介質(zhì)材料。在一個示例實施方式中，10nm SiN刻蝕停止層被沉積在3.5nm的CrSi上。然后，電阻器光致抗刻蝕圖案314被形成在刻蝕停止層312上。
[0016]如圖3C所示，刻蝕停止層312和電阻器材料310被刻蝕，以形成由刻蝕停止層幾何結(jié)構(gòu)202覆蓋的電阻器幾何結(jié)構(gòu)112。然后，去除電阻器光致抗刻蝕圖案314。在一個實施方式中，使用等離子體刻蝕將刻蝕停止層312和電阻器層310刻蝕。將可以是諸如PECVD二氧化娃或低k電介質(zhì)等的IMD層116沉積和平坦化。然后，在ILD層116上形成具有用于互連通孔318及電阻器通孔320和電阻器通孔322的開口的通孔光致抗刻蝕圖案316。
[0017]在圖3D中，使用等離子體刻蝕將通孔318、通孔320和通孔322刻蝕，該等離子刻蝕利用對刻蝕停止層108和112的高選擇性刻蝕二氧化硅?？涛g電阻器通孔320和電阻器通孔322，且停止在刻蝕停止層202上?？涛g互連通孔318，且停止在刻蝕停止層108上。在一種示例工藝流程中，頂D 116是二氧化硅，以及刻蝕停止層108和202是氮化硅。在通孔刻蝕的第一步驟中，利用對氮化硅的高選擇性刻蝕二氧化硅。
[0018]參照圖3E，改變通孔刻蝕化學(xué)物質(zhì)，以將刻蝕停止層108和刻蝕停止層202刻蝕。從互連通孔318的底部將刻蝕停止層108刻蝕，以及從電阻器通孔320和322的底部將刻蝕停止層202刻蝕。因為刻蝕停止層108和刻蝕停止層202是薄的(在大約20nm至200nm的范圍內(nèi))，所以僅需要短的通孔過刻蝕時間，以確保清除通孔318、通孔320和通孔322的底部。因為通孔過刻蝕時間是短的，所以在具有少量損壞的情況下，通孔刻蝕停止在薄膜金屬電阻器112上。這確保通孔120和通孔122(圖2)與金屬薄膜電阻器112的端部之間的良好的電連接。然后，去除通孔光致抗刻蝕圖案316。
[0019]然后，在集成電路上執(zhí)行額外的處理，以利用諸如CVD-W或銅等的導(dǎo)電材料填充通孔318、通孔320和通孔322，以形成圖2中的通孔插塞(via p lug) 118、通孔插塞120和通孔插塞122，以及在通孔插塞118、通孔插塞120和通孔插塞122上形成較高層級互連幾何結(jié)構(gòu)124。較高層級互連可以是諸如使用PVD沉積的硅鋁合金、銅鋁合金等的金屬，或可以是使用電鍍沉積的銅。
[0020]因此，在一種示例工藝中，通過僅添加一個額外的光致抗刻蝕圖案，將金屬薄膜電阻器添加至集成電路制造流程。
[0021]在權(quán)利要求范圍內(nèi)，可以在所描述的實施方式中進行修改，并且其它實施方式是可能的。
【主權(quán)項】
1.一種集成電路，所述集成電路包括: 第一刻蝕停止層，所述第一刻蝕停止層被形成在較低層級互連幾何結(jié)構(gòu)上； 第一電介質(zhì)層，所述第一電介質(zhì)層在所述第一刻蝕停止層上方； 金屬薄膜電阻器，所述金屬薄膜電阻器在所述第一電介質(zhì)層上方； 第二刻蝕停止層，所述第二刻蝕停止層在所述金屬薄膜電阻器上方； 金屬間電介質(zhì)層，所述金屬間電介質(zhì)層在所述第一電介質(zhì)層上方，并且在所述第二刻蝕停止層上方； 第一電阻器通孔，所述第一電阻器通孔將第一較高層級互連幾何結(jié)構(gòu)連接至所述金屬薄膜電阻器的第一端部，所述第一電阻器通孔刻蝕通過所述ILD層； 第二電阻器通孔，所述第二電阻器通孔將第二較高層級互連幾何結(jié)構(gòu)連接至所述金屬薄膜電阻器的第二端部，所述第二電阻器通孔刻蝕通過所述ILD層；以及 互連通孔，所述互連通孔通過所述ILD層、所述第一電介質(zhì)層、和所述第一刻蝕停止層，將第三較高層級互連幾何結(jié)構(gòu)連接至所述較低互連幾何結(jié)構(gòu)。2.根據(jù)權(quán)利要求1所述的集成電路，其中，所述金屬薄膜電阻器幾何結(jié)構(gòu)是具有大約1.5nm至40nm的范圍中的厚度的CrSi或NiCr。3.根據(jù)權(quán)利要求1所述的集成電路，其中，所述金屬薄膜電阻器幾何結(jié)構(gòu)是具有大約3.5nm的厚度的CrSi。4.根據(jù)權(quán)利要求1所述的集成電路，其中，所述第一刻蝕停止層是從由具有大約20nm至200nm的范圍中的厚度的SiN、S1N、SiC和Al2O3組成的組中選擇的電介質(zhì)，以及其中，所述第二刻蝕停止層是從由具有大約20nm至200nm的范圍中的厚度的SiN、S1N、SiC和Al2O3組成的組中選擇的電介質(zhì)。5.根據(jù)權(quán)利要求1所述的集成電路，其中，所述第一刻蝕停止層是具有大約20nm至200nm的范圍中的厚度的SiN，以及其中，所述第二刻蝕停止層是具有大約20nm至200nm的范圍中的厚度的SiN。6.一種形成集成電路的方法，所述方法包括: 在較低互連幾何結(jié)構(gòu)上沉積第一刻蝕停止層； 在所述第一刻蝕停止層上沉積第一電介質(zhì)層； 在所述第一電介質(zhì)層上沉積金屬薄膜電阻器材料； 在所述金屬薄膜電阻器材料上沉積第二刻蝕停止層； 在所述第二刻蝕停止層上形成具有電阻器光致抗刻蝕幾何結(jié)構(gòu)的電阻器光致抗刻蝕圖案； 刻蝕所述第二刻蝕停止層； 刻蝕所述金屬薄膜電阻器材料，以形成金屬薄膜電阻器； 去除所述電阻器光致抗刻蝕圖案； 在所述第一電介質(zhì)層上和所述第二刻蝕停止層上沉積金屬間電介質(zhì)層，即頂D層；在所述IMD層上形成通孔光致抗刻蝕圖案，其中具有:至少一個互連通孔開口、在所述金屬薄膜電阻器的第一端部上的第一電阻器通孔開口、和在所述金屬薄膜電阻器的第二端部上的第二電阻器通孔開口； 在所述互連通孔開口中刻蝕所述IMD電介質(zhì)和刻蝕所述第一電介質(zhì)層，且在所述第一刻蝕停止層上停止；以及在所述第一電阻器通孔開口中和在所述第二電阻器通孔開口中刻蝕所述ηω電介質(zhì)，且在所述第二刻蝕停止層上停止，其中，所述刻蝕是第一等離子體刻蝕，其利用對所述第一刻蝕停止層的高選擇性和對所述第二刻蝕停止層的高選擇性；以及 在所述互連通孔開口中刻蝕所述第一刻蝕停止層，且停止在所述較低互連幾何結(jié)構(gòu)上，以及在所述第一電阻器通孔開口中和所述第二電阻器通孔開口中刻蝕所述第二刻蝕停止層，且在所述薄膜電阻器上停止，其中，所述刻蝕是第二等離子體刻蝕，其刻蝕所述第一刻蝕停止層和所述第二刻蝕停止層。7.根據(jù)權(quán)利要求6所述的方法，其中，所述金屬薄膜電阻器材料是具有1.5nm至40nm的范圍中的厚度的NiCr或CrSi。8.根據(jù)權(quán)利要求6所述的方法，其中，所述電阻器材料是具有大約3.5nm的厚度的CrSi。9.根據(jù)權(quán)利要求6所述的方法，其中，所述第一刻蝕停止層是從由具有大約20nm至200nm的范圍中的厚度的SiN、S1N、SiC和Al2O3組成的組中選擇的電介質(zhì)，以及其中，所述第二刻蝕停止層是從由具有大約20nm至200nm的范圍中的厚度的SiN、S1N、SiC和Al2O3組成的組中選擇的電介質(zhì)。10.根據(jù)權(quán)利要求6所述的方法，其中，所述第一刻蝕停止層是具有大約20nm至200nm的范圍中的厚度的SiN，以及其中，所述第二刻蝕停止層是具有大約20nm至200nm的范圍中的厚度的SiN。
【文檔編號】H01L27/13GK105874599SQ201480071999
【公開日】2016年8月17日
【申請日】2014年12月31日
【發(fā)明人】A·阿里, E·比奇
【申請人】德克薩斯儀器股份有限公司