半導(dǎo)體器件制造方法
【專利摘要】半導(dǎo)體器件制造方法。本發(fā)明提供了一種FinFET制造方法，其中，形成隔離絕緣層之后的第一次平坦化工藝并不暴露出鰭片結(jié)構(gòu)，而是在隨后的HKMG和接觸層形成的過(guò)程之中，分別對(duì)隔離絕緣層進(jìn)行回刻蝕，以暴露出FinFET的溝道區(qū)域和源漏區(qū)域；由于鰭片結(jié)構(gòu)在回刻蝕工藝之前均被隔離介質(zhì)層完全覆蓋包圍，因而能夠避免鰭片結(jié)構(gòu)在隨后工藝過(guò)程中受到損傷，完整地保存了鰭片形貌，提高了整個(gè)工藝穩(wěn)定性和可控性，也提高了器件良率。
【專利說(shuō)明】
半導(dǎo)體器件制造方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體器件制造方法領(lǐng)域，具體而言，涉及一種FinFET半導(dǎo)體器件的制造方法。
【背景技術(shù)】
[0002]近30年來(lái)，半導(dǎo)體器件一直按照摩爾定律等比例縮小，半導(dǎo)體集成電路的特征尺寸不斷縮小，集成度不斷提高。隨著技術(shù)節(jié)點(diǎn)進(jìn)入深亞微米領(lǐng)域，例如10nm以內(nèi)，甚至45nm以內(nèi)，傳統(tǒng)場(chǎng)效應(yīng)晶體管(FET)，也即平面FET，開始遭遇各種基本物理定律的限制，使其等比例縮小的前景受到挑戰(zhàn)。眾多新型結(jié)構(gòu)的FET被開發(fā)出來(lái)，以應(yīng)對(duì)現(xiàn)實(shí)的需求，其中，F(xiàn)inFET就是一種很具等比例縮小潛力的新結(jié)構(gòu)器件。
[0003]FinFET，鰭狀場(chǎng)效應(yīng)晶體管，是一種多柵半導(dǎo)體器件。由于結(jié)構(gòu)上的獨(dú)有特點(diǎn)，F(xiàn)inFET成為深亞微米集成電路領(lǐng)域很具發(fā)展前景的器件。顧名思義，F(xiàn)inFET包括一個(gè)垂直于體硅的襯底的Fin，F(xiàn)in被稱為鰭片或鰭狀半導(dǎo)體柱，不同的FinFET被STI結(jié)構(gòu)分割開來(lái)。不同于常規(guī)的平面FET，F(xiàn)inFET的溝道區(qū)位于Fin之內(nèi)。柵極絕緣層和柵極在側(cè)面和頂面包圍Fin，從而形成至少兩面的柵極，即位于Fin的兩個(gè)側(cè)面上的柵極；同時(shí)，通過(guò)控制Fin的厚度，使得FinFET具有極佳的特性:更好的短溝道效應(yīng)抑制能力，更好的亞閾值斜率，較低的關(guān)態(tài)電流，消除了浮體效應(yīng)，更低的工作電壓，更有利于按比例縮小。通常，F(xiàn)inFET的柵極為采用后柵工藝形成的高K/金屬柵極(HKMG)，以提高FinFET的性能。
[0004]現(xiàn)有的FinFET結(jié)構(gòu)及其制造方法通常包括:在襯底中刻蝕形成Fin ;沉積絕緣材料，形成Fin之間的隔離結(jié)構(gòu)；在Fin頂部以及側(cè)壁沉積虛設(shè)柵極絕緣層和虛設(shè)柵極(材料為多晶硅或者非晶硅等)，并進(jìn)行圖案化；虛設(shè)柵極兩側(cè)的Fin中形成源漏區(qū)；沉積層間介質(zhì)層(ILD);去除虛設(shè)柵極，在ILD中形成柵極溝槽，并在柵極溝槽中沉積高k柵極絕緣層以及金屬、金屬合金或金屬氮化物的柵極導(dǎo)電層，也即HKMG。其中，在形成隔離結(jié)構(gòu)時(shí)，需要對(duì)沉積的絕緣材料進(jìn)行平坦化以及回刻蝕縮進(jìn)處理(Recess)，以暴露出Fin。然而，在后續(xù)的氧化、退火、清洗、刻蝕、注入等工藝過(guò)程中，暴露出的Fin會(huì)受到不同程度的損傷從而影響Fin的完整性，對(duì)后續(xù)工藝和整個(gè)FinFET的結(jié)構(gòu)帶來(lái)了不良的影響。
[0005]因此，需要提供一種新的FinFET制造方法，以克服現(xiàn)有技術(shù)的缺陷。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提出了一種FinFET制造方法，采用了可控制的平坦化以及回刻蝕工藝，以制造結(jié)構(gòu)完整可靠的FinFET器件。
[0007]本發(fā)明提供了一種半導(dǎo)體器件制造方法，用于制造FinFET器件，包括如下步驟:
[0008]提供襯底，在所述襯底上形成阱區(qū)；
[0009]在所述阱區(qū)中形成鰭片；
[0010]全面性沉積隔離介質(zhì)層，完全覆蓋所述鰭片，并進(jìn)行第一次平坦化工藝處理；
[0011 ] 形成虛設(shè)柵極以及位于所述虛設(shè)柵極兩側(cè)的柵極側(cè)墻；
[0012]沉積氮化硅層和氧化物層，并進(jìn)行第二次平坦化工藝處理；
[0013]去除所述虛設(shè)柵極，從而形成凹槽；
[0014]經(jīng)由所述凹槽，對(duì)所述隔離介質(zhì)層進(jìn)行第一次回刻蝕工藝處理，暴露出所述鰭片的頂面和部分側(cè)面；
[0015]形成柵極絕緣層和柵極；
[0016]其中，
[0017]所述第一次平坦化工藝處理并不暴露所述鰭片，所述隔離介質(zhì)層在第一次平坦化工藝處理之后仍然完全覆蓋所述鰭片；
[0018]所述第二次平坦化工藝處理暴露出所述虛設(shè)柵極的頂面。
[0019]根據(jù)本發(fā)明的一個(gè)方面，在形成所述柵極絕緣層和所述柵極之后:
[0020]全面性沉積TEOS介質(zhì)層；
[0021]形成源漏區(qū)域通孔，其暴露出所述鰭片的頂面；
[0022]經(jīng)由所述源漏區(qū)域通孔，對(duì)所述隔離介質(zhì)層進(jìn)行第二次回刻蝕工藝處理，使所述鰭片的部分側(cè)面暴露；
[0023]形成柵極通孔，其暴露出所述柵極的頂面；
[0024]沉積接觸材料，并進(jìn)行第三次平坦化工藝處理，從而形成柵極接觸和源漏區(qū)域接觸。
[0025]根據(jù)本發(fā)明的一個(gè)方面，在第一次平坦化工藝處理之后，所述隔離介質(zhì)層的剩余厚度為900-1100埃。
[0026]根據(jù)本發(fā)明的一個(gè)方面，在第一次回刻蝕工藝處理之后，被處理位置的剩余所述隔離介質(zhì)層厚度為700-800埃。
[0027]根據(jù)本發(fā)明的一個(gè)方面，在第二次回刻蝕工藝處理之后，被處理位置處的剩余所述隔離介質(zhì)層厚度為700-800埃。
[0028]根據(jù)本發(fā)明的一個(gè)方面，對(duì)所述隔離介質(zhì)層進(jìn)行各次回刻蝕的具體工藝包括:反應(yīng)離子刻蝕、離子銑、離子束刻蝕或濕法腐蝕。
[0029]本發(fā)明的優(yōu)點(diǎn)在于:形成隔離絕緣層之后的第一次平坦化工藝并不暴露出鰭片結(jié)構(gòu)，而是在隨后的HKMG和接觸層形成的過(guò)程之中，分別對(duì)隔離絕緣層進(jìn)行回刻蝕，以暴露出FinFET的溝道區(qū)域和源漏區(qū)域。由于鰭片結(jié)構(gòu)在回刻蝕工藝之前均被隔離介質(zhì)層完全覆蓋包圍，因而能夠避免鰭片結(jié)構(gòu)在其形成之后的各種氧化、清洗、刻蝕、注入等工藝過(guò)程中受到損傷，完整地保存了鰭片形貌，提高了整個(gè)工藝穩(wěn)定性和可控性，也提高了器件良率。
【附圖說(shuō)明】
[0030]圖1-19本發(fā)明提供的半導(dǎo)體制造方法的流程示意圖。
【具體實(shí)施方式】
[0031]以下，通過(guò)附圖中示出的具體實(shí)施例來(lái)描述本發(fā)明。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說(shuō)明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。
[0032]本發(fā)明提供一種半導(dǎo)體器件制造方法，具體而言，涉及一種FinFET器件制造方法。下面，參見說(shuō)明書附圖，將詳細(xì)描述本發(fā)明提供的半導(dǎo)體器件制造方法。
[0033]首先，參見附圖1(其中(a)為俯視圖，(b)為沿(a)中虛線方向的截面圖。除另有說(shuō)明，以下同)，提供半導(dǎo)體襯底1，其表面形成有阱區(qū)2。半導(dǎo)體襯底I可以依器件用途需要而合理選擇，包括但不限于體硅襯底，SOI襯底，鍺襯底，鍺硅(SiGe)襯底，化合物半導(dǎo)體材料，例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)等。出于與傳統(tǒng)CMOS工藝兼容的考慮，本實(shí)施例中的半導(dǎo)體襯底I優(yōu)選地采用了體硅襯底。阱區(qū)2例如可以采用離子注入、擴(kuò)散等方式形成。
[0034]接著，參見附圖2，在半導(dǎo)體襯底I的阱區(qū)2中形成鰭片3 (也即FinFET的Fin，或稱鰭狀半導(dǎo)體柱)。在阱區(qū)2形成鰭片3的具體方式包括:在阱區(qū)2之上先形成一層氧化物層，然而，再在該層氧化物層之上形成Si3Nz^IJ墻圖形(Si 3N4spacer);接著，以Si3N4側(cè)墻為掩膜，刻蝕氧化物層，以形成鰭片3的刻蝕掩膜；而后，以氧化物層為掩?？涛g襯底，形成鰭片3。附圖2(a)中的環(huán)狀虛線顯示了本發(fā)明一個(gè)實(shí)施例中的鰭片的平面形狀。
[0035]在附圖3中，在形成鰭片3之后，去除Si3N4側(cè)墻和氧化物層，采用HARP(HighAspect Rat1 Process)工藝沉積隔離絕緣層4，其完全覆蓋鰭片3。具體的工藝包括采用PECVD、HDP-CVD、RTO (快速熱氧化)等工藝沉積絕緣介質(zhì)材質(zhì)，例如氧化硅、氮氧化硅等，從而構(gòu)成了形成于各個(gè)鰭片上的器件之間的電學(xué)隔離結(jié)構(gòu)。
[0036]本發(fā)明的一個(gè)實(shí)施例中，在進(jìn)行隔離絕緣層4填充之后，進(jìn)行第一次平坦化工藝處理，獲得平坦的隔離絕緣層4表面。在現(xiàn)有技術(shù)的常規(guī)工藝中，該次平坦化工藝處理會(huì)停止在鰭片3的頂部，使鰭片3頂部暴露，并緊接著采用回刻蝕工藝，使隔離絕緣層4表面進(jìn)一步縮進(jìn)(recess)，以獲得所需要的隔離結(jié)構(gòu)，并將FinFET的溝道區(qū)域暴露。但是，與常規(guī)的FinFET制造工藝不同，本發(fā)明此步驟的平坦化工藝結(jié)束時(shí)，使隔離絕緣層4的表面仍然高于鰭片3的頂面，也即，并不暴露出鰭片3，鰭片3仍由隔離絕緣層4完全覆蓋。在第一次平坦化工藝處理之后，剩余的隔離絕緣層4的厚度為900-1100埃。
[0037]接著，參見圖4，在隔離絕緣層4之上形成虛設(shè)柵極5，并進(jìn)行圖案化。虛設(shè)柵極5的材料為多晶硅或者非晶硅等，在本發(fā)明的一個(gè)實(shí)施例中，采用了厚度為1000-1300埃的a-S1虛設(shè)柵極5的線條通常與鰭片3的線條垂直相交。另外參見圖5(b)，顯示了沿著鰭片3 —條邊方向的界面圖。
[0038]接著，參見圖6，在虛設(shè)柵極5的兩側(cè)形成柵極側(cè)墻6。具體形成方法包括:全面沉積柵極側(cè)墻材料，并進(jìn)行回刻蝕，從而形成柵極側(cè)墻6，其中，柵極側(cè)墻材料包括Si3N4。
[0039]接下來(lái)，參見圖7，依次全面性沉積氮化硅層7和氧化物層8。其中氮化硅層7的厚度為20-70nm，優(yōu)選為40nm，其作用是調(diào)節(jié)之后形成的源漏PN結(jié)與晶體管溝道之間的距離，而氧化物層8用作氮化硅層7的刻蝕停止層。
[0040]然后，參見圖8，通過(guò)第二次平坦化處理，去除部分氧化物層8和氮化硅層7，該次平坦化工藝處理停止在虛設(shè)柵極的頂部，也即暴露出虛設(shè)柵極5的上表面。在暴露出虛設(shè)柵極之后，進(jìn)行后柵工藝。
[0041]參見附圖9，其中，(b)圖為沿(a)圖中縱向虛線的截面圖，(C)圖為沿(a)圖中橫向虛線的截面圖，去除虛設(shè)柵極5，從而在虛設(shè)柵極5的位置形成凹槽。
[0042]由于虛設(shè)柵極5被去除而形成凹槽，因此，虛設(shè)柵極5之下的隔離絕緣層4的上表面暴露出，成為凹槽的底面。由于第一次平坦化并未暴露出鰭片3，在制造方法進(jìn)行到此步驟時(shí)，需要進(jìn)行一步回刻蝕縮進(jìn)工藝，暴露出鰭片3的頂面和部分側(cè)面，也即暴露出FinFET的溝道區(qū)域，以使后續(xù)形成的金屬柵極能夠覆蓋該部分鰭片的頂面和側(cè)面。
[0043]參見附圖10，經(jīng)由虛設(shè)柵極5被去除而形成凹槽，對(duì)凹槽底面的隔離絕緣層4進(jìn)行第一次回刻蝕工藝處理，以暴露出鰭片3的頂面和部分側(cè)面。其中，該第一次回刻蝕使得被處理位置處剩余的隔離絕緣層4厚度為700-800埃?；乜涛g的具體工藝包括:反應(yīng)離子刻蝕、離子銑、離子束刻蝕或濕法腐蝕。這樣，就暴露出了 FinFET的溝道區(qū)域。
[0044]接著，參見附圖11，依次沉積柵極絕緣層9和柵極10。其中，柵極絕緣層9采用高K柵極絕緣層材料，選自以下材料之一或其組合構(gòu)成的一層或多層=Al2O3, HfO2，包括HfS1x、HfS1N、HfAlO^ HfTaO^ HfLaO^ HfAlS1x以及 HfLaS1 ,至少之一在內(nèi)的鉿基高 K 介質(zhì)材料，包括Zr02、La203、LaA103、Ti02、或Y2O3至少之一在內(nèi)的稀土基高K介質(zhì)材料。而柵極10的材料為金屬、合金或金屬化合物，例如TiN，TaN, W等。然后，參見附圖12，對(duì)沉積的柵極絕緣層9和柵極10進(jìn)行圖案化，形成柵極圖形，從而完成HKMG的制作。
[0045]接下來(lái)，制造柵極接觸和源漏區(qū)域接觸。
[0046]首先，全面性沉積TEOS介質(zhì)層11，完全覆蓋襯底表面。接著，參見附圖13和14，通過(guò)刻蝕，形成源漏區(qū)域通孔12。其中，源漏區(qū)域通孔12的底面與鰭片3的頂面平齊，也即源漏區(qū)域通孔12暴露出鰭片3。接著，參見附圖15，經(jīng)由源漏區(qū)域通孔12，通過(guò)第二次回刻蝕工藝，去除部分隔離絕緣層4層材料，使鰭片3的部分側(cè)面暴露，也即暴露出FinFET的源漏區(qū)域。在第二次回刻蝕工藝處理之后，被處理位置處的剩余隔離介質(zhì)層4厚度為700-800埃。
[0047]接著，參見圖16，通過(guò)刻蝕，形成柵極通孔13。其中，柵極通孔13的刻蝕工藝終止于柵極10的表面，也即柵極通孔13的底面暴露出柵極10。
[0048]接著，參見圖17和18，進(jìn)行源漏區(qū)域通孔12和柵極通孔13的填充，具體包括沉積填充材料，并進(jìn)行第三次平坦化處理，從而形成源漏區(qū)域接觸14和柵極接觸15。通孔的填充材料包括Ti，TiN，W等。隨后，參見圖19，形成分別與源漏區(qū)域接觸14和柵極接觸15電連接的布線層16。
[0049]以上，本發(fā)明的半導(dǎo)體器件制造方法已得到說(shuō)明。在本發(fā)明的方法中，形成隔離絕緣層之后的第一次平坦化工藝并不暴露出鰭片結(jié)構(gòu)，而是在隨后的HKMG和接觸層形成的過(guò)程之中，分別對(duì)隔離絕緣層進(jìn)行回刻蝕，以暴露出FinFET的溝道區(qū)域和源漏區(qū)域。本發(fā)明此工藝的優(yōu)點(diǎn)在于，鰭片結(jié)構(gòu)在回刻蝕工藝之前均被隔離介質(zhì)層完全覆蓋包圍，能夠避免鰭片結(jié)構(gòu)在其形成之后的各種氧化、清洗、刻蝕、注入等工藝過(guò)程中受到損傷，完整地保存了鰭片形貌，提高了整個(gè)工藝穩(wěn)定性和可控性，也提高了器件良率。
[0050]盡管已參照一個(gè)或多個(gè)示例性實(shí)施例說(shuō)明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無(wú)需脫離本發(fā)明范圍而對(duì)器件結(jié)構(gòu)和/或工藝流程做出各種合適的改變和等價(jià)方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實(shí)現(xiàn)本發(fā)明的最佳實(shí)施方式而公開的特定實(shí)施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實(shí)施例。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體器件，用于制造FinFET器件，其特征在于包括如下步驟: 提供襯底，在所述襯底上形成阱區(qū)； 在所述阱區(qū)中形成鰭片； 全面性沉積隔離介質(zhì)層，完全覆蓋所述鰭片，并進(jìn)行第一次平坦化工藝處理； 形成虛設(shè)柵極以及位于所述虛設(shè)柵極兩側(cè)的柵極側(cè)墻； 沉積氮化硅層和氧化物層，并進(jìn)行第二次平坦化工藝處理； 去除所述虛設(shè)柵極，從而形成凹槽； 經(jīng)由所述凹槽，對(duì)所述隔離介質(zhì)層進(jìn)行第一次回刻蝕工藝處理，暴露出所述鰭片的頂面和部分側(cè)面； 形成柵極絕緣層和柵極； 其中， 所述第一次平坦化工藝處理并不暴露所述鰭片，所述隔離介質(zhì)層在第一次平坦化工藝處理之后仍然完全覆蓋所述鰭片； 所述第二次平坦化工藝處理暴露出所述虛設(shè)柵極的頂面。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，在形成所述柵極絕緣層和所述柵極之后: 全面性沉積TEOS介質(zhì)層； 形成源漏區(qū)域通孔，其暴露出所述鰭片的頂面； 經(jīng)由所述源漏區(qū)域通孔，對(duì)所述隔離介質(zhì)層進(jìn)行第二次回刻蝕工藝處理，使所述鰭片的部分側(cè)面暴露； 形成柵極通孔，其暴露出所述柵極的頂面； 沉積接觸材料，并進(jìn)行第三次平坦化工藝處理，從而形成柵極接觸和源漏區(qū)域接觸。3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，在第一次平坦化工藝處理之后，所述隔離介質(zhì)層的剩余厚度為900-1100埃。4.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，在第一次回刻蝕工藝處理之后，被處理位置的剩余所述隔離介質(zhì)層厚度為700-800埃。5.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，在第二次回刻蝕工藝處理之后，被處理位置處的剩余所述隔離介質(zhì)層厚度為700-800埃。6.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，對(duì)所述隔離介質(zhì)層進(jìn)行各次回刻蝕的具體工藝包括:反應(yīng)離子刻蝕、離子銑、離子束刻蝕或濕法腐蝕。
【文檔編號(hào)】H01L21/336GK105826382SQ201510012599
【公開日】2016年8月3日
【申請(qǐng)日】2015年1月9日
【發(fā)明人】徐唯佳, 殷華湘, 馬小龍, 許淼
【申請(qǐng)人】中國(guó)科學(xué)院微電子研究所