淺溝槽隔離結(jié)構(gòu)及其形成方法、半導(dǎo)體器件及其形成方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)及半導(dǎo)體領(lǐng)域，尤其設(shè)及一種淺溝槽隔離結(jié)構(gòu)及其形成方法、和一種半 導(dǎo)體器件及其形成方法。
【背景技術(shù)】 陽00引隨著超大規(guī)模集成電路技術(shù)的迅速發(fā)展，MOSFET器件的尺寸在不斷減小，通常包 括MOSFET器件溝道長度的減小，柵氧化層厚度的減薄等，W獲得更快的器件速度。但是隨 著超大規(guī)模集成電路技術(shù)發(fā)展至超深亞微米級時，特別是90納米及W下技術(shù)節(jié)點時，溝道 長度減小會帶來一系列問題，為了控制短溝道效應(yīng)，會在溝道中滲雜較高濃度的雜質(zhì)，運(yùn)會 降低載流子的遷移率，從而導(dǎo)致器件性能下降，單純的器件尺寸減小很難滿足大規(guī)模集成 電路技術(shù)的發(fā)展。因此，應(yīng)力工程被廣泛研究用來提高載流子的遷移率，從而獲得更快的器 件速度，并細(xì)足摩爾定律的規(guī)律。
[0003] 嵌入式錯娃源漏技術(shù)（Embedding SiGe)技術(shù)是45納米及W下技術(shù)節(jié)點中重要和 核屯、的工藝技術(shù)。圖1示出了現(xiàn)有技術(shù)形成嵌入式錯娃源漏的中間結(jié)構(gòu)的示意圖，參考圖 1，半導(dǎo)體襯底10內(nèi)具有淺溝槽隔離結(jié)構(gòu)20,半導(dǎo)體襯底10上依次形成有柵介質(zhì)層31、柵 電極層32和硬掩膜層33,柵介質(zhì)層31、柵電極層32和硬掩膜層33的側(cè)壁上還形成有側(cè)墻 34?，F(xiàn)有技術(shù)的嵌入式錯娃源漏技術(shù)中，刻蝕側(cè)墻34外側(cè)的半導(dǎo)體襯底10形成凹槽40,再 在凹槽40內(nèi)選擇性地外延生長錯娃層（未圖示），因為錯娃晶格常數(shù)與娃不匹配，在垂直溝 道的方向上娃晶格受到拉伸產(chǎn)生張應(yīng)力，沿溝道方向娃晶格受到壓縮產(chǎn)生壓應(yīng)力，可W提 高PMOS晶體管的電流驅(qū)動能力。
[0004] 但是，現(xiàn)有技術(shù)形成的具有嵌入式錯娃源漏的晶體管的性能不佳。

【發(fā)明內(nèi)容】
陽〇化]本發(fā)明解決的問題是，現(xiàn)有技術(shù)形成的具有嵌入式錯娃源漏器件的性能不佳。
[0006] 為解決上述問題，本發(fā)明提出了一種淺溝槽隔離結(jié)構(gòu)的形成的方法，所述淺溝槽 隔離結(jié)構(gòu)的形成方法包括：提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底表面形成圖形化的掩膜層， 所述掩膜層具有第一開口；沿所述第一開口刻蝕所述半導(dǎo)體襯底，在所述半導(dǎo)體襯底內(nèi)形 成溝槽；回刻蝕所述掩膜層，增大所述第一開口，形成第二開口，所述第二開口大于所述溝 槽的開口；在所述溝槽和所述掩膜層的第二開口內(nèi)填充滿氧化物；對所述氧化物進(jìn)行平坦 化處理。
[0007] 可選地，所述第二開口大于所述第一開口 20A--40A。
[0008] 可選地，所述掩膜層的材料為氮化娃，回刻蝕所述掩膜層采用憐酸溶液，其中，憐 酸的體積百分比為85%~88%，溶液溫度為155°C~165°C。
[0009] 可選地，所述半導(dǎo)體襯底表面和所述掩膜層之間還形成有墊氧化層。
[0010] 可選地，所述淺溝槽隔離結(jié)構(gòu)的形成方法還包括，在對所述氧化物進(jìn)行平坦化處 理后，去除所述掩膜層。
[0011] 對應(yīng)地，本發(fā)明還提供了一種淺溝槽隔離結(jié)構(gòu)，所述淺溝槽隔離結(jié)構(gòu)形成于半導(dǎo) 體襯底內(nèi)，所述半導(dǎo)體襯底內(nèi)具有溝槽，所述淺溝槽隔離結(jié)構(gòu)包括填充部分和覆蓋部分，其 中，所述填充部分填充滿所述半導(dǎo)體襯底內(nèi)的溝槽，所述覆蓋部分位于所述填充部分上且 覆蓋所述溝槽外的部分半導(dǎo)體襯底。
[0012] 可選地，所述淺溝槽隔離結(jié)構(gòu)的覆蓋部分覆蓋所述溝槽外的半導(dǎo)體襯底的寬度為 20A~40A。
[0013] 可選地，所述淺溝槽隔離結(jié)構(gòu)還包括位于所述半導(dǎo)體襯底表面的墊氧化層。
[0014] 本發(fā)明實施例還提供了一種半導(dǎo)體器件的形成方法，所述半導(dǎo)體器件的形成方法 包括：提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底內(nèi)形成溝槽和位于所述溝槽內(nèi)的淺溝槽隔離結(jié) 構(gòu)，所述淺溝槽隔離結(jié)構(gòu)包括填充部分和覆蓋部分，其中，所述填充部分填充滿所述溝槽， 所述覆蓋部分位于所述填充部分上且覆蓋所述溝槽外的部分半導(dǎo)體襯底；在所述淺溝槽隔 離結(jié)構(gòu)外的半導(dǎo)體襯底上形成柵極結(jié)構(gòu)；刻蝕所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底，形成凹槽； 在所述凹槽內(nèi)外延形成錯娃層。
[0015] 可選地，在所述半導(dǎo)體襯底內(nèi)形成溝槽和位于所述溝槽內(nèi)的淺溝槽隔離結(jié)構(gòu)包 括：在所述半導(dǎo)體襯底表面形成圖形化的掩膜層，所述掩膜層具有第一開口；沿所述第一 開口刻蝕所述半導(dǎo)體襯底，在所述半導(dǎo)體襯底內(nèi)形成溝槽；回刻蝕所述掩膜層，增大所述第 一開口，形成第二開口，所述第二開口大于所述溝槽的開口；在所述溝槽和所述掩膜層的第 二開口內(nèi)填充滿氧化物，并對所述氧化物進(jìn)行平坦化處理，形成淺溝槽隔離結(jié)構(gòu)；去除所述 掩膜層。
[0016] 可選地，所述第二開口大于所述第一開口 20A~40A。
[0017] 可選地，所述掩膜層的材料為氮化娃，回刻蝕所述掩膜層采用憐酸溶液，其中，憐 酸的體積百分比為85%~88%，溶液溫度為155°C~165°C。
[0018] 可選地，所述半導(dǎo)體襯底表面和所述掩膜層之間還形成有墊氧化層。
[0019] 可選地，在刻蝕所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底形成凹槽前，還包括：形成覆蓋所 述半導(dǎo)體襯底表面和所述柵極結(jié)構(gòu)的保護(hù)層；形成覆蓋所述柵極結(jié)構(gòu)側(cè)壁的側(cè)墻。
[0020] 對應(yīng)地，本發(fā)明還提供了一種半導(dǎo)體器件，所述半導(dǎo)體器件包括：半導(dǎo)體襯底，所 述半導(dǎo)體襯底內(nèi)具有溝槽；淺溝槽隔離結(jié)構(gòu)，所述淺溝槽隔離結(jié)構(gòu)包括填充部分和覆蓋部 分，其中，所述填充部分填充滿所述半導(dǎo)體襯底內(nèi)的溝槽，所述覆蓋部分位于所述填充部分 上且覆蓋所述溝槽外的部分半導(dǎo)體襯底；位于所述淺溝槽隔離結(jié)構(gòu)外的半導(dǎo)體襯底上的柵 極結(jié)構(gòu)；位于所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)的凹槽；位于所述凹槽內(nèi)的錯娃層。
[0021] 可選地，所述淺溝槽隔離結(jié)構(gòu)的覆蓋部分覆蓋所述溝槽外的半導(dǎo)體襯底的寬度為 20 A ~40 A。
[0022] 可選地，所述半導(dǎo)體器件還包括：覆蓋所述半導(dǎo)體襯底表面和所述柵極結(jié)構(gòu)的保 護(hù)層；覆蓋所述柵極結(jié)構(gòu)側(cè)壁的側(cè)墻。
[0023] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有W下優(yōu)點：
[0024] 本發(fā)明實施例的淺溝槽隔離結(jié)構(gòu)的形成方法在半導(dǎo)體襯底表面形成圖形化的掩 膜層，所述掩膜層具有第一開口，沿所述第一開口刻蝕所述半導(dǎo)體襯底，在所述半導(dǎo)體襯底 內(nèi)形成溝槽；接著，回刻蝕所述掩膜層，增大所述第一開口，形成第二開口，使得所述第二開 口大于所述溝槽的開口；再在所述溝槽和所述掩膜層的第二開口內(nèi)填充滿氧化物，并對所 述氧化物進(jìn)行平坦化處理。采用上述方法形成的淺溝槽隔離結(jié)構(gòu)具有填充部分和覆蓋部 分，其中，所述填充部分填充滿所述半導(dǎo)體襯底內(nèi)的溝槽，所述覆蓋部分位于所述填充部分 上且覆蓋所述溝槽外的部分半導(dǎo)體襯底。將上述淺溝槽隔離結(jié)構(gòu)用于形成具有嵌入式錯娃 源漏的半導(dǎo)體器件，在刻蝕柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底形成凹槽時，由于所述淺溝槽隔離 結(jié)構(gòu)的覆蓋部分覆蓋了部分半導(dǎo)體襯底，對淺溝槽隔離機(jī)構(gòu)側(cè)壁的半導(dǎo)體襯底具有保護(hù)作 用，減少了淺溝槽隔離結(jié)構(gòu)側(cè)壁的襯底材料在刻蝕過程中的損耗，剩余的襯底材料較多，可 W為后續(xù)的錯娃外延提供所需的"種子"，增強(qiáng)了錯娃外延生長能力，提高了所形成半導(dǎo)體 器件的性能。
[0025] 對應(yīng)地，本發(fā)明實施例的淺溝槽隔離結(jié)構(gòu)和半導(dǎo)體器件結(jié)構(gòu)也具有上述的優(yōu)點。
【附圖說明】
[00%] 圖1是現(xiàn)有技術(shù)形成嵌入式錯娃源漏的中間結(jié)構(gòu)示意圖；
[0027] 圖2至圖9是本發(fā)明實施例的PMOS晶體管的形成過程中的中間結(jié)構(gòu)示意圖。
【具體實施方式】
[0028] 由【背景技術(shù)】可知，現(xiàn)有技術(shù)形成的具有嵌入式錯娃源漏器件的性能不佳。
[0029] 本發(fā)明的發(fā)明人研究了現(xiàn)有技術(shù)的嵌入式錯娃源漏的形成方法發(fā)現(xiàn)，參考圖1，現(xiàn) 有技術(shù)在所述凹