三維疊層半導(dǎo)體結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種三維疊層半導(dǎo)體結(jié)構(gòu)及其制造方法，且特別是有關(guān)于一種以自對(duì)準(zhǔn)(self-aligned)工藝制作的三維疊層半導(dǎo)體結(jié)構(gòu)及其制法。
【背景技術(shù)】
[0002]非易失性存儲(chǔ)器元件在設(shè)計(jì)上有一個(gè)很大的特性是，當(dāng)存儲(chǔ)器元件失去或移除電源后仍能保存數(shù)據(jù)狀態(tài)的完整性。目前業(yè)界已有許多不同型態(tài)的非易失性存儲(chǔ)器元件被提出。不過相關(guān)業(yè)者仍不斷研發(fā)新的設(shè)計(jì)或是結(jié)合現(xiàn)有技術(shù)，進(jìn)行存儲(chǔ)單元平面的疊層以達(dá)到具有更高儲(chǔ)存容量的存儲(chǔ)器結(jié)構(gòu)。例如已有一些三維疊層與非門(NAND)型閃存結(jié)構(gòu)被提出。然而，目前的三維疊層存儲(chǔ)器結(jié)構(gòu)仍有一些問題需要被解決。
[0003]圖1A?圖1C繪示一種三維疊層半導(dǎo)體結(jié)構(gòu)的傳統(tǒng)制法。其中是以一三維垂直柵極(VG)與非門存儲(chǔ)器陣列結(jié)構(gòu)作說明。傳統(tǒng)的三維疊層半導(dǎo)體結(jié)構(gòu)包括多個(gè)多層柱體(mult1-layered pillars) IlM彼此相距地形成于一基板10上,且各多層柱體IlM包括多層絕緣層(如一頂部絕緣層111T、一底部絕緣層IllB和在頂部絕緣層IllT和底部絕緣層IllB之間的多個(gè)絕緣層111)和多層導(dǎo)電層121交替疊層而成。在傳統(tǒng)制法中，導(dǎo)體(如多晶硅)的上半部是經(jīng)過兩次刻蝕工藝，即多晶硅-接點(diǎn)(PLC)工藝和多晶硅-對(duì)準(zhǔn)(PLA)工藝。如圖1A所示，是以PLC工藝形成圖案化導(dǎo)體171和多個(gè)孔洞171a，其中孔洞171a暴露出基板10的上表面。之后，進(jìn)行PLA工藝。如圖1B所示，覆蓋圖1A的結(jié)構(gòu)并在上方形成掩模182以對(duì)圖案化導(dǎo)體171進(jìn)行圖案化步驟。如圖1C所示，圖1A的圖案化導(dǎo)體171被刻蝕后形成多個(gè)導(dǎo)電體19，其中各導(dǎo)電體19 (沿著y-方向垂直于基板10)包括一下部19a和一上部19b,其中導(dǎo)電體19的下部19a是位于相鄰多層柱體IlM的電荷捕捉層(垂直通道)16之間，而導(dǎo)電體19的上部19b連接下部19a并沿著x_方向延伸以做為一字線。
[0004]根據(jù)傳統(tǒng)制法，導(dǎo)電體19的上部19b(頂部的多晶硅導(dǎo)體)是經(jīng)過兩次刻蝕而制得。傳統(tǒng)制法中的PLA工藝并非自對(duì)準(zhǔn)(self-aligned)工藝。多晶硅導(dǎo)體仍留在結(jié)構(gòu)已達(dá)到字線連接，且PLA工藝由于不是自對(duì)準(zhǔn)工藝而具有窄工藝窗口。由于傳統(tǒng)制法進(jìn)行了兩次刻蝕工藝(PLC工藝+PLA工藝)，在制得結(jié)構(gòu)上可能會(huì)發(fā)生字線連接不良的問題。傳統(tǒng)制法中，是使用非自對(duì)準(zhǔn)串行選擇線裁切(Non-self-aligned SSL cut)以形成SSL島，因此SSL島可能會(huì)有不良的廓形。再者，傳統(tǒng)制法中，導(dǎo)電體19的上部19b和下部19a是以相同材料制成，無法滿足不同特性的字線(上部1%)和柵極(下部19a)的需求。

【發(fā)明內(nèi)容】

[0005]本發(fā)明是有關(guān)于一種三維疊層半導(dǎo)體結(jié)構(gòu)及使用自對(duì)準(zhǔn)工藝的制造方法。實(shí)施例的三維疊層半導(dǎo)體結(jié)構(gòu)的相關(guān)元件是具有自對(duì)準(zhǔn)的構(gòu)形，亦可降低字線的阻值，以及使結(jié)構(gòu)具有穩(wěn)定的電子特性。
[0006]根據(jù)一實(shí)施例，是提出一種三維疊層半導(dǎo)體結(jié)構(gòu)，包括多個(gè)多層柱體(mult1-layered pillars)形成于一基板上且這些多層柱體彼此相距,多個(gè)第一導(dǎo)體(firstconductor)形成于相鄰的多層柱體之間，多個(gè)電荷捕捉層(charging-trapping layers)形成于基板上和多層柱體的側(cè)壁處以隔開第一導(dǎo)體和多層柱體，和一第二導(dǎo)體(secondconductor)形成于第一導(dǎo)體和電荷捕捉層上。實(shí)施例中，多層柱體其中之一包括多層絕緣層(insulating layers)和多層導(dǎo)電層(conductive layers)交替疊層而成。第一導(dǎo)體的上表面是高于多層柱體的上表面，以分別于多層柱體上方形成多個(gè)容置槽溝(receivingtrenches)。再者，形成于第一導(dǎo)體和電荷捕捉層上的第二導(dǎo)體是填滿多層柱體上方的容置槽溝。
[0007]根據(jù)實(shí)施例，是提出一種三維疊層半導(dǎo)體結(jié)構(gòu)的制造方法，包括:
[0008]形成多個(gè)多層柱體于一基板上，且這些多層柱體彼此相距，多層柱體其中之一包括多層絕緣層和多層導(dǎo)電層交替疊層而成；
[0009]形成多個(gè)電荷捕捉層于基板上和多層柱體的側(cè)壁處；
[0010]形成多個(gè)第一導(dǎo)體于相鄰的多層柱體之間，且電荷捕捉層隔開第一導(dǎo)體和多層柱體，其中第一導(dǎo)體的上表面是高于多層柱體的上表面，以分別于多層柱體上方形成多個(gè)容置槽溝；和
[0011]形成一第二導(dǎo)體于第一導(dǎo)體和電荷捕捉層上，且第二導(dǎo)體是填滿多層柱體上方的容置槽溝。
[0012]為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。然而，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【附圖說明】
[0013]圖1A?圖1C繪示一種三維疊層半導(dǎo)體結(jié)構(gòu)的傳統(tǒng)制法。
[0014]圖2A?圖10A是繪示本發(fā)明一實(shí)施例的三維疊層半導(dǎo)體結(jié)構(gòu)的制造方法。
[0015]圖2B?圖7B和圖10B分別為沿著圖2A?圖7A和圖10A的剖面線AA的剖面圖。
[0016]圖4C?圖7C和圖10C分別為沿著圖4A?圖7A和圖10A的剖面線BB的剖而圖。
[0017]圖8B、圖9B和圖10D分別為沿著圖8A、圖9A和圖10A的剖面線CC的剖面圖。
[0018]圖11是繪示實(shí)施例的一種指狀位線布局的三維疊層半導(dǎo)體結(jié)構(gòu)的上視圖。
[0019]圖12A是繪示實(shí)施例的一種獨(dú)立雙柵極(IDG)布局的三維疊層半導(dǎo)體結(jié)構(gòu)的上視圖。
[0020]圖12B為沿著圖12A的剖面線DD的剖面圖。
[0021]【符號(hào)說明】
[0022]10、20:基板
[0023]11M、21M:多層柱體
[0024]111T、211T:頂部絕緣層
[0025]211T_a:頂部絕緣層的上表面
[0026]111,211:絕緣層
[0027]111B、211B:底部絕緣層
[0028]121、221:導(dǎo)電層
[0029]16、26:電荷捕捉層
[0030]26a:電荷捕捉層的上表面
[0031]171:圖案化導(dǎo)體
[0032]171a:孔洞
[0033]182:掩模
[0034]19:導(dǎo)電體
[0035]19a:導(dǎo)電體的下部
[0036]19b:導(dǎo)電體的上部
[0037]21H:第一絕緣體
[0038]21H-a:第一絕緣體的上表面
[0039]25:導(dǎo)電條
[0040]251:第一導(dǎo)體
[0041]25a:第一導(dǎo)體的上表面
[0042]27:空孔
[0043]28:絕緣島
[0044]30:絕緣罩
[0045]30 ’、30 ”:圖案化絕緣罩
[0046]33:容置槽溝
[0047]40’:圖案化光刻膠
[0048]401、402:開口
[0049]312,61:第二絕緣體
[0050]52:第二導(dǎo)體
[0051]63:介電層
[0052]55、65:SSL 接點(diǎn)
[0053]Al:第一區(qū)域
[0054]A2:第二區(qū)域
[0055]As:條狀區(qū)域
[0056]Ar:凹陷區(qū)域
【具體實(shí)施方式】
[0057]本發(fā)明是提出一三維疊層半導(dǎo)體結(jié)構(gòu)及其制造方法。實(shí)施例的三維疊層半導(dǎo)體結(jié)構(gòu)可以用字線鑲嵌工藝(damascene WL process)進(jìn)行制作,其使用自對(duì)準(zhǔn)工藝形成字線。根據(jù)實(shí)施例的揭露，柵極和字線可以用不同材料形成，而使柵極材料具適當(dāng)?shù)墓瘮?shù)(如高功函數(shù))，而字線的材料是具有低阻值。再者，可由位線隔離(BL isolat1n)方式進(jìn)行自對(duì)準(zhǔn)雙柵極串行選擇線工藝(self-aligned double gate SSL process)。據(jù)此,實(shí)施例的三維疊層半導(dǎo)體結(jié)構(gòu)具有優(yōu)點(diǎn)例如相關(guān)元素有自對(duì)準(zhǔn)的構(gòu)型、字線具低阻值、以及穩(wěn)定的電子特性。再者，實(shí)施例的三維疊層半導(dǎo)體結(jié)構(gòu)可透過簡單、且不耗時(shí)也不昂貴的程序進(jìn)行制作。
[0058]以下是提出實(shí)施例，配合圖示以詳細(xì)說明本發(fā)明所提出的三維疊層半導(dǎo)體結(jié)構(gòu)及其制造方法。然而本發(fā)明并不僅限于此。實(shí)施例中的敘述，如細(xì)部結(jié)構(gòu)、工藝細(xì)節(jié)和材料選擇等等，僅為舉例說明的用，并非對(duì)本發(fā)明欲保護(hù)的范圍做限縮。再者，本發(fā)明并非顯示出所有可能的實(shí)施例?？稍诓幻撾x本發(fā)明的精神和范圍內(nèi)對(duì)結(jié)構(gòu)和工藝加以變化與修飾，以符合實(shí)際應(yīng)用的需要。因此，未于本發(fā)明提出的其他實(shí)施態(tài)樣也可能可以應(yīng)用。再者，圖式上的尺寸比例并非按照實(shí)際產(chǎn)品等比例繪制。因此，說明書和圖示內(nèi)容僅作敘述實(shí)施例的用，而非作為限縮本發(fā)明保護(hù)范圍之用。
[0059]圖2A?圖1OA是繪示本發(fā)明一實(shí)施例的三維疊層半導(dǎo)體結(jié)構(gòu)的制造方法。圖2A?圖1OA是繪示實(shí)施例的三維疊層半導(dǎo)體結(jié)構(gòu)的上視圖。再者，圖2B?圖7