一種優(yōu)化堆棧式cis硅片鍵合的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體集成電路圖像傳感器制造技術(shù)領(lǐng)域，更具體地，涉及一種優(yōu)化堆棧式CIS硅片鍵合的方法。
【背景技術(shù)】
[0002]在CMOS圖像傳感器(CMOS Image Sensor，CIS)的發(fā)展過程中，如果說從前照式(FSI) CIS演變?yōu)楸痴帐?BSI) CIS是一次革命，那么背照式CIS發(fā)展為堆棧式CIS就是一次偉大創(chuàng)新。目前，CIS正朝著高分辨率、高像素、多功能集成要求方向發(fā)展。
[0003]堆找式CIS (Ultra-Thin Stacked CMOS Image Sensor)由于具有邏輯、像素娃片分離帶來的靈活的制造工藝和低成本、可用芯片面積增大及多功能芯片可集成在一起的優(yōu)良特性，而成為當前CIS市場的高端產(chǎn)品。堆棧式CIS通常是通過兩塊硅片鍵合而成，一塊稱之為邏輯硅片，其主要功能為提供CIS的邏輯功能電路、時序電路、存儲單元等；另一塊稱之為像素硅片，其主要功能為提供Cis的像素單元、光電二極管等。
[0004]堆棧式CIS芯片的制造，通常是通過CMOS工藝和銅大馬士革工藝分別制造出具有前段CMOS器件和后段金屬互連層的邏輯硅片和像素硅片，接著進行后端工藝的邏輯硅片和像素硅片之間的硅片鍵合(Bonding)及通過硅通孔技術(shù)(TSV)進行邏輯硅片和像素硅片之間的互連。
[0005]制造堆棧式CIS過程中的任何一道工藝，對產(chǎn)品的質(zhì)量和良率都有重要影響。而作為后端工藝流程中的重要一步一一邏輯硅片和像素硅片之間的鍵合，尤其關(guān)系到堆棧式CIS芯片的成敗。納米級的硅片鍵合要求嚴格地控制邏輯硅片和像素硅片的界面結(jié)合狀態(tài)，而硅片的邊緣區(qū)域由于芯片在制造過程中的光刻洗邊(WEE和EBR)和銅電鍍洗邊(ECPEBR)會造成一定的界面缺陷，如硅片邊緣區(qū)域與正常區(qū)域之間存在一定的高度差，造成在硅片鍵合處產(chǎn)生空洞缺陷問題，將會導(dǎo)致邏輯硅片和像素硅片之間鍵合的失效。
[0006]業(yè)界用于改善硅片鍵合的方法有很多，比較常用的是通過改善硅片鍵合界面的平整度，及通過熱處理的方法輔助硅片之間的鍵合。這些方法都能在一定程度上有效改善硅片鍵合的性能。而針對堆棧式CIS的邏輯硅片和像素硅片邊緣區(qū)域鍵合失效的相關(guān)改善方法鮮見報道。
[0007]由于光刻洗邊和銅電鍍洗邊都是芯片制造過程中不可去除的工藝步驟，其主要是為了減少工藝過程中的剝離缺陷，提高良率。因此，需要找到一種盡可能減小邏輯硅片和像素硅片邊緣區(qū)域與正常區(qū)域之間存在的高度差的方法，避免在鍵合處產(chǎn)生空洞缺陷，從而優(yōu)化邏輯硅片和像素硅片之間的鍵合性能。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種優(yōu)化堆棧式CIS硅片鍵合的方法，以解決當前堆棧式CIS芯片制造過程中硅片鍵合處存在空洞缺陷的問題。
[0009]為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下:
[0010]一種優(yōu)化堆棧式CIS硅片鍵合的方法，包括以下步驟:
[0011]步驟SOl:提供用于構(gòu)成堆棧式CIS芯片的邏輯硅片和像素硅片，所述邏輯硅片和像素硅片上分別形成有半導(dǎo)體器件及銅互連金屬層結(jié)構(gòu)；其中，在形成各自的銅互連金屬層結(jié)構(gòu)時，使所述像素硅片的銅電鍍洗邊值大于邏輯硅片的銅電鍍洗邊值；
[0012]步驟S02:對所述像素硅片鍵合面的邊緣進行晶邊修剪，以在所述像素硅片鍵合面的邊緣部位形成一面向邏輯硅片的缺口；
[0013]步驟S03:對所述像素硅片和邏輯硅片進行鍵合；
[0014]步驟S04:對所述像素硅片進行減薄處理，直至露出晶邊修剪缺口。
[0015]優(yōu)選地，步驟SOl中，在形成邏輯硅片和像素硅片上的銅互連金屬層結(jié)構(gòu)時，通過增加像素硅片的原設(shè)定洗邊值、減小邏輯硅片的原設(shè)定洗邊值，使像素硅片的銅電鍍洗邊值大于邏輯硅片的銅電鍍洗邊值。
[0016]優(yōu)選地，所述像素硅片的銅電鍍洗邊值不小于3_，所述邏輯硅片的銅電鍍洗邊值不大于2mm。
[0017]優(yōu)選地，步驟SOl中，通過銅大馬士革工藝分別形成所述邏輯硅片和像素硅片的多層銅互連金屬層結(jié)構(gòu)。
[0018]優(yōu)選地，所述邏輯硅片或像素硅片具有3?10層的銅互連金屬層結(jié)構(gòu)。
[0019]優(yōu)選地，所述邏輯硅片的銅互連金屬層層數(shù)多于像素硅片的銅互連金屬層層數(shù)。
[0020]優(yōu)選地，所述邏輯硅片和像素硅片分別具有多層銅互連金屬層結(jié)構(gòu)，在形成各層銅互連金屬層結(jié)構(gòu)時，使每層的銅電鍍洗邊值大于當層的光刻洗邊值。
[0021]優(yōu)選地，所述邏輯硅片的銅電鍍洗邊值不大于2mm，其光刻洗邊值不大于1.1mm ;所述像素硅片的銅電鍍洗邊值不小于3mm，其光刻洗邊值不大于2.2mm。
[0022]優(yōu)選地，步驟S02中，使所述像素硅片的晶邊修剪值介于所述像素硅片和邏輯硅片的銅電鍍洗邊值之間。
[0023]優(yōu)選地，所述像素硅片的晶邊修剪值為2.3?2.7mm。
[0024]從上述技術(shù)方案可以看出，本發(fā)明在邏輯硅片和像素硅片的銅互連金屬層結(jié)構(gòu)形成過程中，通過兩者之間銅電鍍洗邊值大小的組合調(diào)整，以及對像素硅片的晶邊進行修剪，來優(yōu)化堆棧式CIS邏輯硅片和像素硅片的鍵合，可以減少邏輯硅片邊緣區(qū)域與正常區(qū)域的高度差現(xiàn)象，并可使像素硅片在鍵合時避開邏輯硅片有較大高度差的區(qū)域，從而可避免鍵合時在晶邊界面處出現(xiàn)空洞缺陷，因此可優(yōu)化邏輯硅片和像素硅片之間的鍵合性能，并提高了后續(xù)硅片的可加工性，保障了堆棧式CIS芯片制造工藝的穩(wěn)定性，提高了良率，符合當前技術(shù)要求。
【附圖說明】
[0025]圖1是本發(fā)明一種優(yōu)化堆棧式CIS硅片鍵合的方法流程圖；
[0026]圖2?圖6是本發(fā)明一較佳實施例中按照圖1的方法進行硅片鍵合時的工藝步驟圖。
【具體實施方式】
[0027]下面結(jié)合附圖，對本發(fā)明的【具體實施方式】作進一步的詳細說明。
[0028]需要說明的是，在下述的【具體實施方式】中，在詳述本發(fā)明的實施方式時，為了清楚地表示本發(fā)明的結(jié)構(gòu)以便于說明，特對附圖中的結(jié)構(gòu)不依照一般比例繪圖，并進行了局部放大、變形及簡化處理，因此，應(yīng)避免以此作為對本發(fā)明的限定來加以理解。
[0029]在以下本發(fā)明的【具體實施方式】中，請參閱圖1，圖1是本發(fā)明一種優(yōu)化堆棧式CIS硅片鍵合的方法流程圖；同時，請參閱圖2?圖6，圖2?圖6是本發(fā)明一較佳實施例中按照圖1的方法進行硅片鍵合時的工藝步驟圖。如圖1所示，本發(fā)明的一種優(yōu)化堆棧式CIS硅片鍵合的方法，包括以下步驟:
[0030]如框01所示，步驟SOl:提供用于構(gòu)成堆棧式CIS芯片的邏輯硅片和像素硅片，所述邏輯硅片和像素硅片上分別形成有半導(dǎo)體器件及銅互連金屬層結(jié)構(gòu)；其中，在形成各自的銅互連金屬層結(jié)構(gòu)時，使所述像素硅片的銅電鍍洗邊值大于邏輯硅片的銅電鍍洗邊值。
[0031]請參閱圖2。首先是制作構(gòu)成堆棧式CIS芯片的邏輯硅片和像素硅片。在用于制作邏輯硅片100的一片硅片上，可通過主流的CMOS前段工藝形成所需的半導(dǎo)體器件，以及通過后段工藝形成銅互連金屬層結(jié)構(gòu)。其中，在邏輯硅片銅互連金屬層結(jié)構(gòu)的形成過程中，需要在邏輯硅片邊緣進行銅電鍍洗邊(ECP EBR)，以消除工藝過程中的邊緣銅層剝離缺陷。在本實施例中，將邏輯硅片的銅電鍍洗邊值以La表示。從圖2中可以看出，經(jīng)過銅電鍍洗邊后，在邏輯硅片邊緣的銅電鍍洗邊值La范圍內(nèi)，出現(xiàn)了因焊盤(Bonding pad)圖形缺失而形成的凹凸不平的臺階形空洞101。
[0032]請參閱圖3。在用于制作像素硅片200的一片硅片上，在另一系列工藝制程中，也可通過主流的CMOS前段工藝形成像素硅片所需的半導(dǎo)體器件，以及通過后段工藝形成像素硅片的銅互連金屬層結(jié)構(gòu)。其中，在像素硅片銅互連金屬層結(jié)構(gòu)的形成過程中，也需要在像素硅片邊緣進行銅電鍍洗邊，以消除工藝過程中的邊緣銅層剝離缺陷。在本實施例中，將像素硅片的銅電鍍洗邊值以Lc表示。從圖3中可以看出，經(jīng)過銅電鍍洗邊后，在像素硅片邊緣的銅電鍍洗邊值Lc范圍內(nèi)，也出現(xiàn)了凹凸不平的臺階形空洞201。
[0033]在現(xiàn)有的硅片鍵合過程中，正是這些空洞和影響了邏輯硅片和像素硅片之間的鍵合性能。當將邏輯硅片和像素硅片相對進行鍵合時，邏輯硅片上的空洞正對著像素硅片上的空洞，造成鍵合面產(chǎn)生過大的空洞而影響了鍵合性能。
[0034]為了消除上述在現(xiàn)有的硅片鍵合過程中出現(xiàn)的邏輯硅片上的空洞正對著像素硅片上的空洞的情況，在本發(fā)明的優(yōu)化方法中，通過對邏輯硅片100和像素硅片200采取銅電鍍洗邊值的組合調(diào)整，來優(yōu)化堆棧式CIS邏輯硅片和像素硅片的鍵合。具體的方法是，在形成邏輯硅片和像素硅片各自的銅互連金屬層結(jié)構(gòu)時，通過使像素硅片的銅電鍍洗邊值Lc大于邏輯硅片的銅電鍍洗邊值La，使得邏輯硅片與像素硅片上的空洞之間在鍵合時能夠形成一段相互錯開的區(qū)域，以避免在鍵合面產(chǎn)生過大的空洞。
[0035]在進行銅電鍍洗邊工藝時，為了使像素硅片的銅電鍍洗邊值Lc大于邏輯硅片的銅電鍍洗邊值La，可在形成邏輯硅片和像素硅片上的銅互連金屬層結(jié)構(gòu)時，通過增加像素硅片的原設(shè)定洗邊值、減小邏輯硅片的原設(shè)定洗邊值，來使得像素硅片的銅電鍍洗邊值Lc大于邏輯硅片的銅電鍍洗邊值La。銅電鍍洗邊工藝可在銅電鍍的機臺上進行，其與銅電鍍過程幾乎是同時進行的。銅電鍍洗邊是銅電鍍之后的硅片邊緣銅移除工藝過程，可主要通過采用稀硫酸和雙氧水的混合溶液與銅發(fā)生化學(xué)反應(yīng)，達到硅片邊緣銅移除的目的。
[0036]作為一優(yōu)選的實施方式，像素硅片的銅電鍍洗邊值Lc可不小于3mm，邏輯硅片的銅電鍍洗邊值La可不大于2_。這樣，可在邏輯硅片和像素硅片的鍵合面之間形成一段至少有約Imm長的相互錯開區(qū)域(Lc-La)。例如，邏輯硅片的洗邊值可以為2mm、甚至更小，像素硅片的洗邊值可以為3_、甚至更大；具體的，邏輯硅片的洗邊值可為2_，像素硅片的洗邊值可為3_ ;或者，邏輯娃片的洗邊值可為1.5_，像素娃片的洗邊值可為3.5_。
[0037]邏輯硅片100和像素硅片20