一種混合晶向無結(jié)cmos結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體集成電路制造設(shè)備領(lǐng)域，涉及一種混合晶向無結(jié)CMOS結(jié)構(gòu)。
【背景技術(shù)】
[0002]從第一個晶體管發(fā)明到超大規(guī)模集成電路的廣泛應(yīng)用，摩爾定律指導(dǎo)著微電子工業(yè)的發(fā)展速度。但隨著器件關(guān)鍵尺寸的不斷縮小至65nm甚至22nm以下，進一步縮小器件關(guān)鍵尺寸以提高性能變得越來越困難，這給集成電路制造工藝帶來極大挑戰(zhàn)。目前還沒有新的器件在兼容現(xiàn)有主流硅工藝的情況下代替硅CMOS。此外，現(xiàn)有的CMOS電路還受到迀移率不匹配的限制。在硅材料中，空穴迀移率只有電子迀移率的1/3左右，為了使NMOS和PMOS的驅(qū)動電流一致，必須增大PMOS器件的寬長比，這會使電路的速度和集成度都受到影響，降低了電路性能。為了解決這個問題，一個有效的辦法是改善溝道材料的導(dǎo)電性，提高空穴和電子的迀移率，增強驅(qū)動電流，提高電路性能。
[0003]混合晶向技術(shù)(hybridcrystal orientat1n technology，HOT)工藝最初由 IBMIEDM2003提出，它針對n-M0SFET和p-M0SFET采用不同晶面Si襯底，可以有效增大空穴迀移率，從而改善CMOS性能。目前，基于混合晶向技術(shù)開發(fā)CMOS電路的研宄有一些報道。具體來說，2003年，IBM的Yang等人創(chuàng)造性地提出了基于SOI的混合晶向技術(shù)，通過優(yōu)化襯底和溝道的表面晶向來提升載流子的迀移率，從而可以提升器件性能。M.Yang等人提出的混合晶向技術(shù)是一種基于SOI的技術(shù)，在同一晶片上，可以分別在(100)晶面區(qū)域制備η-MOSFET和(110)晶面區(qū)域制備ρ-MOSFET。在該技術(shù)中，采用相關(guān)工藝將(110)單晶硅層轉(zhuǎn)移到(100)單晶硅片上，或者將(100)單晶硅層轉(zhuǎn)移到(110)單晶硅片上，制備出頂層硅與襯底晶向不同的全局化混合晶向SOI襯底。(100)晶面上nMOSFET的電子迀移率較高，(110)晶面上的空穴迀移率較高。
[0004]Juct1nless MOSFET 的結(jié)構(gòu)首次由 J.-P.Colinge 等人 2010 年發(fā)表在 NatureNanotechnology 上的文章‘‘Nanowire transistors without junct1ns，，所報道。以往所有的MOSFET都是靠著引入的雜質(zhì)原子所形成的結(jié)工作的。當關(guān)鍵尺寸下降到1nm左右時，為了抑制短溝道效應(yīng)，非常高的摻雜濃度梯度變得十分必要。由于雜質(zhì)擴散過程中的物理定律的限制，在工藝上制造出如此高的摻雜濃度梯度十分困難。這種無結(jié)的器件不需要制作濃度梯度非常大的PN結(jié)，不使用昂貴的快速熱退火，所以該結(jié)構(gòu)大大減小了工藝制造的復(fù)雜度和成本。該結(jié)構(gòu)的器件有CMOS的全部功能，并且亞閾值擺幅接近理想值，有著非常低的泄漏電流，并且在柵壓和溫度升高時迀移率退化比通常的MOSFET小很多。Junct1nless MOSFET工作原理的詳細情況可以參看J.-P.Coling等人2010年發(fā)表在Nature Nanotechnology 上的文章“Nanowire transistors without junct1ns，，。簡要地說，它導(dǎo)電的原理在于利用柵極電壓對溝道載流子濃度的調(diào)制，關(guān)閉器件的時候耗盡柵下體硅中的電子。其電流在體硅的內(nèi)部通過，避免了傳統(tǒng)MOSFET導(dǎo)通電流的表面反型模式，避免了界面散射導(dǎo)致的迀移率退化。Junct1nless MOSFET制造工藝的關(guān)鍵在于制造出非常小的器件寬度和厚度以便在關(guān)態(tài)時柵極電壓能夠耗盡體硅中的載流子。
[0005]Junct1nless MOSFET面臨著載流子迀移率過小的困境:根據(jù)文獻“Nanowiretransistors without junct1ns” 的報導(dǎo)，N 型 Junct1nless MOSFET 的電子遷移率為100cm2V-lS-l，P型Junct1nless MOSFET的空穴迀移率為40cm2V-lS_l，此時硅中的雜質(zhì)濃度為lel9到Ie20/cm3。這對于普通長溝的MOSFET來說是相當小的。當然，這種較小的迀移率也普遍表現(xiàn)在短溝如40nm技術(shù)節(jié)點的MOSFET中。
[0006]綜上所述，本領(lǐng)域技術(shù)人員亟需提供一種混合晶向無結(jié)CMOS結(jié)構(gòu)，將混合晶向技術(shù)應(yīng)用于無結(jié)CMOS結(jié)構(gòu)，以解決無結(jié)CMOS結(jié)構(gòu)的空穴和電子迀移率小的問題，提高無結(jié)CMOS結(jié)構(gòu)的芯片的集成度、速度和性能。

【發(fā)明內(nèi)容】

[0007]本發(fā)明所要解決的技術(shù)問題是提供一種混合晶向無結(jié)CMOS結(jié)構(gòu)，將混合晶向技術(shù)應(yīng)用于無結(jié)CMOS結(jié)構(gòu)，以解決無結(jié)CMOS結(jié)構(gòu)的空穴和電子迀移率小的問題，提高無結(jié)CMOS結(jié)構(gòu)的芯片的集成度、速度和性能。
[0008]為了解決上述技術(shù)問題，本發(fā)明提供了一種混合晶向無結(jié)CMOS結(jié)構(gòu)，所述無結(jié)CMOS結(jié)構(gòu)包括無結(jié)NMOS結(jié)構(gòu)以及無結(jié)PMOS結(jié)構(gòu)，還包括頂層硅通過埋氧層設(shè)置在硅襯底上而構(gòu)成的硅片，所述頂層硅材質(zhì)為(100)晶面單晶硅，所述硅襯底材質(zhì)為(110)晶面單晶硅，所述無結(jié)NMOS結(jié)構(gòu)設(shè)在(100)晶面的頂層硅上，所述無結(jié)PMOS結(jié)構(gòu)設(shè)在(110)晶面的硅襯底上。
[0009]優(yōu)選的，所述無結(jié)NMOS結(jié)構(gòu)和無結(jié)PMOS結(jié)構(gòu)通過淺溝槽隔離隔開。
[0010]優(yōu)選的，所述硅襯底為P型硅襯底。
[0011]優(yōu)選的，所述硅襯底為N型摻雜。
[0012]優(yōu)選的，所述娃片為利用混合晶向襯底技術(shù)制備的混合晶向娃片。
[0013]與現(xiàn)有的方案相比，本發(fā)明提供的混合晶向無結(jié)CMOS結(jié)構(gòu)，通過將無結(jié)NMOS結(jié)構(gòu)設(shè)在(100)晶面的頂層硅上，無結(jié)PMOS結(jié)構(gòu)設(shè)在(110)晶面的硅襯底上，使無結(jié)NMOS結(jié)構(gòu)對應(yīng)電子迀移率最高的(100)晶面的頂層硅，無結(jié)PMOS結(jié)構(gòu)對應(yīng)空穴迀移率最高的(110)晶面的硅襯底，從而提高無結(jié)NMOS結(jié)構(gòu)的電子迀移率以及無結(jié)PMOS結(jié)構(gòu)的空穴迀移率，進而提高無結(jié)CMOS結(jié)構(gòu)的芯片的集成度、速度和性能。
【附圖說明】
[0014]為了更清楚地說明本發(fā)明實施例中的技術(shù)方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0015]圖1為本發(fā)明混合晶向無結(jié)CMOS結(jié)構(gòu)的結(jié)構(gòu)示意圖。
[0016]圖中