半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本申請涉及半導(dǎo)體領(lǐng)域，更具體地，涉及一種包括鰭的半導(dǎo)體器件及其制造方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體器件的集成密度日益提高，F(xiàn)inFET(鰭式場效應(yīng)晶體管)由于其良好的電學(xué)性能、可擴(kuò)展性以及與常規(guī)制造工藝的兼容性而倍受關(guān)注。圖1中示出了示例FinFET的透視圖。如圖1所示，該FinFET包括:襯底101 ;在襯底101上形成的鰭102 ;與鰭102相交的柵電極103，柵電極103與鰭102之間設(shè)有柵介質(zhì)層104 ;以及隔離層105。在該FinFET中，在柵電極103的控制下，可以在鰭102中具體地在鰭102的三個側(cè)壁(圖中左、右側(cè)壁以及頂壁)中產(chǎn)生導(dǎo)電溝道，如圖1中箭頭所示。也即，鰭102位于柵電極103之下的部分充當(dāng)溝道區(qū)，源區(qū)、漏區(qū)則分別位于溝道區(qū)兩側(cè)。
[0003]在圖1的示例中，F(xiàn)inFET由于在鰭102的三個側(cè)壁上均能產(chǎn)生溝道，從而也稱作3柵FinFET。另外，也可在鰭102的頂壁與柵電極103之間設(shè)置電介質(zhì)層(例如氮化物)來形成2柵FinFET，此時(shí)在鰭102的頂壁上不會產(chǎn)生溝道。
[0004]圖2(圖2(a)是俯視圖，圖2(b)是沿圖2(a)中AA^線的截面圖，圖2 (C)是沿圖2(a)中BB'線的截面圖)示出了示例鰭配置。如圖2所示，在襯底200上，形成了平行延伸的多個鰭202。這些鰭202按照所需的器件設(shè)計(jì)進(jìn)行布局。通常，為了工藝的可行性和器件的可靠性，鰭202的側(cè)壁并不完全垂直于襯底的表面。另外，襯底200上形成隔離層204。隨后可以在該隔離層204上形成與鰭相交的柵堆疊。
[0005]隨著器件的不斷小型化，鰭的尺寸越來越小。例如，在22nm節(jié)點(diǎn)技術(shù)中，鰭的寬度可以為約10-30nm。要針對如此小的鰭，準(zhǔn)確實(shí)現(xiàn)源/漏接觸部相當(dāng)困難。

【發(fā)明內(nèi)容】

[0006]本公開的目的至少部分地在于提供一種半導(dǎo)體器件及其制造方法，以克服現(xiàn)有技術(shù)中的上述困難。
[0007]根據(jù)本公開的一個方面，提供了一種制造半導(dǎo)體器件的方法，包括:在襯底上形成沿第一方向延伸的多個鰭；在襯底上形成沿與第一方向交叉的第二方向延伸的多個柵極線，每一柵極線經(jīng)由柵介質(zhì)層與相應(yīng)的鰭相交；在柵極線的側(cè)壁上形成電介質(zhì)側(cè)墻；在鰭的未被柵極線和側(cè)墻覆蓋的表面上外延生長半導(dǎo)體層；在襯底上形成晶體半導(dǎo)體層；以及在預(yù)定區(qū)域處，形成器件間絕緣隔離部，其中至少一條柵極線被相應(yīng)的絕緣隔離部分為兩個或更多部分，且在沿第一方向相對的各對鰭中，至少一對鰭被相應(yīng)的絕緣隔離部隔離。
[0008]根據(jù)本公開的另一方面，提供了一種半導(dǎo)體器件，包括:在襯底上形成的沿第一方向延伸的多個鰭；在襯底上形成的沿與第一方向交叉的第二方向延伸的多個柵電極，每一柵電極經(jīng)由柵介質(zhì)層與相應(yīng)的鰭相交；在柵電極的沿第二方向延伸的側(cè)壁上形成的電介質(zhì)側(cè)墻；在鰭的未被柵電極和側(cè)墻覆蓋的表面上形成的外延半導(dǎo)體層；填充各鰭之間以及各柵電極之間的空間的晶體半導(dǎo)體層；以及絕緣隔離部，所述絕緣隔離部將沿第二方向相對的柵電極彼此隔離，且在沿第一方向相對的各對鰭中，至少一對鰭被相應(yīng)的絕緣隔離部隔離。
[0009]根據(jù)本公開的實(shí)施例，通過晶體半導(dǎo)體層，可以進(jìn)一步擴(kuò)展源/漏面積，以便于后繼的接觸部制造。此外，通過按需設(shè)置絕緣隔離部，以實(shí)現(xiàn)所需的電隔離。最終的源/漏面積可以由絕緣隔離部來限定。
【附圖說明】
[0010]通過以下參照附圖對本公開實(shí)施例的描述，本公開的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中:
[0011]圖1示出根據(jù)現(xiàn)有技術(shù)的示例FinFET ；
[0012]圖2示出了根據(jù)現(xiàn)有技術(shù)的示例鰭配置；
[0013]圖3-9是示出了根據(jù)本公開實(shí)施例的制造半導(dǎo)體器件的流程中多個階段的示意截面圖。
【具體實(shí)施方式】
[0014]以下，將參照附圖來描述本公開的實(shí)施例。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本公開的概念。
[0015]在附圖中示出了根據(jù)本公開實(shí)施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚表達(dá)的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計(jì)具有不同形狀、大小、相對位置的區(qū)域/層。
[0016]在本公開的上下文中，當(dāng)將一層/元件稱作位于另一層/元件“上”時(shí)，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當(dāng)調(diào)轉(zhuǎn)朝向時(shí)，該層/元件可以位于該另一層/元件“下”。
[0017]圖3-9是示出了根據(jù)本公開實(shí)施例的制造半導(dǎo)體器件的流程中多個階段的示意截面圖。
[0018]如圖3(圖3(a)是俯視圖，圖3(b)是沿圖3(a)中AA'線的截面圖)所示，提供襯底1000。襯底1000可以包括體半導(dǎo)體襯底如S1、Ge，化合物半導(dǎo)體襯底如SiGe、GaAs,GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，絕緣體上半導(dǎo)體襯底(SOI)等。為方便說明，以下以體硅襯底以及硅系材料為例進(jìn)行描述。
[0019]在襯底1000上，形成了沿第一方向(例如，圖中水平方向)平行延伸的多個鰭1002。在圖3的示例中，鰭1002被示出為與襯底1000 —體，由襯底1000的一部分(例如，通過對襯底1000進(jìn)行構(gòu)圖)形成。但是，本公開不限于此。例如，鰭1002可通過在襯底1000上外延的另外半導(dǎo)體層形成。另外需要指出的是，鰭1002的布局根據(jù)器件設(shè)計(jì)而定，不限于圖3中所示的布局，而且鰭的數(shù)目可以為更多或更少。在本公開中，表述“在襯底上形成鰭”或類似表述包括通過任何合適的方式在襯底上按任何合適的布局形成一個或多個鰭，表述“在襯底上形成的鰭”或類似表述包括通過任何合適的方式在襯底上形成的任何合適布局的一個或多個鰭。
[0020]另外，在圖3中，將鰭1002的側(cè)壁示出為完全垂直于襯底1000的表面。這僅僅是為了圖示方便。事實(shí)上，鰭1002的側(cè)壁可以傾斜。
[0021]另外，在襯底1000上可以形成有隔離層1010。例如，隔離層1010可以通過在襯底1000上淀積氧化物(例如，氧化硅)然后回蝕來形成。在回蝕之前，可以進(jìn)行平坦化處理如化學(xué)機(jī)械拋光(CMP)。這種隔離層1010可以視為限定有源區(qū)(S卩，鰭)的淺溝槽隔離(STI)。這里需要指出的是，在某些情況下，例如襯底為SOI襯底，可以省略這種隔離層1010。
[0022]在襯底1000上，還形成有柵介質(zhì)層1004和柵電極層1006。例如，柵介質(zhì)層1004可以包括高 K 柵介質(zhì)如 HfO2、、HfSi0、HfSi0N、HfTa0、HfTi0、HfZr0、Al203、La203、Zr02、LaA10中任一種或其組合；柵電極層1006可以包括金屬柵導(dǎo)體如T1、Co、N1、Al、W或其合金或金屬氮化物等。另外，柵介質(zhì)層1004還可以包括一層薄的氧化物(高K柵介質(zhì)形成于該氧化物上)。在柵介質(zhì)層1004和柵電極層1006之間，還可以形成功函數(shù)調(diào)節(jié)層(圖中未示出)。備選地，在應(yīng)用替代柵工藝的實(shí)施例中，柵介質(zhì)層1004可以包括犧牲柵介質(zhì)層如氧化物，柵電極層1006可以包括犧牲柵導(dǎo)體如多晶娃。
[0023]在該結(jié)構(gòu)上，通過涂覆光刻膠并利用掩模進(jìn)行曝光，然后顯影，獲得與將要形成的柵極線圖案相對應(yīng)的光刻膠線形圖案1008。圖案1008中各線段可以沿第二方向(例如，圖中豎直方向)彼此平行印制，它們具有相同或相近的間距和關(guān)鍵尺寸。鰭延伸的第一方向與柵極線延伸的第二方向可以一定的角度如90度相交。
[0024]在此需要指出的是，僅僅為了圖示的方便，圖3中的俯視圖與截面圖并非是按比例繪制的，且僅僅為了清楚起見，在俯視圖中僅僅示出了交叉條形的鰭1002和光刻膠圖案1008而沒有示出其他層。
[0025]接下來，如圖4(圖4(a)是俯視圖，圖4(b)是沿圖4(a)中AA^線的截面圖)所示，直接利用線形圖案來刻蝕如反應(yīng)離子刻蝕(RIE)柵電極層，以形成平行的柵極線1006。在此，還刻蝕了柵介質(zhì)層1004，從而柵介質(zhì)層1004僅位于柵極線1006之下。之后，可以去除光刻膠1008。
[0026]在形成了柵極線1006之后，可以按照常規(guī)工藝來進(jìn)行處理。例如，可以進(jìn)行離子注入(形成延伸區(qū)、源/漏等)、側(cè)墻(spacer)形成等。在此，需要指出的是，這些具體工藝(如離子注入等)，與本發(fā)明的主旨并無直接關(guān)聯(lián)，在此不進(jìn)行詳細(xì)描述。它們可以采用現(xiàn)有技術(shù)來實(shí)現(xiàn)，也可以采用將來發(fā)展的技術(shù)來實(shí)現(xiàn)。
[0027]圖5(圖5(a)是俯視圖，圖5(b)是沿圖5(a)中AA'線的截面圖)中示出了在柵極線1006的側(cè)壁上形成電介質(zhì)側(cè)墻1012后的情況。根據(jù)本公開的實(shí)施例，每一柵極線1006一體延伸，而沒有在其中形成開口(相反，在常規(guī)技術(shù)中，將會根據(jù)器件布局，在形成側(cè)墻1012之前將柵極線切斷為分離的部分)。于是，電介質(zhì)側(cè)墻層1012僅在柵極線1006的外側(cè)延伸。電介質(zhì)側(cè)墻1012可以包括單層或多層配置，且可以包括各種合適的電介質(zhì)材料如S12, Si3N4, S1N中任一種或其組合。
[0028]此外，還可以在鰭1002被柵極線1006和側(cè)墻1012露出的表面上外延生長半導(dǎo)體層1014，以擴(kuò)大源/漏區(qū)面積。根據(jù)一有利示例，半導(dǎo)體層1014可以包括帶應(yīng)力材料，以向鰭1002(特別是其中的溝道區(qū))施加應(yīng)力，從而進(jìn)一步改善器件性能。具體地，對于η型器件，半導(dǎo)體層1014可以帶拉應(yīng)力；而對于P型器件，半導(dǎo)體層可以帶壓應(yīng)力。例如，在鰭包括Si的情況下，半導(dǎo)體層1014可以包括S1:C(n型器件)或者SiGe (P型器件)。
[0029]在柵極線1006包括多晶硅的情況下，在柵極線1006頂部也可能生長了半導(dǎo)體層。