半導體器件結(jié)構(gòu)及其制造方法
【技術(shù)領域】
[0001]本發(fā)明一般地涉及半導體技術(shù)領域，更具體地，涉及半導體器件及其形成方法。
【背景技術(shù)】
[0002]半導體器件用于各種電子應用中，諸如個人計算機、手機、數(shù)碼相機和其他電子設備。通常通過工藝步驟來制造半導體器件:在半導體襯底上方順序沉積絕緣或介電層、導電層和半導體材料層，以及使用光刻圖案化各個材料層以在其上形成電路部件和元件。通常在單個半導體晶圓上制造多個集成電路，并且通過沿著劃線在集成電路之間進行切割來分割晶圓上的獨立管芯。例如，獨立管芯通常分別封裝在多芯片模塊或其他類型的封裝件中。
[0003]半導體工業(yè)通過持續(xù)減小最小部件尺寸來不斷地改進各個電子部件(例如，晶體管、二極管、電阻器、電容器等)的集成密度，從而允許更多的部件集成到給定區(qū)域中。在一些應用中，這些較小的電子部件還需要利用比以往的封裝件更小面積的較小封裝件。
[0004]通常形成具有應激源區(qū)的MOSFET以增強MOSFET的性能。已實現(xiàn)了針對源極和漏極部件的形狀、配置和材料的各種技術(shù)以進一步提高晶體管器件性能。盡管現(xiàn)有方法足以滿足其預期目的，但它們并非在所有方面都完全符合要求。

【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種半導體器件結(jié)構(gòu)，包括:襯底；柵疊層結(jié)構(gòu)，形成在所述襯底上；柵極間隔件，形成在所述柵疊層結(jié)構(gòu)的側(cè)壁上；隔離結(jié)構(gòu)，形成在所述襯底中；以及源極/漏極應激源結(jié)構(gòu)，形成為鄰近所述隔離結(jié)構(gòu)，其中，所述源極/漏極應激源結(jié)構(gòu)包括沿著(311)晶體取向和(111)晶體取向形成的覆蓋層。
[0006]在該半導體器件結(jié)構(gòu)中，所述源極/漏極應激源結(jié)構(gòu)進一步包括:形成在所述襯底和所述覆蓋層之間的應激源層。
[0007]在該半導體器件結(jié)構(gòu)中，所述覆蓋層包括SiGe、S1、SiC或SiGeSn。
[0008]在該半導體器件結(jié)構(gòu)中，所述覆蓋層的一部分位于所述襯底的頂面之下。
[0009]在該半導體器件結(jié)構(gòu)中，所述應激源層的一部分沿著所述(311)晶體取向和所述(111)晶體取向生長。
[0010]在該半導體器件結(jié)構(gòu)中，所述覆蓋層的厚度在約1nm至約30nm的范圍內(nèi)。
[0011]在該半導體器件結(jié)構(gòu)中，所述半導體器件結(jié)構(gòu)位于晶圓的邊緣區(qū)處。
[0012]該半導體器件結(jié)構(gòu)進一步包括:形成在所述源極/漏極應激源結(jié)構(gòu)上的金屬硅化物層。
[0013]該半導體器件結(jié)構(gòu)進一步包括:形成在所述金屬硅化物層上的接觸件結(jié)構(gòu)，其中，所述源極/漏極應激源結(jié)構(gòu)通過所述金屬硅化物層連接至所述接觸件結(jié)構(gòu)。
[0014]根據(jù)本方面的又一方面，提供了一種半導體器件結(jié)構(gòu)，包括:襯底；柵疊層結(jié)構(gòu)，形成在所述襯底上；柵極間隔件，形成在所述柵疊層結(jié)構(gòu)的側(cè)壁上；摻雜區(qū)，形成在所述襯底中；隔離結(jié)構(gòu)，形成在所述襯底中；以及源極/漏極應激源結(jié)構(gòu)，形成在所述摻雜區(qū)和所述隔離結(jié)構(gòu)之間，其中，所述源極/漏極應激源結(jié)構(gòu)包括:形成在所述襯底中的應激源層；以及形成在所述應激源層之上的覆蓋層，并且所述覆蓋層從所述摻雜區(qū)至所述隔離結(jié)構(gòu)向下傾斜。
[0015]在該半導體器件結(jié)構(gòu)中，第一刻面具有第一厚度，而第二刻面具有第二厚度，并且所述第一厚度基本上等于所述第二厚度。
[0016]在該半導體器件結(jié)構(gòu)中，所述覆蓋層的一部分位于所述襯底的頂面之下。
[0017]在該半導體器件結(jié)構(gòu)中，所述應激源層和所述覆蓋層之間的邊界沿著(311)晶體取向和(111)晶體取向生長。
[0018]根據(jù)本發(fā)明的又一方面，提供了一種用于形成半導體器件結(jié)構(gòu)的方法，包括:提供晶圓，所述晶圓具有中心部分和邊緣部分；在所述中心部分和所述邊緣部分上形成半導體器件結(jié)構(gòu)，在所述中心部分和所述邊緣部分上形成所述半導體器件結(jié)構(gòu)包括:在所述晶圓的所述邊緣部分中形成隔離結(jié)構(gòu)；在所述晶圓的所述邊緣部分上形成柵疊層結(jié)構(gòu)；在所述柵疊層結(jié)構(gòu)的側(cè)壁上形成柵極間隔件；摻雜所述柵極間隔件下方的所述晶圓以形成摻雜區(qū)；以及在所述摻雜區(qū)和所述隔離結(jié)構(gòu)之間生長源極/漏極應激源結(jié)構(gòu)，所述源極/漏極應激源結(jié)構(gòu)包括沿著所述(311)晶體取向和所述(111)晶體取向形成的覆蓋層。
[0019]在該方法中，生長所述源極/漏極應激源結(jié)構(gòu)包括:蝕刻所述晶圓以在所述晶圓中形成凹槽；在所述凹槽中生長應激源層；以及在所述應激源層上生長覆蓋層。
[0020]在該方法中，在所述凹槽中生長所述應激源層包括:通過選擇性外延工藝在所述凹槽中生長SiGe應激源層。
[0021]在該方法中，控制所述選擇性外延工藝以滿足方程式(I):邊緣-E/D = HCl源的流速/Si源和Ge源的流速的總和(I)，其中，所述邊緣-E/D在約0.2至約0.8的范圍內(nèi)。
[0022]在該方法中，所述Si源和所述Ge源的流速的總和在約10sccm至約400sccm的范圍內(nèi)。
[0023]在該方法中，在約500°C至約850°C的范圍內(nèi)的溫度以及約I托至約760托的范圍內(nèi)的壓力的條件下，實施所述選擇性外延工藝。
[0024]在該方法中，在所述應激源層上形成所述覆蓋層包括:在所述應激源層上沿著所述(311)晶體取向和所述(111)晶體取向形成所述覆蓋層。
【附圖說明】
[0025]為了更加完全地理解本發(fā)明及其優(yōu)勢，現(xiàn)在將結(jié)合附圖所進行的以下描述作為參考。
[0026]圖1A至圖1E示出根據(jù)本發(fā)明的一些實施例形成半導體器件結(jié)構(gòu)的各個階段的截面圖。
[0027]圖2示出了根據(jù)本發(fā)明的一些實施例處于外延工藝期間的晶圓的俯視圖。
【具體實施方式】
[0028]下面詳細討論本發(fā)明的各個實施例的制造和使用。然而，應該理解，可以在各種具體環(huán)境中實現(xiàn)各個實施例。所討論的具體實施例僅是說明性的，而不限制本發(fā)明的范圍。
[0029]應該理解，為實施本發(fā)明的不同部件，以下公開內(nèi)容提供了許多不同的實施例或示例。以下描述元件和布置的特定示例以簡化本發(fā)明。當然，這些僅僅是實例而不旨在限制。此外，在以下描述中，在第二工藝之前實施第一工藝可包括在第一工藝之后立即實施第二工藝的實施例，并且也可以包括在第一工藝和第二工藝之間可以實施額外的工藝的實施例。為了簡單和清楚起見，可以以不同的比例任意地繪制各個部件。此外，在描述中，在第二部件上方或者上形成第一部件可以包括以直接接觸或間接接觸的方式形成第一部件和第二部件的實施例。
[0030]描述了實施例的一些變型例。在各個視圖和整個說明性實施例中，相同參考標號用于標示相同的元件。應該理解，對于該方法的其他實施例，在該方法之前、期間和之后可以提供額外的操作，并且可以替換或刪除一些描述的操作。
[0031]提供了形成半導體器件結(jié)構(gòu)的實施例。圖1A至圖1E示出了根據(jù)本發(fā)明的一些實施例形成半導體器件結(jié)構(gòu)100的各個階段的截面圖。
[0032]參照圖1A，提供了襯底102。襯底102可由硅或其他半導體材料制成。可選地或另外地，襯底102可包括諸如鍺的其他元素半導體材料。在一些實施例中，襯底102由諸如碳化硅、砷化鎵、砷化銦或磷化銦的化合物半導體制成。在一些實施例中，襯底102由諸如硅鍺、碳化硅鍺、砷磷化鎵或磷化銦鎵的合金半導體制成。在一些實施例中，襯底102包括外延層。例如，襯底102具有位于塊狀半導體上方的外延層。
[0033]襯底102還可包括諸如淺溝道隔離(STI)部件或局部硅氧化(LOCOS)部件的隔離結(jié)構(gòu)104。隔離結(jié)構(gòu)104可限定并隔離各個集成電路器件。
[0034]如圖1A所示，包括柵極介電層112和柵電極層114的柵疊層結(jié)構(gòu)110形成在襯底102 上。
[0035]柵極介電層112形成在襯底102上。柵極介電層112可由氧化硅、氮氧化硅或高介電常數(shù)材料(高k材料)制成。高介電常數(shù)材料可包括二氧化鉿(HfO2)、氧化鉿硅(HfS1)、氮氧化鉿硅(HfS1N)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfT1)、氧化鉿鋯(HfZrO)或其他合適的高k介電材料。高k材料還可包括金屬氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅酸鹽、金屬氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、氧化娃、氮化娃、氮氧化娃、氧化錯、氧化鈦、氧化招、二氧化鉿-氧化招(HfO2-Al2O3)合金或其他合適的材料。柵極介電層112可通過任何合適的工藝形成，諸如原子層沉積(ALD)、化學汽相沉積(CVD)、物理汽相沉積(PVD)、遠程等離子體CVD(RPCVD)、等離子體增強的CVD (PECVD)、有機金屬CVD (MOCVD)、濺射、電鍍或其他合適的工藝。
[0036]此后，在柵極介電層112上形成由諸如多晶硅、金屬或金屬硅化物的材料所制成的柵電極層114。在一些實施例中，柵電極層114由用作偽柵極的多晶硅層制成，偽柵極在隨后的柵極替換工藝中被替換。在一些實施例中，使用CVD工藝形成柵電極層114。
[0037]柵極間隔件116形成在柵疊層結(jié)構(gòu)110的相對側(cè)壁上。在一些實施例中，在半導體襯底102上方沉積介電層，并實施蝕刻工藝去除介電層的一部分以形成柵極間隔件116。柵極間隔件116由氧化硅、氮化硅、氮氧化硅和/或介電材料制成。柵極間隔件116可包括一層或多層。
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