在例如FinFET器件中使用的形成電介質(zhì)隔離的鰭結(jié)構(gòu)的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路，并且尤其涉及形成在例如FinFET類型集成電路器件中使用的鰭結(jié)構(gòu)的工藝。
【背景技術(shù)】
[0002]現(xiàn)有技術(shù)教導(dǎo)了使用一個(gè)或多個(gè)FinFET類型的場(chǎng)效應(yīng)晶體管的集成電路的形成方法。FinFET晶體管包括用以傳導(dǎo)與襯底的表面平行的電流的溝道區(qū)。溝道區(qū)形成于半導(dǎo)體材料的細(xì)長(zhǎng)部分中。晶體管的源區(qū)和漏區(qū)形成在細(xì)長(zhǎng)形部分中并位于溝道區(qū)的兩側(cè)。柵極位于在溝道區(qū)位置處的細(xì)長(zhǎng)形部分之上，以及在該處的細(xì)長(zhǎng)形部分的相對(duì)兩側(cè)，從而用于設(shè)置或控制晶體管的導(dǎo)通狀態(tài)。該FinFET設(shè)計(jì)最適合用于制造多溝道晶體管，其中多個(gè)細(xì)長(zhǎng)形部分被并聯(lián)形成以限定相鄰的溝道區(qū)，這些溝道區(qū)通過(guò)晶體管柵極的以垂直方向跨過(guò)多個(gè)細(xì)長(zhǎng)形部分的中間柵極部而彼此分隔。
[0003]FinFET晶體管由半導(dǎo)體材料制成的至少一個(gè)薄部分(被稱作"鰭")創(chuàng)建，該至少一個(gè)薄部分限定了細(xì)長(zhǎng)形部分，細(xì)長(zhǎng)形部分用于形成晶體管的溝道以及它的源區(qū)和漏區(qū)。鰭典型地由掩模限定，該掩模形成在單晶硅(或其他的半導(dǎo)體材料，例如硅鍺)的頂部上在鰭的位置。然后襯底材料在沒(méi)有掩膜的地方被方向性地刻蝕到確定的深度，從而使得限定了鰭的細(xì)長(zhǎng)形部分在掩模下保留并由襯底材料組成。
[0004]在一個(gè)現(xiàn)有技術(shù)實(shí)施例中，這樣獲得并且包括最終晶體管的溝道的半導(dǎo)體材料的鰭不與電路襯底的有源部電絕緣，該有源部本身也是晶體半導(dǎo)體材料。這樣的FinFET器件遭受三種不同類型的漏電流。第一種漏電流可以經(jīng)由處于溝道之下的襯底的有源部，在FinFET晶體管的源極和漏極之間環(huán)流(circulate)。位于各晶體管內(nèi)部的第一漏電流不受施加到晶體管柵極的電勢(shì)控制。第二種漏電流由于FinFET晶體管的溝道也經(jīng)由襯底與相同導(dǎo)電類型的其他晶體管電接觸而產(chǎn)生。第二漏電流以晶體管間的漏電流的形式在晶體管之間流動(dòng)。第三種漏電流響應(yīng)于襯底被連接到參考電勢(shì)，而出現(xiàn)在各FinFET晶體管的溝道與襯底的下部分之間。
[0005]為了處理上面提到的漏電流問(wèn)題，在本技術(shù)領(lǐng)域已知有用于將鰭電介質(zhì)隔離的工
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[0006]在一種被稱作通過(guò)STI底部氧化(BOTS)技術(shù)中，在鰭的兩側(cè)都形成有淺槽隔離(STI, shallow trench isolat1n)結(jié)構(gòu)。鰭的娃材料在頂側(cè)由阻擋結(jié)構(gòu)層(例如，由氮化硅制成)保護(hù)，并且在鰭的上橫向側(cè)由另一個(gè)阻擋結(jié)構(gòu)層(例如，由氮化硅制成)將其從STI結(jié)構(gòu)隔離。然后集成電路晶片經(jīng)受氧化工藝。阻擋結(jié)構(gòu)層作為氧氣(O2)阻擋結(jié)構(gòu)并且鰭的下部分(低于該橫向阻擋結(jié)構(gòu)層)被轉(zhuǎn)變?yōu)闊嵫趸牧?，其將鰭的上部分與下方的襯底材料隔離。該工藝在鰭的底部產(chǎn)生不合需要的扇貝形(scalloped)界面形狀(由于熱氧化生長(zhǎng)的特性的影響)。另外，該工藝與由硅鍺(SiGe)制成的鰭不兼容，并且因此不能方便地在形成P溝道SiGe FinFET器件時(shí)使用。
[0007]在本技術(shù)領(lǐng)域中被稱為懸空硅(SON)的另一種技術(shù)中，鰭的底部由硅鍺形成并且鰭的上部分由硅形成。選擇性的刻蝕被執(zhí)行以去除底部SiGe部分，以使在硅鰭的下側(cè)與其下方的襯底之間的區(qū)域開口。然后電介質(zhì)材料填充操作被執(zhí)行，從而用絕緣材料填充該開口區(qū)域。該工藝向?qū)τ诠桷挄?huì)出現(xiàn)機(jī)械穩(wěn)定性問(wèn)題。另外，不能確保用絕緣材料完全填充開口區(qū)域，并且留下的任何空隙都會(huì)表現(xiàn)出隧道填充保形性問(wèn)題。
[0008]因此在本技術(shù)領(lǐng)域存在對(duì)于改進(jìn)工藝以在FinFET構(gòu)造期間將鰭與襯底隔離的需求。
[0009]隨著CMOS工藝持續(xù)朝著越來(lái)越小的尺寸發(fā)展，必須進(jìn)一步改進(jìn)晶體管性能。本領(lǐng)域技術(shù)人員認(rèn)識(shí)到使用硅鍺(SiGe)材料用于晶體管制造在晶體管性能方面提供了重要的進(jìn)步，尤其對(duì)于P溝道場(chǎng)效應(yīng)晶體管器件而言。實(shí)際上，該技術(shù)朝著將SiGe用于許多不同類型的P溝道器件發(fā)展。具體對(duì)于FinFET器件的使用而言，本領(lǐng)域技術(shù)人員認(rèn)識(shí)到需要從SiGe材料形成P溝道器件的鰭，以便達(dá)到超過(guò)僅采用Si材料的現(xiàn)有技術(shù)器件的改進(jìn)的晶體管性能指標(biāo)。另外，SiGe鰭必須與下方襯底絕緣，最起碼需要關(guān)注如上所述的漏電流。
[0010]因此，需要改進(jìn)的工藝以便在FinFET構(gòu)造過(guò)程中將鰭與襯底隔離，包括需要提供與形成SiGe結(jié)構(gòu)相兼容的解決方案。

【發(fā)明內(nèi)容】

[0011]在一實(shí)施例中，一種方法包括:在由第一材料形成的襯底上，沉積由第二材料形成的第一覆蓋層；在第一覆蓋層之上沉積由第三材料形成的第二覆蓋層；圖案化第一和第二覆蓋層以限定多個(gè)鰭，每個(gè)鰭包括在由第二材料形成的第二區(qū)域之上的由第三材料形成的第一區(qū)域；沉積氧化物材料以填充多個(gè)鰭之間的空間；以及執(zhí)行熱氧化以將第二區(qū)域轉(zhuǎn)換為，將由第三材料形成的第一區(qū)域與由第一材料形成的襯底絕緣的材料。
[0012]在一實(shí)施例中，一種方法包括:在由第一材料形成且具有第一區(qū)域和第二區(qū)域的襯底上，沉積由第二材料形成的覆蓋的第一層；在第一層之上對(duì)于第一區(qū)域形成第一材料部分；在第一層之上對(duì)于第二區(qū)域形成第二材料部分；圖案化第一材料部分以及第二材料的第一層以限定至少一個(gè)第一鰭，每個(gè)第一鰭包括在由第二材料形成的第二部之上的由第一材料部分形成的第一部；圖案化第二材料部分以及第二材料的第一層以限定至少一個(gè)第二鰭，每個(gè)第二鰭包括在由第二材料形成的第二部之上的由第二材料部分形成第一部；沉積氧化物材料以填充第一和第二鰭之間的空間；以及執(zhí)行熱氧化以將第一鰭和第二鰭的第二部轉(zhuǎn)換為，將第一和第二鰭的第一部與由第一材料形成的襯底絕緣的材料。
【附圖說(shuō)明】
[0013]為了更好地理解本發(fā)明，現(xiàn)在將僅示例性地參考附圖，其中:
[0014]圖1-圖16示出在塊狀襯底上形成鰭(例如，用于FinFET器件)的過(guò)程中的工藝步驟。
【具體實(shí)施方式】
[0015]現(xiàn)在參考圖1-圖16，圖1-圖16示出在塊狀襯底上形成鰭的工藝步驟。應(yīng)當(dāng)注意到圖示不一定按比例呈現(xiàn)。
[0016]圖1不出從娃襯底14開始的傳統(tǒng)塊狀娃襯底晶片10。
[0017]使用外延工藝工具，執(zhí)行本領(lǐng)域熟知的外延生長(zhǎng)工藝以在塊狀硅襯底晶片10的硅襯底14上生長(zhǎng)硅鍺(SiGe)層12。硅鍺(SiGe)層12的厚度例如為大約1nm到60nmo可以根據(jù)應(yīng)用選擇SiGe層中Ge的含量，例如，為了 η溝道或P溝道器件的形成，這將在下面討論。在一實(shí)施例中，Ge含量的范圍可以從大約10%到大約40%。在不將襯底晶片10從外延工藝工具去除的情況下，執(zhí)行本領(lǐng)域熟知的外延生長(zhǎng)工藝以在硅鍺(SiGe)層12上生長(zhǎng)硅(Si)層16。硅(Si)層16的厚度例如為大約1nm到60nm。圖2中的點(diǎn)虛線被提供以區(qū)別SiGe材料與Si材料。當(dāng)為了集成電路應(yīng)用或制造工藝的需求時(shí)，硅鍺(sige)層12和硅層16可以被摻雜。例如，η型或P型摻雜劑可以被添加到硅層16以支持η溝道和P溝道晶體管的構(gòu)造。
[0018]雖然這些描述是具體關(guān)于將硅用于層16，但是本質(zhì)上該描述是例示性的，并且應(yīng)該理解層16可以包括其他的半導(dǎo)體材料，例如包括硅鍺，如將要在本文論述的那樣。在這樣的實(shí)施中，如果存在于層16中的鍺的百分比含量不同于層12中的呈現(xiàn)，則存在優(yōu)點(diǎn)。
[0019]圖3示出在硅(Si)層16之上沉積氮化硅(SiN)層20。層20可以具有大約1nm到10nm的厚度。
[0020]現(xiàn)在參考圖4。然后使用在本領(lǐng)域熟知的光刻技術(shù)以限定用于FinFET器件的鰭50?在硅(Si)層18的頂表面之上施加的氮化硅(SiN)層20被光刻圖案化以在鰭50的預(yù)定位置處留下SiN掩模材料。然后在每個(gè)鰭50兩側(cè)執(zhí)行刻蝕操作以在硅(Si)層16和硅鍺(SiGe)層12中開孔52。孔52進(jìn)一步延伸以部分地到達(dá)襯底14中，從而確保鰭深度完全穿過(guò)硅鍺(SiGe)層12。因此每個(gè)鰭50被形成為包括在由硅鍺(SiGe)層12制成的區(qū)域之上的由硅(Si)層16構(gòu)成的區(qū)域。在一更優(yōu)選的實(shí)施中，刻蝕工藝可以利用側(cè)壁圖像轉(zhuǎn)移(SIT)工藝，例如在美國(guó)專利號(hào)8，298，954中描述的，其中的公開通過(guò)引用的方式被并入。
[0021]然后如圖5所示執(zhí)行可選的選擇性刻蝕，以在層12的硅鍺(SiGe)材料的位置處在鰭50的每側(cè)的側(cè)壁中形成槽(notch) 54。使用的刻蝕技術(shù)被選擇性的，用于相對(duì)于層16中的硅除去層12中的硅鍺。例如，如本領(lǐng)域技術(shù)人員所熟知的，刻蝕技術(shù)可以包括HCl或WETS刻蝕。重要的是，刻蝕過(guò)程是受控的從而使得僅硅鍺的部分被去除并且區(qū)域16仍然被支撐。
[0022]然后執(zhí)行沉積工藝以沉積電介質(zhì)填充材料60。材料60填充鰭50之間的空間并且包括槽54(如果存在)。沉積工藝可以包括，例如，化學(xué)氣相沉積工藝，并且電介質(zhì)填充材料可以包括，例如，二氧化硅(S12)。沉積的材料60也將在由氮化硅(SiN)層20形成的掩模之上覆蓋每個(gè)鰭50的頂部。平坦化工藝(例如，化學(xué)機(jī)械拋光(CMP))，被用來(lái)使晶片的頂部平坦化。拋光工藝被配置用于停止在由氮化硅(SiN)層20形成的掩模處。二氧化硅(Si02)沉積和拋光工藝的結(jié)果如圖6所示。
[0023]然后在圖7中晶片經(jīng)受在本領(lǐng)域中熟知的熱氧化工藝，使用下列工藝條件和參數(shù):使用本領(lǐng)域熟知的快速熱氧化(RTO)工藝，在氧氣環(huán)境下在700°C -1100°C的溫度范圍內(nèi)達(dá)10-500秒。掩模由氮化硅(SiN)層20形成，起到防止氧氣(O2)侵蝕每個(gè)鰭50的頂部的阻擋結(jié)構(gòu)的作用。然而，熱氧化工藝將消耗每個(gè)鰭50的層12的殘留的硅鍺(SiGe)材料部分以及層16的硅材料的橫向側(cè)的小部分，以便轉(zhuǎn)換為二氧化硅(S12)。熱氧化工藝的結(jié)果如圖8所示。橫向設(shè)置在鰭50之間以使得鰭彼此絕緣的電介質(zhì)填充材料(在這些例子中，為二氧化硅(S12))現(xiàn)在進(jìn)一步在層16的硅材料之下存在，從而使得每個(gè)鰭50與下方的晶片的襯底14絕緣。
[0024]然后如圖9所示執(zhí)行選擇性的刻蝕，以去除由氮化硅(SiN)層20形成的掩模并且露出用于每個(gè)鰭50的層16的硅材料的頂部。選擇性的刻蝕被設(shè)計(jì)成選擇性地去除氮化硅材料。在一實(shí)施例中，刻蝕可以包括以本領(lǐng)域技術(shù)人員所熟知的方式施加的Η3Ρ04。在一實(shí)施例中，刻蝕可以使用RIE工藝執(zhí)行。
[0025]然后，例如使用如本領(lǐng)域技術(shù)人員熟知的濕法或干法化學(xué)工藝，來(lái)執(zhí)行隔離凹槽工藝，以去除電介質(zhì)填充材料60的材料(S12)的一部分(例如至大約等于或略微低于層16的硅材料的底部的深度)，從而對(duì)于每個(gè)鰭50，從層16露出硅材料的區(qū)域的側(cè)表面。隔離凹槽工藝的結(jié)果如圖10所示。電介質(zhì)填充材料60的剩余部分62覆蓋下方的晶片的襯底14，并且對(duì)于每個(gè)鰭50，將層16的硅材料的底部與下方襯底14絕緣。
[0026]然后在圖11中晶片經(jīng)受在本領(lǐng)域中熟知的熱氧化工藝。從而