專利名稱：形成多級互連結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及形成半導(dǎo)體器件的多級互連(布線)結(jié)構(gòu)的方法，特別涉及形成具有較低電阻和較高布局密度的銅層的多級互連結(jié)構(gòu)的方法。
用于制造半導(dǎo)體器件的常規(guī)布線工藝中，要對鋁或鋁合金層進行光刻和腐蝕步驟，以便形成第一級互連。然后，在第一級互連上淀積層間介質(zhì)膜，之后，使之平面化。接著，在層間介質(zhì)膜中形成通孔，并用鎢芯柱填充。然后在層間介質(zhì)膜上淀積鋁或鋁合金層，并進行光刻和腐蝕步驟，以形成第二級互連。
隨著多級互連結(jié)構(gòu)互連級數(shù)的增加，制造半導(dǎo)體器件的工藝因光刻和腐蝕步驟數(shù)增加而變得更復(fù)雜。另外，由于互連的間隔變得更細，層間介質(zhì)膜的覆蓋趨向于變得不完全，從而在其中形成有空洞。
在現(xiàn)階段的具有0.18微米到0.20微米線寬的半導(dǎo)體器件中，互連的間隔減小，因而增大了互連間的寄生電容，所以半導(dǎo)體器件的性能因為大的RC時間常數(shù)而趨于退化。針對這個問題的一種解決方法是，提供具有比鋁或鋁合金互連小的電阻的銅互連。然而，對于銅特性腐蝕控制的難度妨礙了例如淀積和隨后的腐蝕步驟的結(jié)合等普通腐蝕工藝的采用。
鑲嵌工藝作為一種形成多級銅互連結(jié)構(gòu)的工藝特別引人注目。下面將結(jié)合

圖1A-1I介紹利用鑲嵌工藝形成多級銅互連結(jié)構(gòu)的方法。
參見圖1A，在硅襯底12上形成如BPSG(硼磷硅玻璃)等第一SiO2膜14。在第一SiO2膜14中形成通孔(未示出)，以暴露硅襯底12的擴散區(qū)的部位(源/漏區(qū))。然后在通孔中形成導(dǎo)電芯柱(未示出)例如鎢芯柱，使擴散區(qū)與上層互連連接。
然后，如圖1B所示，利用等離子CVD工藝，在第一SiO2膜14上形成第二SiO2膜16。該等離子體CVD工藝例如使用硅烷(SiH4)和氧(O2)作反應(yīng)氣體。
接著，如圖1C所示，在第二SiO2膜16上形成光刻膠膜18。利用光刻和腐蝕步驟使光刻膠膜18構(gòu)圖，以形成其上具有互連圖形的構(gòu)圖的掩模18。然后，利用已構(gòu)圖的掩模18作腐蝕掩模，腐蝕第二SiO2膜16，從而形成布線槽20，在其底部露出形成于SiO2膜14中的導(dǎo)電芯柱(未示出)。
然后，利用等離子灰化(ashing)系統(tǒng)例如具有平行板電極的系統(tǒng)進行氧等離子體灰化，去掉掩模18。RF電壓加在等離子灰化系統(tǒng)的上電極和下電極之間以進行灰化。
然后，如圖1D所示，在晶片上均厚淀積(blanket-deposited)用作阻擋層的TiN膜22。另外，在TiN膜22上淀積銅層24，以填充布線槽20。
然后，對銅層24和TiN膜22進行化學(xué)機械拋光(CMP)步驟，直到露出SiO2膜16的上部，從而在槽中形成第一級銅互連24，如圖1E所示。第一級銅互連24與其底部的導(dǎo)電芯柱(未示出)電接觸，其在銅互連的上表面被露出，并被嵌埋于SiO2膜14中。
另外，在第二SiO2膜16和第一級互連24上形成如BPSG膜等第三SiO2膜26。然后在第三SiO2膜26上形成光刻膠膜28。使光刻膠膜28構(gòu)圖，以形成構(gòu)圖的掩模28。接著，如圖1F所示，利用已構(gòu)圖的掩模28作腐蝕掩模，通過等離子腐蝕工藝選擇性腐蝕第三SiO2膜26，從而形成通孔30，露出第一級銅互連24的頂部。
然后，在與用于已構(gòu)圖的掩模18類似的特定灰化條件下，通過氧等離子體灰化，去掉已構(gòu)圖的掩模28。在氧等離子體灰化工藝中，第一級銅互連24通過通孔30暴露于氧等離子氣氛中。
然后，如圖1G所示，在晶片上均厚淀積用作阻擋層的TiN膜32，然后在TiN膜32上淀積鎢層34。
對TiN膜32和鎢層34進行CMP工藝，直到露出第三SiO2膜26的頂部為止，從而留下填充通孔30的鎢芯柱34，如圖1H所示。
另外，通過等離子CVD工藝在第三SiO2膜26上形成第四SiO2膜38。如同第一級銅互連24的情況，在第四SiO2膜38中形成布線槽。在第四SiO2膜38上形成TiN膜40，然后在TiN膜40上淀積另一銅層42。對TiN膜40和銅層42進行CMP工藝，在槽中留下第二級銅互連42。為了在形成布線槽后去掉腐蝕掩模，在與用于去掉掩模18和28類似的特定灰化條件下，進行氧等離子體灰化。在氧等離子體灰化工藝期間，鎢芯柱34通過第四SiO2膜38中的布線槽暴露于氧等離子體氣氛中。
上述形成多級銅互連結(jié)構(gòu)的鑲嵌工藝不可避免地增大了第一和第二級銅互連的電阻，并且增大了互連與鎢芯柱間的接觸電阻。
這種電阻和接觸電阻的增大限制了在多級互連結(jié)構(gòu)中實現(xiàn)較細間隔互連和更多的級數(shù)，因而妨礙了更高集成度的半導(dǎo)體器件的實現(xiàn)。
上述問題還會在常規(guī)普通工藝中產(chǎn)生，這種工藝包括以下步驟形成銅層；使銅層構(gòu)圖，形成銅互連；用層間介質(zhì)膜嵌埋銅互連；將通孔圖形傳遞到層間介質(zhì)膜上；形成通孔。
因此，本發(fā)明的一個目的是提供一種形成多級銅互連結(jié)構(gòu)的工藝，該結(jié)構(gòu)具有較低的互連電阻和較低的互連接觸電阻。
本發(fā)明提供一種制造半導(dǎo)體器件的多級互連結(jié)構(gòu)的方法，包括以下步驟形成具有上部銅層并位于襯底上的第一級互連；在第一級互連上形成第一層間介質(zhì)膜；在第一層間介質(zhì)膜上形成光刻膠掩模，該光刻膠掩模具有位于第一級互連的一部分上的開口；利用該光刻膠掩模，選擇性腐蝕第一層間介質(zhì)膜，形成暴露該部分第一級互連的通孔；在襯底溫度低于160℃且襯底的RF功率不大于約0.7瓦/cm2條件下，利用等離子體灰化，至少去掉該光刻膠掩模的上部；以及形成通過通孔與第一級互連連接的第二級互連。
根據(jù)本發(fā)明的工藝，通過氧等離子灰化去掉至少腐蝕掩模的上部，同時將銅互連暴露于氧等離子體氣氛中。在低于160℃的襯底溫度和不高于0.7瓦/cm2的單位晶片表面積RF輸出功率的條件下進行的氧等離子體灰化工藝防止了銅互連的氧化，可以實現(xiàn)具有較低電阻的多級銅互連結(jié)構(gòu)。通過利用本發(fā)明的方法，可以提高半導(dǎo)體器件的集成度或布局密度。
形成銅互連的本發(fā)明工藝不限于任何特定工藝。這些工藝的例子包括鑲嵌工藝、雙鑲嵌工藝和包括以下步驟的普通工藝淀積銅層；形成用作掩模的光刻膠膜；以及利用該掩模腐蝕銅層，以形成銅互連。
結(jié)合附圖，從以下的介紹中可以更清楚本發(fā)明的上述和其它目的、特點及優(yōu)點。
圖1A-1I是展示常規(guī)工藝和根據(jù)本發(fā)明一個實施例形成兩級銅互連結(jié)構(gòu)的各步驟的剖面圖；圖2是展示等離子體灰化期間襯底溫度和所形成銅氧化膜的厚度間的一般關(guān)系的曲線圖；圖3是展示等離子灰化期間光刻膠去除率與襯底溫度間一般關(guān)系的曲線圖；以及圖4是展示等離子灰化系統(tǒng)的結(jié)構(gòu)的示意框圖。
在介紹本發(fā)明的實施例之間，首先介紹本發(fā)明的原理，以便于理解本發(fā)明。我們研究了形成銅多級互連結(jié)構(gòu)的鑲嵌工藝中涉及的銅互連電阻增大的原因，并已發(fā)現(xiàn)以下原因。
根據(jù)常規(guī)鑲嵌工藝，在用鎢填充形成于層間介質(zhì)膜中的通孔，形成鎢芯柱時，利用氧等離子體灰化去掉用作腐蝕掩模的光刻膠膜，同時將底層的互連暴露于氧等離子體氣氛中。
就此，我們發(fā)現(xiàn)，銅互連的暴露表面被氧化，形成如Cu2O或CuO等氧化銅膜，因而引起了鎢芯柱與銅互連間接觸電阻的增大。我們還發(fā)現(xiàn)，該電阻的增大正比于形成于銅互連的暴露表面上的氧化銅膜的厚度。
我們研究了在單位襯底面積的RF輸出功率值變化時，襯底溫度和形成于銅互連上的氧化銅膜的厚度間的關(guān)系。結(jié)果示出圖2中。
圖2中，在襯底溫度超過160℃時，不管RF輸出功率如何，氧化銅膜的厚度迅速增加，導(dǎo)致了銅互連和鎢芯柱間接觸電阻的增大。另外，在給定的襯底溫度下，當襯底的RF輸出功率超過0.7W/cm2時，氧化銅膜的厚度迅速增加，導(dǎo)致了銅互連和鎢芯柱間接觸電阻的增大。應(yīng)注意，由于在RF輸出功率為0.0W時不能進行光刻膠掩模的灰化，所以所示出的RF輸出功率為0.0W的情況是為了比較而簡單示出的，實際上不存在這種情況。
下面將討論光刻膠去除率的下限。隨著偏置功率的減小，光刻膠去除率下降。圖3示出了光刻膠的去除率取決于襯底溫度。由于典型的光刻膠膜厚度為約700nm，在偏置功率密度為7W/cm2且襯底溫度不高于100℃時，光刻膠去除度下降到100nm/分鐘。這種情況下，光刻膠掩模的去除至少要花10分鐘，從處理時間來看是不實際的。因此，光刻膠去除的實際襯底溫度在約100℃到低于160℃的范圍。
根據(jù)上述發(fā)現(xiàn)，我們在本發(fā)明中得出以下結(jié)論，利用氧等離子灰化去除用作腐蝕掩模的光刻膠膜的工藝條件應(yīng)包括低于160℃的襯底溫度和不大于0.7W/cm2的單位襯底面積的RF輸出功率。
本發(fā)明形成銅互連的工藝中，淀積銅層的方法沒有特殊限制。這種方法的例子包括濺射、鍍敷、和CVD。所淀積銅層的銅純度基本上可以是100％。
用于本發(fā)明的等離子體灰化系統(tǒng)的類型沒有特別限制。這種等離了體灰化系統(tǒng)的例子包括平行板型、下游(dowmstream)型和ICP型。
從防止銅氧化的觀點來看，等離子體灰化系統(tǒng)的處理室內(nèi)的氧壓力最好盡可能低，只要能產(chǎn)生氧等離子體即可。
下面結(jié)合附圖具體介紹本發(fā)明的一個實施例。本實施例旨在制造具有由銅構(gòu)成的互連且其厚例如為2000-3000埃的兩級互連結(jié)構(gòu)的鑲嵌工藝。圖4示意性地展示了用于在本實施例的鑲嵌工藝中進行等離子體灰化的等離子灰化系統(tǒng)。
圖4中，等離子體灰化系統(tǒng)50是平行板型，包括灰化室52、平板型上電極54和平板型下電極56。上下電極54和56平行設(shè)置，并置于灰化室52內(nèi)。
等離子體灰化系統(tǒng)50還包括用于抽空灰化室52的真空泵58、用于在上電極54和下電極56間提供RF電壓的RF源60、及向灰化室52提供反應(yīng)氣體的氣體供應(yīng)系統(tǒng)62。等離子體產(chǎn)生于上電極54和下電極56之間，以便對設(shè)置于下電極56上的晶片進行等離子灰化。
氣體供應(yīng)系統(tǒng)62包括用作反應(yīng)氣體源的氣缸64和用于控制反應(yīng)氣體的流量的質(zhì)流控制器66。
下面結(jié)合圖1A-1I介紹本實施例的工藝。本實施例的工藝與用于形成銅互連的常規(guī)工藝相同，只是實施例中的氧等離子體灰化步驟所用灰化條件不同，且能夠用銅芯柱代替鎢芯柱。
如圖1A所示，在硅襯底12上形成(如BPSG)等第一SiO2膜14。在第一SiO2膜14中形成通孔(未示出)，以暴露硅襯底12的擴散區(qū)(源/漏區(qū))的部位。然后在通孔中形成導(dǎo)電芯柱(未示出)例如鎢芯柱，用于連接擴散區(qū)與上部互連。
然后，如圖1B所示，利用等離子CVD工藝，在第一SiO2膜14上形成第二SiO膜16。該等離子體CVD工藝例如使用硅烷(SiH4)和氧(O2)作反應(yīng)氣體。
接著，如圖1C所示，在第二SiO2膜16上形成光刻膠膜18。利用光刻和腐蝕步驟使光刻膠膜18構(gòu)圖，以形成其上具有傳遞過來的互連圖形的構(gòu)圖的掩模18。然后，利用已構(gòu)圖的掩模18作腐蝕掩模，選擇腐蝕第二SiO2膜16，從而形成具有開口上部并在其底部露出形成于SiO2膜14中的導(dǎo)電芯柱(未示出)的布線槽20。
本實施例使用用于光刻膠掩模的光刻膠材料，如PFI-15(Sumitomo Chemical Co.,Ltd.的產(chǎn)品)。
然后，利用等離子灰化(ashing)系統(tǒng)，通過氧等離子體灰化，去掉掩模18。如果導(dǎo)電芯柱例如由銅構(gòu)成，則在以下條件下利用等離子灰化系統(tǒng)50進行去掉掩模18的氧等離子體灰化?；一瘲l件襯底溫度150℃反應(yīng)氣體和流量O2/30sccm處理室壓力3毫乇單位面積的RF輸出功率0.7W/cm2然后，如圖1D所示，在晶片上均厚淀積用作阻擋層的TiN膜22。另外，在TiN膜22上淀積銅層24，以填充布線槽20。
然后，對銅層24和TiN膜22進行化學(xué)機械拋光(CMP)步驟，直到露出第二SiO2膜16的頂部為止，從而在槽中形成第一級銅互連24，如圖1E所示。所示出的第一級銅互連24與其底部的導(dǎo)電芯柱(未示出)電接觸，其上表面被露出，并互連24的倆側(cè)被第二SiO2膜16掩埋。
另外，在第二SiO2膜16上形成(如BPSG)第三SiO2膜26。然后在第三SiO2膜26上形成另一光刻膠膜28。使光刻膠膜28構(gòu)圖，以形成構(gòu)圖的掩模28。接著，如圖1F所示，通過氧等離子腐蝕工藝腐蝕第三SiO2膜26，從而形成通孔30，露出第一級銅互連24。本實施例使用用于光刻膠掩模的光刻膠材料，例如PFI-15(Sumitomo Chemical Co.,Ltd.的產(chǎn)品)。
然后，在與上述特定條件類似的灰化條件下，利用等離子灰化系統(tǒng)50，通過氧等離子體灰化，去掉掩模28。在氧等離子體灰化工藝中，第一級銅互連24的頂部通過通孔30暴露于氧等離子氣氛中。
然后，如圖1G所示，在晶片的整個表面上均厚淀積用作阻擋層的TiN膜32，然后在TiN膜32上淀積銅層34。
對TiN膜32和銅層34進行CMP步驟，直到露出第三SiO2膜26的頂部為止，從而形成填充通孔30的銅芯柱34，如圖1H所示。
另外，利用等離子CVD工藝，在第三SiO2膜26上形成第四SiO2膜38。如同在第一級銅互連24的情況下，在第四SiO2膜38中形成布線槽。在第四SiO2膜38上形成TiN膜40，然后在該TiN膜40上淀積銅層42。對TiN膜40和銅層42進行CMP工藝，形成第二級銅互連42。
為了在形成用于第二級銅互連42的布線槽后去掉腐蝕掩模，利用等離子灰化系統(tǒng)50，并在與用于去掉掩模28類似的灰化條件下，進行氧等離子體灰化。在氧等離子體灰化工藝期間，銅芯柱34通過該布線槽暴露于氧等離子體氣氛中。
結(jié)合去掉整個掩模18或28的氧等離子灰化介紹了上述實施例。然而，氧等離子灰化的應(yīng)用不限于此。例如，可以通過氧等離子灰化只去掉掩模18或28的上部，可以利用如丙酮或任何其它有機溶劑等清洗溶液去掉掩模的其余部分。
由于僅為舉例介紹了上述實施例，所以本發(fā)明不限于上述實施例，所屬領(lǐng)域的技術(shù)人員可以由此容易地作出各種變形或替換，而不脫離本發(fā)明的范圍。
權(quán)利要求
1．一種制造半導(dǎo)體器件的多級互連結(jié)構(gòu)的方法，包括以下步驟形成具有上部銅層并位于襯底上的第一級互連；在所說的第一級互連上形成第一層間介質(zhì)膜；在所說的第一層間介質(zhì)膜上形成光刻膠掩模，所說光刻膠掩模具有位于所說第一級互連的一部分上的開口；利用所說光刻膠掩模選擇性腐蝕所說第一層間介質(zhì)膜，形成暴露所說第一級互連的所說部分的通孔；在襯底溫度低于160℃且RF功率不大于約0.7瓦/cm2條件下，利用等離子體灰化，至少去掉所說光刻膠掩模的上部；以及形成通過所說通孔與所說第一級互連連接的第二級互連。
2．根據(jù)權(quán)利要求1的方法，其中所說第一級互連形成步驟包括在具有開口槽的底層介質(zhì)膜上淀積銅層，并化學(xué)機械拋光所說銅層，留下所說開口槽中的所說銅層部分，從而形成所說第一級互連。
3．根據(jù)權(quán)利要求1的方法，還包括在所說第二級互連形成步驟之前，形成填充所說通孔用于連接所說第二級互連與所說第一級互連的通孔芯柱的步驟。
4．根據(jù)權(quán)利要求3的方法，其中所說通孔芯柱包括銅。
5．根據(jù)權(quán)利要求4的方法，其中所說第二級互連形成步驟包括以下步驟在所說第一層間介質(zhì)膜上淀積第二層間介質(zhì)膜；在所說第二層間介質(zhì)膜上形成另一光刻膠掩模；利用所說另一光刻膠掩模選擇性腐蝕所說第二層間介質(zhì)膜，形成另一槽，以在其底部暴露所說通孔芯柱；在襯底溫度低于160℃，且所說襯底的RF功率不高于約0.7W/cm2的條件下，去掉所說另一光刻膠掩模；以及在所說另一槽中形成所說第二級互連。
6．根據(jù)權(quán)利要求1的方法，其中所說光刻膠掩模去除步驟包括利用所說等離子灰化去掉所說光刻膠掩模的上部，并利用清洗溶液去掉所說光刻膠掩模的其余部分。
7．根據(jù)權(quán)利要求1的方法，其中所說光刻膠掩模去除步驟去除了所說光刻膠掩模的全部。
全文摘要
形成多級銅互連結(jié)構(gòu)的方法包括以下步驟:利用光刻膠掩模腐蝕層間介質(zhì)膜,形成暴露銅互連的開口;在低于150℃的襯底溫度和不高于0.7W/cm
文檔編號H01L21/302GK1233853SQ9910608
公開日1999年11月3日 申請日期1999年4月30日 優(yōu)先權(quán)日1998年4月30日
發(fā)明者松原義久 申請人:日本電氣株式會社