專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，特別是晶體管器件在其偏置電路中如何防止由于溫升引起的熱失控效應(yīng)。
對于復(fù)合型半導(dǎo)體場效應(yīng)晶體管(此后簡稱FET)，由于其材料電子遷移率高，故具有工作頻率極限高的優(yōu)點。但在高溫下運行的復(fù)合型半導(dǎo)體FET，其漏電流將迅速增加，以致因熱失控而引起晶體管擊穿。


圖11是FET的一般偏置電路圖。復(fù)合型半導(dǎo)體材料FET的熱失控過程將通過參考圖11解釋。為了建立直流偏壓，F(xiàn)ET 101有一個由電阻R1和R2構(gòu)成的分壓電路，R1和R2串聯(lián)于地電位和外接偏壓電源Vgg之間，Vgg通過電阻R1和R2之間分壓供給柵極G電壓。在此情況下如果柵極電流Ig從漏極流向柵極G1,FET的柵極電位Vg1可以用式(1)來表示。I′g1=R2R1+R2·I′gg-R1·R2R1+R2·Ig----(1)]]>圖11所示FET的偏置電路有如下特性，當(dāng)柵極電流Ig增加時，由式(1)第二項所述所代表的電阻分量產(chǎn)生的電壓降將增加，柵極電位Vg1將升高。為此當(dāng)環(huán)境溫度升高時，由于柵極電流Ig成指數(shù)性增加，漏極電流Ids將隨之增加，F(xiàn)ET內(nèi)的功率損耗將引起持續(xù)的自加熱而溫度升高，伴隨而來的熱失控將引起FET擊穿發(fā)生。
對于復(fù)合型半導(dǎo)體的FET，由于在偏置電路中柵極電流Ig增加以及電壓降增大，發(fā)生在高溫情況下的熱失控效應(yīng)將引起實際的偏壓電位或柵極電位變低或變淺。因此為了防止熱失控效應(yīng)，要使高壓電路的電壓降在溫度升高的條件下也極小，以便使柵極電位Vg1不應(yīng)變低。
為此，已公開的一份日本專利No.Hei4-175002，提出了一種FET的偏置電路。在此電路中，一個二極管串聯(lián)于柵極偏置電路中，二極管的負(fù)溫度特性用來減少由于溫度升高引起的漏極電流Ids增加。圖12是這份專利公報提出的FET偏置電路的線路圖。在此偏置電路中，二極管103以正向與由電阻R2構(gòu)成的分壓電路中的電阻R1相串聯(lián)。為了提供FET2的直流偏壓，電阻R1和R2串接于地電位和相偏電源Vgg之間。二極管103的正向電壓隨著溫度的升高顯示出大約為-1.5mv/℃的負(fù)溫度特性。例如，當(dāng)溫度由室溫增加至100℃時，二極管103的壓降大約減少0.15伏。伴隨二極管103上電壓降的降低，F(xiàn)ET102的柵極電位Vg1將降低，從而減少漏極電流Ids的增加量。
然而，在此FET偏置電路中，隨著溫度的上升，柵極電位Vg1增加量的減少是不十分充足的。例如，在圖13中所示復(fù)合型半導(dǎo)體FET的柵極電流Ig與溫度的相關(guān)曲線，即柵極電流Ig(μA)與通道溫度T(℃)的相關(guān)特性曲線。如圖13所示，在100℃或超過100℃以上，柵極電流Ig呈指數(shù)性增加，以致在170℃時，柵極電流值為室溫時的數(shù)百倍。假設(shè)電阻R1和R2分別為1KΩ，如圖13所示，F(xiàn)ET102的柵極電流Ig在170℃處將增加至900μA，通過式(1)計算可得到的柵極電位Vg1從室溫值將降低0.45伏。然而由溫度改變所引起的二極管103上的電壓降的減小大約為0.1伏左右。因此在二極管103上產(chǎn)生的電壓降減小較之由于溫度改變引起的FET102柵極電位Vg1變化為小。由此可知，圖12所示的FET偏置電路所產(chǎn)生的柵極電位Vg1的增加量的降低是比較小的。
因此，這種FET偏置電路悄能補償由于柵極電流指數(shù)性增加引起的柵極電位增加。這樣的困難也出現(xiàn)在雙極性晶體管中基極電流偏置引起的基極電位增高上。另外，這樣的困難不僅存在于復(fù)合型半導(dǎo)體的晶體管上，同時也存在于硅材料的晶體管上。
本發(fā)明的目的在于提供一種半導(dǎo)體器件，使之能夠降低由于溫度升高導(dǎo)致的輸入電流增加產(chǎn)生的晶體管輸入電位，進(jìn)而減小熱失控效應(yīng)。
根據(jù)本發(fā)明的第一方面，本發(fā)明提供一種包括可為晶體管供給偏壓的偏置電路半導(dǎo)體器件，該半導(dǎo)體器件有一個兩端元件，它有一個連接至晶體管輸入端的第一導(dǎo)電接觸層，一個連接至外電源的第二導(dǎo)電接觸層和一個具有半絕緣性插于第一和第二導(dǎo)電接觸層之間的半導(dǎo)體層。
這一兩端元件可以連接在晶體管的輸入端與外電源之間，一個電阻與兩端元件并聯(lián)，而且這個電阻連接在輸入端與地電位之間。
這個兩端元件單獨連接在輸入端和外電源之間，一個電阻則連接在輸入端和地電位之間。
這個兩端元件設(shè)置在晶體管設(shè)置在其上的那個基片上。
兩端元件可由通過硼離子注入穿透(除了具有導(dǎo)電接觸層襯底表面被屏蔽預(yù)定面積之外的)導(dǎo)電接觸層一定面積，形成在襯底表面上的具有半絕緣性的半導(dǎo)體層分隔開的兩個導(dǎo)電接觸層，和一插于兩個導(dǎo)電接觸層之間具有半絕緣性的半導(dǎo)體層構(gòu)成的。
兩端元件可由通過硅離子注入(除子半絕緣襯底表面被屏蔽的預(yù)定面積之外的)一定面積，形成在襯度表面上的兩個分隔開的導(dǎo)電接觸層，和一插于兩個導(dǎo)電接觸層之間具有半絕緣性的半導(dǎo)體層構(gòu)成。
兩端元件為由通過臺面刻蝕工藝幸存下來的分離開的兩個導(dǎo)電接觸層和一插于兩個導(dǎo)電接觸層之間具有半絕緣性的半半導(dǎo)體層構(gòu)成。這所以采用臺面刻蝕工藝是為了穿透具有附著導(dǎo)電接觸層的半絕緣襯底表面的屏蔽區(qū)的導(dǎo)電接觸層。
晶體管可以是場效應(yīng)晶體管，也可以是雙極性晶體管。
晶體管可以是復(fù)合半導(dǎo)體，也可以是硅半導(dǎo)體。
根據(jù)本發(fā)明的第二方面，本發(fā)明提供一種包括可為晶體管供給偏壓的偏置電路的半導(dǎo)體器件，這種半導(dǎo)體器件包含第一兩端元件，其包括連接晶體管輸入端的第一導(dǎo)電接觸層，連接外電源的第二導(dǎo)電接觸層，和具有半絕緣性的半導(dǎo)體層，它插于第一和第二導(dǎo)電接觸層之間；第二兩端元件，其包括連接晶體管輸入端的第一導(dǎo)電接觸層、連接地電位的第二導(dǎo)電接觸層和具有半絕緣性的半導(dǎo)體層，它插于第一和第二導(dǎo)電接觸層之間。
根據(jù)本發(fā)明的結(jié)構(gòu)，至少這個兩端元件各有如下特點隨著溫度升高，電阻值減少，因此，將這兩端元件結(jié)構(gòu)安進(jìn)晶體管偏置電路后，由于偏壓電路的電阻值隨溫度增加而減少，即使隨溫度增加晶體管的輸入電流增加，輸入電位的增加也可被減小，從而抑制了晶體管的熱失控效應(yīng)。
本發(fā)明上述的和其他的目的及其優(yōu)點和特性通過下面附圖的描述將會更為清晰。
圖1是本發(fā)明第一實施例的半導(dǎo)體器件的電路圖；圖2是兩端元件的電阻的溫度特性曲線；圖3是兩端元件和電阻聯(lián)合的電阻的溫度特性曲線；圖4是在襯底上的兩端元件的布線圖；圖5是本發(fā)明第二實例的另一半導(dǎo)體器件的電路圖；圖6是圖5所示的兩端元件電阻的溫度特性曲線；圖7是本發(fā)明第三實例的另一半導(dǎo)體器件的電路圖；圖8是由圖4中Ⅷ-Ⅷ箭頭指示的剖面圖，其顯示了本發(fā)明第五實施例的兩端元件的第一種結(jié)構(gòu)實例；圖9是由圖4中Ⅷ-Ⅷ箭頭指示的剖面圖，其顯示了本發(fā)明第六實施例中的兩端元件的第二種結(jié)構(gòu)實例；圖10是由圖4中Ⅷ-Ⅷ箭頭指示的剖面圖，其顯示了本發(fā)明第七實施例中的兩端元件的第三種結(jié)構(gòu)實例；圖11是為解釋相關(guān)技術(shù)的FET偏置電路的線路圖；圖12是為解釋相關(guān)技術(shù)的FET偏置電路的另一種線路圖；圖13是復(fù)合半導(dǎo)體FET的柵極電流相關(guān)溫度特性曲線。
下面將對本發(fā)明的實施例參照附圖加以描述。第一實施例第一實施例的半導(dǎo)體器件示于電路圖1中。兩端元件電阻的溫度特性示于曲線圖2中。另一聯(lián)合電阻溫度特性示于曲線圖3中。作為一個裝置在襯底上的兩端元件示于圖4中。
圖1中的半導(dǎo)體器件構(gòu)成了FET1，它是由復(fù)合半導(dǎo)體、電阻R1和R2，兩端元件或NIN元件的電阻RN1組成。NIN元件將在后面被說明。參考圖1，F(xiàn)E1的漏極D被連接到漏極電源Vdd，源極被接至地電位。電阻R2的一端也被接到地電位。電阻R2的另一端被接到電阻R1和電阻RN1連接的節(jié)點上，電阻R1和RN1的另一端是被并聯(lián)于柵極偏壓電源Vgg上。FET1的柵極G連接至由電阻R1和R2構(gòu)成分壓電路的中間節(jié)點上，從而此節(jié)點處的電壓被設(shè)定為柵極電位Vg1。
由電阻RN1構(gòu)成的NIN元件有一半導(dǎo)體層(I或本征)此半導(dǎo)體層有一介于兩個N型導(dǎo)電接觸層(N或負(fù))之間的半絕緣體。由NIN元件構(gòu)成的電阻的特性是，其電阻值隨溫度升高而顯著減小。這是因為半導(dǎo)體層中的電子數(shù)n，如式(2)所示呈指數(shù)性變化。
n∝exp(-E/kT)…(2)式中E是電子能量(ev),k是玻爾茲曼常數(shù)，T是絕對溫度(K)。
在制造FET1的過程中，具有半絕緣體的半導(dǎo)體層是通過硼離子注入在N型半導(dǎo)體層的的預(yù)定區(qū)域制成的，此N型半導(dǎo)體層是附在半絕緣墊底上的。此過程就形成了一個NIN元件或電阻RN1。圖2給出了制成在墊底上的電阻RN1的溫度相關(guān)特性，而FET1也是制成在此墊底上，稱此為單芯片。NIN元件在兩個導(dǎo)電接觸層之間有200μm的間隔，而橫向?qū)挾仁?00μm。圖2給出的NIN元件的電阻RN1特性的制備條件是硼離子注入要求加速電壓為70kev；劑量在1013-1014cm-2；硼離子注入后，在480℃下熱處理半小時。從曲線上可看出，RN1的電阻值常溫(25℃)的60KΩ減少到170℃的1KΩ。
另外，由NIN元件的電阻RN1與一般電阻R1并聯(lián)后得到的并聯(lián)電阻RT可由式(3)表示。RT=R1·RN1R1+RN1----(3)]]>并聯(lián)電阻值RT也顯示出其負(fù)溫度特性，即從圖2中顯示的電阻RN1和R1得到的并聯(lián)電阻值RT從常溫(25℃)1KΩ(如圖3所示)，在超過100℃后明顯下降，在170℃,R1=1KΩ時降至500Ω。
如圖1所示，在柵偏置的分壓電路中，電阻R2與NIN元件的電阻RN1串聯(lián)，而R1與之并聯(lián)，在此情形下，F(xiàn)ET1的柵極電位Vg1可以用式(4)來表示。I′g1=R2RT+R2·I′gg-R1·R2RT+R2·Ig----(4)]]>
假設(shè)R1電阻值為1KΩ,R2為1KΩ,RN1有如圖2所示的特性并與R1并聯(lián)，當(dāng)柵偏壓電源電壓為3.5伏時，則柵極電位在溫度(25℃)為1.75伏。隨著溫度的上升，當(dāng)FET1的柵極電流Ig增加到如圖13所示的900μA時，從式(4)得知，柵極電位將為2.03伏，比在室溫條件下減小了0.28伏。因此，漏極電流Ids的增量將被減少，從而降低了熱失控效應(yīng)。
圖4是第一實施例中顯示在墊底上的NIN元件的布線圖。參看圖4，一個多元FET1以側(cè)面并聯(lián)方式制作在半絕緣的墊底上，每單個FET1具有一柵極12，鄰近于漏極11的源極13。為了把每個FET并聯(lián)在一起，構(gòu)成如圖1所示的FET1，每個源極13被連接至源區(qū)13A。N型導(dǎo)電接觸層14(如圖4中斜線所示)制作在漏極11和柵極12之間，以及柵極12和源極13之間，使電流容易在此流通。兩個N型導(dǎo)電接觸層16、17也被制作在墊底上源區(qū)13A的鄰近區(qū)域上。N型導(dǎo)電接觸層16、17通過歐姆金屬18、19分別連接到金引線20和21上。每個金引線20,21都成為柵極焊區(qū)22和NIN23元件焊區(qū)的部件，連接到示于圖1中的外接電阻R1和R2節(jié)點上，連接線24和連接到柵偏電源Vgg的連接線25都將分別焊接在柵極焊盤22和NIN元件焊盤23上。在圖4所示的結(jié)構(gòu)中，NIN器件是由N型導(dǎo)電接觸層16，具有半絕緣體的半導(dǎo)體層15和N型導(dǎo)電層17組成的。第二實施例第二實施例的半導(dǎo)體器件示于圖5電路圖中。由NIN元件確定的電阻值溫度特性示于圖6的曲線上。
參照圖5，半導(dǎo)體器件由復(fù)合型半導(dǎo)體的FET1，電阻R2和NIN元件的電阻RN2構(gòu)成。在此半導(dǎo)體器件，F(xiàn)ET1的漏極D連接在漏極電源Vdd上，源極S接地電位。電阻R2的一端接地，而另一端連接到電阻RN2的一端上。電阻RN2的另一端接到柵極偏置電源Vgg上。FET1的柵極G連接至由電阻R1和R2構(gòu)成的分壓電路的中間節(jié)點上，以此節(jié)點處的電壓被設(shè)定到柵極電位Vg1。
類似于第一實施例中描述的RN1，電阻RN2或NIN元件，在兩導(dǎo)電接觸層之間有一200μm的間隔，而橫向?qū)挾仁?00μm。圖6給出了在如下條件的電阻RN2電阻值與溫度的相關(guān)特性硼離子注入要求的加速電壓為70kev，劑量為1014cm-2。為此，具有半絕緣體的半導(dǎo)體層的電阻值在室溫下大約為1KΩ，因此很明顯，在高溫下，也能實現(xiàn)小的電阻值。
在本實施例的半導(dǎo)體器件中，示于圖5的柵偏電路使用的是NIN元件的電阻RN2，其特性示于圖6中。這一特性使半導(dǎo)體器件能滿足下述條件，即在低溫狀態(tài)下如圖13所示，柵極電流Ig隨溫度變化有明顯的改變。第三實施例第三實施例中的半導(dǎo)體器件示于圖7的電路圖中。半導(dǎo)體器件由復(fù)合型半導(dǎo)體FET1，電阻RN3和一NIN元件的電阻RN4組成。據(jù)此，F(xiàn)ET1的漏電極D連接在漏極電源Vdd上，源極S則接地。電阻RN4的一端接地，RN4的另一端則連接到電阻RN3的一端上。電阻RN3的另一端則接到柵偏電源Vgg上，F(xiàn)ET1的柵極G連接至由電阻RN3和RN4構(gòu)成的分壓電路的中間節(jié)點上，以此節(jié)點的電壓建立起柵極電位Vg1。
類似于第一實施例，電阻RN3和RN4在兩個導(dǎo)電接觸層之間有200μm的間隔，而側(cè)面的寬度是100μm。也類似于第二實施例，硼離子注入的要求規(guī)定，加速電壓為70kev，劑量為1014cm-2，因此，實現(xiàn)的電阻值在室溫下大約為1KΩ。在此情況下，由于電阻RN3和RN4有相同的溫度特性，式(1)中代表柵極電位Vg1的第一項，陡溫度升高為常數(shù)。式(1)中的第二項也有一趨向，以至于電阻的減少和柵極電流Ig的增加兩者均反比于溫度的上升。因此，在圖7所示的偏置電路中，如圖13所示的陡溫度上升將引起FET1的柵極電流Ig增大，甚至在170℃可高達(dá)900μA，而柵極電位Vg1的變化則保持在0.01伏或更小，因此抑制了熱失控的發(fā)生。第四實施例在此NIN元件的制造方法將被描述。首先，為了運行FET1，示于圖4的N型導(dǎo)電接觸層被提供。即電流容易流進(jìn)N型導(dǎo)電接觸層14的區(qū)域，而不易流進(jìn)其它區(qū)域。因此FET1的N型導(dǎo)電接觸層將通過下述方法之一進(jìn)行制作。
就第一種方法而論，通過使用有N型導(dǎo)電接觸層的襯底或晶片，除FET之外，為了制造半絕緣體，晶體部分將通過硼離子注入進(jìn)行破壞。
就第二種方法而論，為了形成N型導(dǎo)電接觸層，在半絕緣的襯底上，硅被單獨離子注入進(jìn)FET的區(qū)域。
對于第三種方法而論，通過使用具有N型導(dǎo)電接觸層的襯底或晶片，為了暴露在襯底上具有半絕緣體的半導(dǎo)體，除了有FET區(qū)域外，其余部分將通過腐蝕過程移去。
在上面描述的任何制作方法中，具有上面描述結(jié)構(gòu)的多元NIN元件可以在FET制作階段同時制作。正如上面描述的，為了制作NIN元件，除了一般的FET制作階段之外，并不要求特殊的過程。
NIN元件的N型導(dǎo)電接觸層有類似于為了運行FET那樣的電學(xué)特性。歐姆金屬需要沉積在N型導(dǎo)電接觸層上并退火，為了與NIN元件的N型導(dǎo)電接觸層實現(xiàn)電連接，金引線被接上。為了保護(hù)表面，除金引線以外的區(qū)域需用氧化硅(SiO2)覆蓋。第五實施例作為第一個例子，如圖4中由箭頭Ⅷ-Ⅷ指向的剖面圖一樣，圖8是NIN元件的示意說明剖面圖。參考圖8,N型導(dǎo)電接觸層33和34形成在襯底31上，NIN元件成型在FET也成型在上面的襯底31上，稱此為單芯片。此單芯片還具有由硼離子注入形成的本征型半絕緣區(qū)32。
圖4揭示了FET1的制作步驟，在成型由N型導(dǎo)電接觸層33、本征型半絕緣區(qū)32和N型導(dǎo)電接觸層34構(gòu)成的NIN元件區(qū)域的過程中，為了破壞表面層中的晶體而形成本征型的半絕緣區(qū)32，硼離子被注入成型于襯底31上的N型導(dǎo)電接觸層33、34。氧化硅膜35被成形在半絕緣區(qū)32之上，可是N型導(dǎo)電接觸層33和34上的氧化硅膜被揭開，使歐姆金屬36、37復(fù)蓋在N型導(dǎo)電接觸層33和34的開口部分，然后分別連接上金引線38和39。
在圖8所示的構(gòu)造情況下，硼離子注入的要求規(guī)定，加速電壓為70kev，劑量為1013-1014cm-2，在硼離子注入后，在480℃下進(jìn)行熱處理半小時，采用這樣連接，特定的NIN元件能夠形成，在常溫下其電阻值在60KΩ至1KΩ范圍內(nèi)。另外，這樣的NIN元件電阻值也可以通過不進(jìn)行熱處理而減小注入離子的劑量來實現(xiàn)。電阻值也可以通過改變NIN元件的形狀來改變。
作為第一實例的圖8中的NIN元件的制造步驟基本上如下。
作為第一步，將光刻膠復(fù)蓋在具有N型導(dǎo)電接觸層33和34被掩膜以便屏蔽住FET和NIN元件。
作為第二步，用硼離子注入破壞晶體，從而形成本征型的半絕緣區(qū)32。在硼離子注入后，按要求進(jìn)行退火處理。
作為第三步，F(xiàn)ET的柵極形成后，使一層氧化硅膜生長在整個表面上。
作為第四步，在漏極和源極上沉積歐姆金屬36、37的過程中，在揭開漏極和源極上的氧化硅膜35的同時，NIN上的氧化硅膜也被打開，然后歐姆金屬36和37被沉積在漏極和源極上。
第五步在形成每個漏極、源極和焊盤過程中，金引線38、39被成形在鍍了金的歐姆金屬層36和37上，從而完成了NIN元件的制作。第六實施例作為第二個例子，其類似于一個例子，如圖4中的箭頭Ⅷ-Ⅷ指示的剖面一樣，圖9是一NIN元件的示意說明剖面圖。圖9顯示一種NIN元件結(jié)構(gòu)，其使用的是沒有導(dǎo)電接觸層的襯底41。NIN元件成型是FET1也感型在上面的襯底41上，作為單芯片所具有的N型導(dǎo)電接觸層42、43是通過硅離子注入形成的。
在圖4所示的FET1的制作步驟中，為了形成一個由N型導(dǎo)電接觸層42，襯底41和N型導(dǎo)電接觸及43構(gòu)成NIN元件區(qū)域，通過硅離子注入在襯底41上形成了N型導(dǎo)電接觸層42、43。氧化硅膜44也被形成在襯底41上，但是在N型導(dǎo)電接觸層42、43上的部分氧化硅膜44將被揭開，以便在此形成歐姆金屬層45、46。然后使歐姆金屬層45、46分別與金引線47、48連接。
作為第二個例子的示于圖9中的NIN元件的制造步驟基本上如下。
作為第一步，除了FET和N型導(dǎo)電接觸層42、43的部分區(qū)域外，用光刻膠掩膜半絕緣的襯底41或晶片。
作為第二步，伴隨硅離子注入，由于在離子注入后晶體遭到破壞，為了恢復(fù)晶體，在800℃下經(jīng)20分鐘進(jìn)行退火處理。
第三步FET的柵極形成之后，在整個表面上生長一層氧化硅膜44。
第四步在漏極和源極上沉積歐姆金屬層45、46的過程中，在揭去漏極和源極上的氧化硅膜44的同時，也揭去NIN元件的氧化硅膜44。然后將歐姆金屬45、46沉積在漏極和源極上。
第五步，在形成每個漏極、源極和焊接盤的過程中，金引線被形成在鍍過金的歐姆金屬層45、46上，從而完成了NIN元件的制作。第七實施例作為第三個實施例其類似于第一個例子，如圖4中箭頭Ⅷ-Ⅷ指示的剖面一樣，圖10是一NIN元件的示意說明剖面圖。圖10顯示一種NIN元件結(jié)構(gòu)，其使用的是具有N導(dǎo)電接觸層53、54的襯底51。在此，一種臺面刻蝕工藝過程被用于N型導(dǎo)電接觸層，為了暴露襯底51，在襯底51上形成NIN元件，同時FET1也被形成在襯底51上，故稱此為單芯片。
在示于圖4的FET1制造過程中，臺面刻蝕過程被用于半導(dǎo)體襯底51，為了形成凹槽52，襯底51具有形成N型導(dǎo)電接觸層的半絕緣性。被底51為此被曝光分成為N型導(dǎo)電接觸層53和54，而形成一個由N型導(dǎo)電接觸層53，襯底51和N型導(dǎo)電接觸層54構(gòu)成的NIN元件的一個區(qū)域。氧化硅膜55被形成在包括凹槽52在內(nèi)的整個表面，但是在N型導(dǎo)電接觸層53、54的部分的氧化硅膜要被打開。歐姆金屬56、57是被形成在N型導(dǎo)電接觸層53、54打開的部分，然后分別與金引線58,59連接。
作為第三個例子的示于圖10中的NIN元件制作過程基本上如下。
作為第一步，對于整個襯底或晶片表面具有半絕緣性質(zhì)，在其上形成N型導(dǎo)電接觸層53和54,FET的部分和NIN元件的N型導(dǎo)電接觸層用光刻膠掩膜。
作為第二步，伴隨著使用濕酸刻蝕處理，未被掩膜的N型導(dǎo)電接觸層被腐蝕掉，從而暴露出襯底51，以致N型導(dǎo)電接觸層部分保持為臺型。
作為第三步，在FET柵極形成之后，整個表面生長上一層氧化硅膜55。
作為第四步，在漏極和源極上沉積歐姆金屬56、57的過程中，在打開NIN元件上的氧化硅膜55同時，也打開漏極和源極部分上的氧化硅膜55。然后，歐姆金屬56、57被沉積在漏極和源極上。
作為第五步，在形成每個漏極、源極和焊接盤的過程中，金引線被連接在鍍過金的歐姆金屬層56、57上，從而形成NIN元件的制作。
根據(jù)上述描述的半導(dǎo)體器件，用作為柵偏置電路電阻的NIN元件可以在制作FET過程中形成，使之NIN元件尺寸小而制作成本低。NIN元件可設(shè)置在FET設(shè)置的芯片上，使得NIN元件對FET的溫度變化響應(yīng)相當(dāng)靈敏，從而使它能控制偏壓電位，跟蹤FET溫度的改變。在NIN元件未能設(shè)置在FET設(shè)置的芯片上時，NIN元件應(yīng)盡可能設(shè)置在FET的鄰近處。
在上面描述的實例中，除了FET外，晶體管可以是雙極晶體管。晶體管的材料不僅可以是復(fù)合型半導(dǎo)體，硅和鍺也可以使用。除了如圖4所示的并聯(lián)型FET外，單個型FET也適用。
在上面描述的實施例中，NIN元件是由N型導(dǎo)電接觸層，具半絕緣性的半導(dǎo)體和N型導(dǎo)電接觸層構(gòu)成。PIP(Positive-Intrinsic-positive)元件也可以取代NIN元件使用。因此它是由P型導(dǎo)電接觸層，具有半絕緣性的半導(dǎo)體層和P型導(dǎo)電接觸層構(gòu)成。
顯然，本發(fā)明不限于上述實施例，所做的各種的修改和變更都在本發(fā)明的范圍之內(nèi)。
最后，本申請要求日本專利申請No.Hei10-097199的優(yōu)先權(quán)，其于1998年4月9日提出申請，作為本申請的參考。
權(quán)利要求
1．一種包括可為晶體管供給偏壓的偏置電路的半導(dǎo)體器件，其特征在于此半導(dǎo)體器件有一個連接在外部電源和晶體管的至少一個輸入端之間的兩端元件，其有一個連接至晶體管輸入端的第一導(dǎo)電接觸層，一個連接至外電源的第二導(dǎo)電接觸層和一個具有半絕緣性插于第一和第二導(dǎo)電接觸層之間的半導(dǎo)體層。
2．根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于晶體管的輸入端包括該晶體管的柵極和基極的其中之一。
3．根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于這個兩端元件連接在輸入端和外電源之間，并與一個電阻并聯(lián)，這個電阻連接在輸入端與地電位之間。
4．根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于這個兩端元件單獨連接在輸入端和外電源之間，一個電阻連接在輸入端與地電位之間。
5．根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于這個兩端元件設(shè)置在晶體管設(shè)置在的那個芯片上。
6．根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于兩端元件可由通過硼離子注入穿透(除了具有導(dǎo)電接觸層的基片表面的被掩蔽的預(yù)定的區(qū)域之外)導(dǎo)電接觸層一定面積，形成在襯底表面上的具有半絕緣性的半導(dǎo)體分隔開的兩個導(dǎo)電接觸層，和一插于兩個導(dǎo)電接觸層之間具有半絕緣性的半導(dǎo)體層構(gòu)成。
7．根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于兩端元件可由通過硅離子注入(除了半絕緣襯底表面被屏蔽的預(yù)定面積之外的)一定面積，形成在襯底表面上的兩個分隔開的兩個導(dǎo)電接觸層，和一插于兩個導(dǎo)電接觸層之間具有半絕緣性的半導(dǎo)體層構(gòu)成。
8．根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于兩端元件可由通過臺面刻蝕工藝幸存下來的分離開的兩個導(dǎo)電接觸層和一插于兩個導(dǎo)電接觸層之間具有半絕緣性的半導(dǎo)體層構(gòu)成，之所以采用臺面刻蝕工藝是為了穿透具有附著導(dǎo)電接觸層的半絕緣襯底表面的屏蔽區(qū)導(dǎo)電接觸層。
9．根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于晶體管包括場效應(yīng)晶體管。
10．根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于晶體管包括雙極性晶體管。
11．根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于晶體管是復(fù)合半導(dǎo)體構(gòu)成。
12．根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于晶體管是由硅半導(dǎo)體構(gòu)成。
13．一種包括可為晶體管供給偏壓的偏置電路的半導(dǎo)體器件，這種半導(dǎo)體器件包含第一個兩端元件，其包括連接晶體管輸入端的第一導(dǎo)電接觸層，連接外電源的第二導(dǎo)電接觸層，和具有半絕緣性的半導(dǎo)體層，它插于第一和第二導(dǎo)電絕緣層之間；第二兩端元件，其包括連接晶體管輸入端的第一導(dǎo)電接觸層，連接地電位的第二導(dǎo)電接觸層，和具有半絕緣性的半導(dǎo)體層，它插于第一和第二導(dǎo)電接觸層之間。
14．根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其特征在于晶體管的輸入端包括該晶體管的柵極和基極的其中之一。
15．根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其特征在于第一和第二兩端元件設(shè)置在其晶體管設(shè)置在的那個芯片上。
16．根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其特征在于第一和第二兩端元件的每一個可由通過硼離子注入穿透(除了具有導(dǎo)電接觸層的襯底表面被屏蔽的預(yù)定面積之外的)導(dǎo)電接觸層一定面積，形成在襯底表面上的具有半絕緣性的半導(dǎo)體分隔開的兩個導(dǎo)電接觸層，和一插于兩個導(dǎo)電接觸層之間具有半絕緣性的半導(dǎo)體層構(gòu)成。
17．根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其特征在于第一和第二兩端元件中的每一個可由通過硅離子注入(除了半絕緣襯底表面被屏蔽的預(yù)定面積之外的)一定面積，形成在襯底表面上的兩個分隔開的兩個導(dǎo)電接觸層，和一插于兩個導(dǎo)電接觸層之間具有半絕緣性的半導(dǎo)體層構(gòu)成。
18．根據(jù)權(quán)利要求1 3所述的半導(dǎo)體器件，其特征在于第一和第二兩端元件中的每一個可由通過臺面刻蝕工藝幸存下來的分離開的兩個導(dǎo)電接觸層和一插于兩個導(dǎo)電接觸層之間具有半絕緣性的半導(dǎo)體層構(gòu)成。之所以采用臺面刻蝕工藝是為了穿透具有附著導(dǎo)電接觸層的半絕緣襯底表面的屏蔽區(qū)導(dǎo)電接觸層。
19．根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其特征在于晶體管包括場效應(yīng)晶體管。
20．根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其特征在于晶體管包括雙極性晶體管。
21．根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其特征在于晶體管是復(fù)合半導(dǎo)體構(gòu)成。
22．根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其特征在于晶體管是由硅半導(dǎo)體構(gòu)成。
全文摘要
一種半導(dǎo)體器件包括一個能向晶體管供給偏壓的偏置電路,這個半導(dǎo)體器件由兩端允許構(gòu)成。此兩端元件連接在外電源和至少一個晶體管輸入之間。此兩端元件由連接于晶體管輸入端的第一導(dǎo)電接觸層,連接至外電源的第二導(dǎo)電接觸層,和具有半絕緣性的且插于第一和第二導(dǎo)電接觸層之間的半導(dǎo)體層構(gòu)成,因此,減少了由于溫升引發(fā)的熱失控效應(yīng)。
文檔編號H01L27/095GK1231542SQ9910571
公開日1999年10月13日 申請日期1999年4月9日 優(yōu)先權(quán)日1998年4月9日
發(fā)明者石倉幸治, 金森干夫 申請人:日本電氣株式會社