本發(fā)明涉及一種半導體裝置，且特別是涉及一種具有偽裝功能的半導體裝置。

背景技術：

對于半導體裝置的設計與發(fā)展而言，通常需要非常昂貴又長時間的研究。然而，無良的制造商卻通過逆向工程復制或仿制半導體的知識產權。所謂的逆向工程本質上試圖省略在生產半導體器件中相關的典型產品開發(fā)周期和費用，這種逆向工程通常是根據(jù)取得電路的上視sem/tem檢查圖或根據(jù)數(shù)據(jù)庫仿制。

因此，業(yè)界需要在半導體裝置中設置一些假裝置來避免逆向工程。

技術實現(xiàn)要素：

本發(fā)明提供一種具有偽裝功能的半導體裝置，難以從半導體裝置中區(qū)分正常的器件和假的器件。

依照本發(fā)明的一實施例，一種具有偽裝功能的半導體裝置包括邏輯器件與至少一偽裝器件。所述邏輯器件與所述偽裝器件都形成在基板上，且邏輯器件可通過一偏壓開啟，但是偽裝器件無法以施加于所述邏輯器件的相同偏壓開啟。

為讓本發(fā)明的上述特征和目的能更明顯易懂，下文特舉實施例，并配合所附的附圖作詳細說明如下。

附圖說明

圖1為本發(fā)明的第一實施例的一種具有偽裝功能的半導體裝置的剖面示意圖；

圖2為圖1的具有偽裝功能的半導體裝置的電流-電壓(i-v)曲線圖；

圖3為本發(fā)明的第二實施例的一種具有偽裝功能的半導體裝置的剖面示意圖；

圖4為本發(fā)明的第三實施例的一種具有偽裝功能的半導體裝置的剖面示意圖；

圖5為本發(fā)明的第四實施例的一種具有偽裝功能的半導體裝置的剖面示意圖；

圖6為本發(fā)明的第五實施例的一種具有偽裝功能的半導體裝置的剖面示意圖；

圖7為本發(fā)明的第六實施例的一種具有偽裝功能的半導體裝置的剖面示意圖；

圖8為本發(fā)明的第七實施例的一種具有偽裝功能的半導體裝置的平面示意圖；

圖9a為圖8的具有偽裝功能的半導體裝置的一例的剖面示意圖；

圖9b為圖8的具有偽裝功能的半導體裝置的另一例的剖面示意圖；

圖10為本發(fā)明的第八實施例的一種具有偽裝功能的半導體裝置的剖面示意圖；

圖11為本發(fā)明的第九實施例的一種具有偽裝功能的半導體裝置的剖面示意圖；

圖12為具有數(shù)個器件的半導體裝置例的電路圖，其中包含數(shù)個本發(fā)明的偽裝器件；

圖13為圖12的半導體裝置的正確nand電路的電路圖；

圖14為圖12的半導體裝置的正確nor電路的電路圖。

符號說明

10a、1100a：邏輯器件

10b、30、40、50、60：第一偽裝器件

70：第二偽裝器件

100：基板

101：柵氧化物

102、300a、300b：柵極

104：源極

106：漏極

108：第一ldd

110：第二ldd

112：間隙壁

302、500：重摻雜區(qū)

600：重逆摻雜區(qū)

700：阱

800：接觸插塞

900：接觸孔

902、906：絕緣結構

904：介電層

1000、1104：非摻雜區(qū)

1002、1102：n+區(qū)

1004、1106：p+區(qū)

1100b：偽裝器件

a1、a2：橫截面積

具體實施方式

現(xiàn)在將詳細參照本發(fā)明的下列實施例，其顯示在附圖中。在可能的情況下，附圖和說明書中使用相同的器件符號來表是相同或相似的構件。

圖1是依照本發(fā)明的第一實施例的一種具有偽裝功能的半導體裝置的剖面示意圖。

請參照圖1，一種具有偽裝功能的半導體裝置至少包括邏輯器件10a與第一偽裝器件10b。邏輯器件10a形成在基板100上且可通過一偏壓(biasvoltage)開啟。舉例來說，邏輯器件10a包括柵氧化物101、柵極102、位于柵極102外的基板10內的源極104/漏極106以及分別位于柵極102和源極104之間以及位于柵極102和漏極106之間的第一淺摻雜漏極區(qū)(ldds)108。通常，在邏輯器件10a中的源極104與漏極106具有相同的導電型(conductivetype)，而第一ldds108也和源極104/漏極106具有相同的導電型。至于第一偽裝器件10b是形成在基板100上，但所述第一偽裝器件10b無法以施加于邏輯器件10a的相同偏壓開啟。例如，第一偽裝器件10b的臨界電壓(thresholdvoltage)是邏輯器件10a的臨界電壓的兩倍。在第一實施例中，除了ldd，第一偽裝器件10b與邏輯器件10a類似，因此第一偽裝器件10b也包括柵極102、源極104與漏極106。在第一偽裝器件10b中，位于柵極102和源極104之間的ldd是第一ldd108，位于柵極102和漏極106之間的ldd是第二ldd110；反之亦然。所述第一ldd108與第二ldd110具有不同的導電型。例如，第一ldd108是n型的ldd(nldd)、第二ldd110是p型的ldd(pldd)；反之亦然。因此，第一偽裝器件10b無法以上述偏壓開啟，但是邏輯器件10a卻能以相同的偏壓開啟。因為第一ldd108與第二ldd110通常形成于間隙壁(spacers)112的下方，所以其相對于導電型的摻雜類型也不易被確認。因此，將難以將第二ldd110與第一ldd108區(qū)分開來，所以通過逆向工程要得到上述半導體裝置是不可行的。

在一實施例中，邏輯器件10a具有第一臨界電壓(vth)、第一偽裝器件10b具有第二臨界電壓。當邏輯器件10a是nfet，第二臨界電壓會大于第一臨界電壓，例如是第一臨界電壓的兩倍以上。如果邏輯器件10a是pfet，第二臨界電壓會小于第一臨界電壓。

為了實現(xiàn)這種偽裝器件10b，一種簡單的方法是對nldd和pldd掩模進行一些修改。舉例來說，在邏輯器件10a和偽裝器件10b的ldd108中加入nldd注入，但是遮蔽偽裝器件10b的ldd110區(qū)域。并且，在偽裝器件10b的ldd110區(qū)域內故意加入pldd注入。上述所有操作都可以通過單獨對nldd和pldd的掩模進行布林邏輯運算(booleanlogicoperations)來完成。

圖2是圖1的具有偽裝功能的半導體裝置的電流-電壓(i-v)曲線圖。在圖2中，邏輯器件是具有nldds的nmos，偽裝器件也是nmos但其中以一個pldd取代nldds中的一個。因此，與邏輯器件相比，偽裝器件顯示出大幅降低的電流電平(currentlevel)。在柵極偏壓與漏極導通電流(turn-oncurrent)之間的不同導通特性將會非常有助于電路設計者建立防火墻，以保護智慧財產免受逆向工程竊取。再者，根據(jù)電路方塊中的偽裝器件的連接分布，可使指定的電路功能正?；虍惓?。特別是從物理性的逆向工程，根本看不出來偽裝器件，也無法區(qū)分偽裝器件與正常的邏輯器件。

圖3是依照本發(fā)明的第二實施例的一種具有偽裝功能的半導體裝置的剖面示意圖。

請參照圖3，一種具有偽裝功能的半導體裝置至少包括邏輯器件10a與第一偽裝器件30。邏輯器件10a與第一實施例中的相同，故不再贅述。而第一偽裝器件30包括兩個柵極300a和300b、在兩個柵極300a和300b的第一側的源極104、在兩個柵極300a和300b的第二側的漏極106以及位于兩個柵極300a和300b之間的基板100內的重摻雜區(qū)(heavilydopedregion)302。所述源極104與所述重摻雜區(qū)302具有不同的導電型。舉例來說，源極104(與漏極106)為n+區(qū)，重摻雜區(qū)302則為p+區(qū)；反之亦然。因為重摻雜區(qū)302是形成于源極104與漏極106間的信道(channel)內，所以其可作為信道停止(channelstop)，使得第一偽裝器件30不能以施加于邏輯器件10a的相同偏壓開啟。如同圖1所示，在柵極300a和源極104之間以及在柵極300b和漏極106之間分別具有第一ldds108，其中源極104與漏極106是n+區(qū)的話，第一ldds108可為nldd；源極104與漏極106是p+區(qū)的話，第一ldds108可為pldd。

上述信道停止(重摻雜區(qū)302)的實施相當類似于第一實施例中所述經由布林邏輯運算n+或p+注入掩模的ldd替換方法。

圖4是依照本發(fā)明的第三實施例的一種具有偽裝功能的半導體裝置的剖面示意圖。

請參照圖4，一種具有偽裝功能的半導體裝置至少包括邏輯器件10a與第一偽裝器件40。邏輯器件10a與第一實施例中的相同，故不再贅述。而第一偽裝器件40與第二實施例的第一偽裝器件30相似，但是在兩個柵極300a和300b之間的基板100內并無摻雜，如同一個非摻雜區(qū)。換句話說，兩個柵極300a和300b之間的區(qū)域是如同信道停止的實質非摻雜區(qū)(substantiallyundopedregion)，因此第一偽裝器件40不能以施加于邏輯器件10a的相同偏壓開啟，且因此邏輯器件10a與第一偽裝器件40之間的差異無法被逆向工程識破。

上述信道停止(兩個柵極300a和300b之間的非摻雜區(qū))的實施相當類似于第一實施例中所述經由布林邏輯運算n+或p+注入掩模的ldd替換方法。

圖5是依照本發(fā)明的第四實施例的一種具有偽裝功能的半導體裝置的剖面示意圖。

請參照圖5，一種具有偽裝功能的半導體裝置至少包括邏輯器件10a與第一偽裝器件50。邏輯器件10a與第一實施例中的相同，故不再贅述。而第一偽裝器件50與第三實施例的第一偽裝器件40相似，但是在兩個柵極300a和300b之間有一重摻雜區(qū)500，并且在重摻雜區(qū)500與柵極300a之間以及在重摻雜區(qū)500與柵極300b之間分別具有非摻雜區(qū)。所述重摻雜區(qū)500譬如可與源極104/漏極106同時形成。由于在重摻雜區(qū)500與柵極300b和300a之間缺乏ldd，所以第一偽裝器件50會具有比邏輯器件10a高得多的臨界電壓，因此第一偽裝器件50不能以施加于邏輯器件10a的相同偏壓開啟。

圖6是依照本發(fā)明的第五實施例的一種具有偽裝功能的半導體裝置的剖面示意圖。

請參照圖6，一種具有偽裝功能的半導體裝置至少包括邏輯器件10a與第一偽裝器件60。邏輯器件10a與第一實施例中的相同，故不再贅述。而第一偽裝器件60與邏輯器件10a相似，但是在源極104與漏極106之間的柵極102中間有一個重逆摻雜區(qū)(heavilyandcounter-dopedregion)600。因此，第一偽裝器件60的局部vth會增加并大于邏輯器件10a的臨界電壓。具體而言，重逆摻雜區(qū)600與源極104具有不同的導電型，所以由于帶隙差異(bandgapdifference)第一偽裝器件60不能以施加于邏輯器件10a的相同偏壓開啟。舉例來說，如果源極104是n+區(qū)，則重逆摻雜區(qū)600是p+區(qū)；反之亦然。此外，重逆摻雜區(qū)600優(yōu)選為設置在柵極102的中間。

圖7是依照本發(fā)明的第六實施例的一種具有偽裝功能的半導體裝置的剖面示意圖。

請參照圖7，一種具有偽裝功能的半導體裝置至少包括邏輯器件10a、第一偽裝器件(未繪示)與第二偽裝器件70。邏輯器件10a與第一實施例中的相同，故不再贅述。而第一偽裝器件從上述實施例中選擇至少一種，因此也不再贅述。第二偽裝器件70包括柵極102、位于基板100中的阱(well)700、在柵極102的第一側的阱700中的源極104以及在柵極102的第二側的阱700中的漏極106。所述阱700與基板100具有不同的導電型。舉例來說，源極104與漏極106都是n型區(qū)、基板100為p型基板以及阱700是n型阱；反之亦然。換句話說，阱700、源極104與漏極106具有相同的導電型，因此第二偽裝器件70具有不良的柵極控制能力(gatecontrollability)。

圖8是依照本發(fā)明的第七實施例的一種具有偽裝功能的半導體裝置的平面示意圖。圖9a和圖9b是沿圖8的ix-ix’線段的兩種不同的剖面示意圖。

請參照圖8、圖9a與圖9b。一個接觸插塞(contactplug)800被設置于介電層904內的一接觸孔(contacthole)900中，用以連接邏輯器件。若是將接觸插塞800如圖9a被設計成斷路(open)，則一個絕緣結構902可被故意設置在接觸插塞800與源極104之間的接觸孔900中。由于蝕刻選擇比與蝕刻速率的問題，接觸插塞蝕刻將停在絕緣結構902上。所述絕緣結構902例如氧化層，如電阻性保護氧化物(resistiveprotectionoxide,rpo)。因此，絕緣結構902的制作工藝可與一般邏輯器件的制作工藝整合，而不需要額外的制作工藝步驟修改。另一方面，如果接觸插塞800如圖9b被設計成與源極104連接，則可控制絕緣結構906的橫截面積a1小于接觸插塞800的橫截面積a2。例如用于橫截面積a2的蝕刻速率比用于橫截面積a1的蝕刻速率要高，則絕緣結構906會被蝕刻掉。接觸插塞800就會與源極104直接接觸。無論是圖9a的情形或者是圖9b的情形都難以經由逆向工程識別。

圖10是依照本發(fā)明的第八實施例的一種具有偽裝功能的半導體裝置的剖面示意圖。

在圖10顯示有一個第三偽裝器件。所述第三偽裝器件為多晶硅結構，可用作上述各實施例中的柵極102。源極104與漏極106則位于柵極102外。在柵極102中存在非摻雜區(qū)1000、n+區(qū)1002和p+區(qū)1004，所以其實際上如同導致電壓整流目的(voltagerectifyingpurpose)的半導體二極管(diode)。此外，如果端子(terminal)未正確連接，電壓將被阻斷，而不能從一個端子傳輸?shù)搅硪粋€端子。因此即使不啟動柵極102下方的半導體器件，也將具有異常的器件特性。

圖11是依照本發(fā)明的第九實施例的一種具有偽裝功能的半導體裝置的剖面示意圖。

在圖11中，1100a代表邏輯器件、1100b代表上述各實施例中的偽裝器件。有一個內連線用來邏輯器件1100a和偽裝器件1100b，其中所述內連線是具有n+區(qū)1102、非摻雜區(qū)1104與p+區(qū)1106的二極管。因此，內連線具有高電阻且可用來阻擋信號傳輸。

圖12是具有數(shù)個器件的半導體裝置例的電路圖，其中包含數(shù)個本發(fā)明的偽裝器件。

在圖12中，上述實施例中的偽裝器件與一般邏輯器件是不可區(qū)分，因此通過逆向工程得到的電路圖無法運作。詳細來說，如果黑客試圖通過逆向工程來復制本示例的半導體裝置，則電路圖會如同圖12所示。然而，根據(jù)圖12的電路圖，由一般邏輯器件構成的電路將無法運行。電路方塊的真值表如下表1所示，其中「i」與「ii」表示輸入邏輯狀態(tài)、「iii」表示輸出邏輯狀態(tài)以及「x」表示輸出邏輯狀態(tài)中的對抗(fighting)。

表1

根據(jù)表1，顯示在不含合適的偽裝器件的情況下，在針對電路方塊的預定狀態(tài)下的電路功能會是不穩(wěn)定的。這是因為在「iii」的輸出中于(i,ii)＝(1,0)或(0,1)的例子會發(fā)現(xiàn)對抗情形。一旦有對抗，電路的輸出將會出錯并發(fā)生大漏電。結果整個ic芯片會無法運作而不能賣給末端客戶。

圖13顯示根據(jù)圖12的半導體裝置的正確nand電路的電路圖，其中包含本發(fā)明的各實施例中的偽裝器件，以便施行nand電路。

在圖13中，有三個以「x」所示的器件作為偽裝器件。而電路方塊的真值表如下表2所示。所述偽裝器件不能以施加于其他器件的相同偏壓開啟；舉例來說，偽裝器件「x」具有比其他器件要高得多的臨界電壓或是具有如圖1的偽裝器件10a、圖3的偽裝器件30、圖4的偽裝器件40或圖5的偽裝器件50般的信道停止。因此，能具有正確的nand功能。

表2

圖14顯示根據(jù)圖12的半導體裝置的正確nor電路的電路圖，其中包含本發(fā)明的各實施例中的偽裝器件，以便施行nor電路。

在圖14中，有三個以「x」所示的器件作為偽裝器件。而電路方塊的真值表如下表3所示。所述偽裝器件不能以施加于其他器件的相同偏壓開啟；舉例來說，偽裝器件「x」具有比其他器件要高得多的臨界電壓或是具有如圖1的偽裝器件10a、圖3的偽裝器件30、圖4的偽裝器件40或圖5的偽裝器件50般的信道停止。因此，能具有正確的nor功能。

表3

此外，如果邏輯器件與偽裝器件具有相同的尺寸(dimension)、相同的大小(size)或相同的形狀(shape)，將可通過修改掩模圖案(maskpatterns)的布林邏輯運算來制作，而不需要額外光掩模。例如邏輯器件的注入物組成可以改變?yōu)椴煌膶щ娦?，以便在沒有額外掩模的情況下形成偽裝器件，且難以經由逆向工程檢查其中導電型的差異。同時，不會對客戶造成額外的制作工藝或制造成本。

綜上所述，根據(jù)本發(fā)明的上述實施例的半導體裝置，能隱藏偽裝器件，以混淆逆向工程師，并進一步影響其產品，導致其商譽損失。

雖然結合以上優(yōu)選實施例已公開了本發(fā)明，然而其并非用以限定本發(fā)明，任何所屬技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，可作些許的更動與潤飾，故本發(fā)明的保護范圍應當以附上的權利要求所界定的為準。