在此描述的一種或更多種實施方式涉及半導體器件。

背景技術：

多橋溝道場效應晶體管(mbcfet)可以通過在襯底上層疊納米片然后圖案化納米片以形成溝道來形成。源極/漏極層被形成在溝道的相反側并且被摻雜有摻雜劑。摻雜劑可以被摻雜在溝道的相反的末端部分。溝道中的每一個中的摻雜劑的摻雜輪廓(dopingprofile)可以相對于襯底的頂面具有非垂直的側面輪廓。因此，頂部溝道中的有效柵長度小于底部溝道中的有效柵長度。

技術實現要素：

根據一種或更多種實施方式，一種半導體器件包括：順序堆疊在襯底上的多個溝道，所述多個溝道在垂直于襯底的頂面的第一方向上彼此間隔開；位于所述多個溝道的在平行于襯底的頂面的第二方向上的彼此相反的側的源極/漏極層，源極/漏極層連接到所述多個溝道；以及包圍所述多個溝道的柵結構，其中所述多個溝道具有不同的在第二方向上的長度以及不同的在第一方向上的厚度。

根據一種或更多種另外的實施方式，一種半導體器件包括：在襯底上的一對第一半導體圖案，該對第一半導體圖案在平行于襯底的頂面的第一方向上彼此間隔開；在該對第一半導體圖案之間且連接到該對第一半導體圖案的第二半導體圖案，第二半導體圖案在垂直于襯底的頂面的第二方向上彼此間隔開；以及在該對第一半導體圖案之間且覆蓋第二半導體圖案的柵結構，其中第二半導體圖案中的每個包括在第一方向上的末端部分之間的中心部分，第二半導體圖案的末端部分包括與該對第一半導體圖案相同的雜質，以及第二半導體圖案的中心部分具有彼此不同的長度和彼此不同的厚度。

根據一種或更多種另外的實施方式，一種半導體器件包括：在襯底上的柵結構；位于柵結構的在平行于襯底的頂面的第一方向上的彼此相反的側的外延層；在第一方向上從外延層延伸從而穿過柵結構的多個半導體圖案，所述多個半導體圖案在垂直于襯底的頂面的第二方向上彼此間隔開；在外延層中的各外延層中且包括從外延層延伸到所述多個半導體圖案的各末端部分的延伸部分的源極/漏極層；以及所述多個半導體圖案中的多個溝道，所述多個溝道在所述多個半導體圖案的各自的末端部分之間并且在第二方向上彼此間隔開，其中所述多個溝道具有彼此不同的在第一方向上的長度以及彼此不同的在第二方向上的厚度。

根據一種或更多種另外的實施方式，一種半導體器件包括堆疊在襯底上的多個圖案和在所述圖案中的各圖案上的多個柵電極，其中所述圖案包括溝道，以及其中在預定方向上溝道或柵電極的長度逐漸地改變從而抵消溝道或柵電極的厚度上的逐漸的改變。

根據一種或更多種另外的實施方式，一種用于制造半導體器件的方法包括：形成順序堆疊在襯底上的多個溝道，所述多個溝道在垂直于襯底的頂面的第一方向上彼此間隔開；在所述多個溝道的在平行于襯底的頂面的第二方向上的彼此相反的側形成源極/漏極層，源極/漏極層連接到所述多個溝道；以及形成包圍所述多個溝道的柵結構，其中所述多個溝道具有不同的在第二方向上的長度以及不同的在第一方向上的厚度。

附圖說明

通過參照附圖詳細描述示例性實施方式，特征將對本領域技術人員變得明顯，附圖中：

圖1至4示出半導體器件的一實施方式；

圖5至27示出用來制造半導體器件的方法的一實施方式的各種各樣的階段；

圖28示出半導體器件的另一實施方式；

圖29和30示出用來制造半導體器件的方法的另一實施方式的各種各樣的階段；

圖31示出半導體器件的另一實施方式；

圖32和33示出用來制造半導體器件的方法的另一實施方式的各種各樣的階段；

圖34示出半導體器件的另一實施方式；以及

圖35示出半導體器件的另一實施方式。

具體實施方式

圖1至4示出半導體器件的一實施方式。具體地，圖1示出半導體器件的俯視圖。圖2示出沿圖1中的線a-a'截取的剖面圖。圖3示出沿圖1中的線b-b'截取的剖面圖。圖4示出沿圖1中的線c-c'截取的剖面圖。

參照圖1至4，半導體器件可以包括形成在襯底100上的第一至第三半導體圖案127、128和129，第四半導體層190，以及柵結構250。此外，半導體器件可以包括柵間隔物160、內間隔物180、絕緣層200(參照例如圖24)、蓋層260、層間絕緣層270、金屬硅化物圖案290和接觸插塞320。

襯底100可以包括諸如硅、鍺或硅-鍺的半導體材料，或諸如gaas、algaas、inas、ingaas、insb、gasb、ingasb、inp、gap、ingap、inn、gan或ingan的iii-v族化合物半導體。在一些實施方式中，襯底100可以是絕緣體上硅(soi)襯底或絕緣體上鍺(goi)襯底。

第一至第三半導體圖案127、128和129可以在基本垂直于襯底100的頂面的第三方向上順序堆疊在襯底100上并且彼此間隔開。進一步地，第一至第三半導體圖案127、128和129中的每一種的多個可以沿平行于襯底100的頂面且彼此正交的第一和第二方向形成。在一些實施方式中，第一至第三半導體圖案127、128和129中的每一個可以包括納米片。在另外的實施方式中，第一至第三半導體圖案127、128和129中的每一個可以包括納米線。

第一至第三半導體圖案127、128和129中的每一個可以包括在彼此相反的末端部分之間且沿第一方向安置的中心部分。例如，第一半導體圖案127可以包括第一中心部分127a和第一末端部分127b。第二半導體圖案128可以包括第二中心部分128a和第二末端部分128b。第三半導體圖案129可以包括第三中心部分129a和第三末端部分129b。

第一至第三半導體圖案127、128和129的第一至第三末端部分127b、128b和129b可以被摻雜以n型雜質或p型雜質。第一至第三半導體圖案127、128和129的第一至第三中心部分127a、128a和129a可以不被摻雜，或者可以被摻雜以與第一至第三末端部分127b、128b和129b中的雜質相反的導電類型的雜質。因此，第一至第三末端部分127b、128b和129b可以區(qū)別于第一至第三中心部分127a、128a和129a。

第一至第三半導體圖案127、128和129的第一至第三末端部分127b、128b和129b可以具有第一方向上的長度，在向下的方向上(例如在從上部高度位置朝向下部高度位置的方向上)所述長度逐漸減小。因此，第一至第三中心部分127a、128a和129a可以具有在向下的方向上逐漸增大的第一方向上的長度。例如，位于上部高度位置的第三末端部分129b可以在第一方向上具有比位于中間高度位置的第二末端部分128b的長度更大的長度。位于中間高度位置的第二末端部分128b可以在第一方向上具有比位于下部高度位置的第一末端部分127b的長度更大的長度。

在一種實施方式中，位于上部高度位置的第三中心部分129a可以在第一方向上具有比位于中間高度位置的第二中心部分128a的長度更小的長度。位于中間高度位置的第二中心部分128a可以在第一方向上具有比位于下部高度位置的第一中心部分127a的長度更小的長度。

當摻雜雜質時可以產生這樣的結構。摻以雜質的區(qū)域可以被形成為在上部相比于在下部相對更寬，因為摻雜輪廓不沿第三方向垂直于襯底100的頂面，而是相對于襯底100的頂面傾斜。一示例將參照圖18描述。

在一些示例實施方式中，第一至第三半導體圖案127、128和129的第一至第三末端部分127b、128b和129b可以與第四半導體層190一起充當晶體管的源極/漏極層。例如，第一至第三半導體圖案127、128和129的第一至第三末端部分127b、128b和129b可以是源極/漏極層的在第一方向上從第四半導體層190延伸的延伸部分。第一至第三半導體圖案127、128和129的第一至第三中心部分127a、128a和129a可以分別充當晶體管的溝道。換言之，晶體管可以包括順序堆疊在襯底100上的多個溝道或多重溝道。

根據摻雜輪廓的特性，第一至第三中心部分127a、128a和129a可以具有在向下的方向上逐漸增大的第一方向上的長度(例如有效溝道長度或有效柵長度)。因此，第一至第三半導體圖案127、128和129的第一至第三中心部分127a、128a和129a可以分別具有第一至第三有效柵長度le1、le2和le3。第一至第三有效柵長度le1、le2和le3可以具有按此順序減小的值。換言之，第一半導體圖案127可以具有比第二半導體圖案128的第二有效柵長度le2更大的第一有效柵長度le1。而且，第二半導體圖案128可以具有比第三半導體圖案129的第三有效柵長度le3更大的第二有效柵長度le2。

第一至第三半導體圖案127、128和129可以在第三方向上分別具有第一至第三厚度t1、t2和t3。第一至第三厚度t1、t2和t3可以按此順序改變。例如，第一半導體圖案127的第一厚度t1可以大于第二半導體圖案128的第二厚度t2。而且，第二半導體圖案128的第二厚度t2可以大于第三半導體圖案129的第三厚度t3。

例如，第一至第三半導體圖案127、128和129的厚度t1、t2和t3(或第一至第三半導體圖案127、128和129的溝道的厚度t1、t2和t3)可以與第一至第三半導體圖案127、128和129的有效溝道長度(或有效柵長度le1、le2和le3)成比例關系(例如正比例關系)。

因此，即使第一至第三半導體圖案127、128和129中的溝道具有在向下的方向上增大的有效溝道長度(或有效柵長度)(如同第一至第三半導體圖案127、128和129具有在向下的方向上增大的厚度)，也可以防止流過溝道的電流的減小。歸因于遞增的有效溝道長度(或有效柵長度)的電流上的減小可以通過溝道的遞增的厚度被抵消。因此，可以減小第一至第三半導體圖案127、128和129之中電流的偏差。

第四半導體層190可以位于第一至第三半導體圖案127、128和129的兩相反側并且可以連接到第一至第三半導體圖案127、128和129。例如，一對第四半導體層190可以在其間具有第一至第三半導體圖案127、128和129并且可以連接到第一至第三半導體圖案127、128和129。在一些實施方式中，第四半導體層190可以在第二方向上延伸并且第四半導體層190的上部分可以接觸柵間隔物160的側壁。

第四半導體層190可以包括單晶的硅碳化物或摻雜有n型雜質的單晶硅。因此，第四半導體層190可以與第一至第三半導體圖案127、128和129的摻以n型雜質的第一至第三末端部分127b、128b和129b一起形成nmos晶體管的源極/漏極層。

在一種實施方式中，第四半導體層190可以包括摻以p型雜質的單晶硅-鍺。因此，第四半導體層190可以與第一至第三半導體圖案127、128和129的摻以p型雜質的第一至第三末端部分127b、128b和129b一起形成pmos晶體管的源極/漏極層。

在一示例中，當第四半導體層190包括摻以n型雜質的單晶硅時，第四半導體層190可以接觸第一至第三半導體圖案127、128和129的也摻以n型雜質的第一至第三末端部分127b、128b和129b，并且可以與第一至第三末端部分127b、128b和129b成一體。

在一些實施方式中，第四半導體層190可以是通過選擇性外延生長(seg)工藝、激光誘導外延生長(leg)工藝或固相外延生長(spe)工藝形成的外延層。

柵結構250可以圍繞第一至第三半導體圖案127、128和129。在一些實施方式中，柵結構250可以在第二方向上延伸并且可以形成為包括多個在第一方向上彼此間隔開的柵結構。

柵間隔物160可以形成在柵結構250的上部分的彼此相反的側壁(例如設置在第一方向上的彼此相反的側壁)上。內間隔物180可以形成在第四半導體層190與柵結構250的下部分之間。在一些實施方式中，柵間隔物160可以在第二方向上延伸。在一種實施方式中，多個內間隔物180可以沿第一方向和第二方向形成。

柵結構250可以包括界面圖案220、柵絕緣圖案230和柵電極240。界面圖案220可以形成在第一至第三半導體圖案127、128和129的表面上以及在襯底100的頂面上。柵絕緣圖案230可以形成在界面圖案220的表面上以及內間隔物180和柵間隔物160的內側壁上。柵電極240可以在第二方向上延伸。在一些實施方式中，功函數控制圖案可以進一步形成在柵絕緣圖案230與柵電極240之間。

界面圖案220可以例如包括諸如硅氧化物的氧化物。柵絕緣圖案230可以包括例如具有高介電常數的諸如鉿氧化物(hfo2)、鉭氧化物(ta2o5)或鋯氧化物(zro2)的金屬氧化物。柵電極240可以例如包括諸如鋁(al)、銅(cu)或鉭(ta)的金屬和/或其氮化物。功函數控制圖案可以例如包括諸如鈦氮化物(tin)、鈦鋁(tial)、鈦鋁氮化物(tialn)、鉭氮化物(tan)或鉭鋁氮化物(taaln)的金屬氮化物或金屬合金。

柵結構250可以與源極/漏極層一起構成nmos晶體管或pmos晶體管。

絕緣層200(參照例如圖24)可以形成為覆蓋柵結構250的上側壁的一部分和第四半導體層190的一部分。絕緣層200可以例如包括諸如東燃硅氮烷(tosz)的硅氧化物。

金屬硅化物圖案290可以形成在第四半導體圖案190的頂面上并且可以包括例如鈦硅化物、鈷硅化物或鎳硅化物。

蓋層260可以形成在柵結構250和柵間隔物160上并且可以例如包括諸如硅氮化物的氮化物。層間絕緣層270可以形成在蓋層260上并且可以例如包括諸如正硅酸乙酯(teos)的硅氧化物。

接觸插塞320可以穿透層間絕緣層270、蓋層和絕緣層200以接觸金屬硅化物圖案290的頂面。在一些實施方式中，接觸插塞320可以包括金屬圖案310和覆蓋金屬圖案310的底面和側面的阻擋圖案300。金屬圖案310可以例如包括諸如鎢或銅的金屬。阻擋圖案300例如可以包括諸如鉭氮化物、鈦氮化物或鎢氮化物的金屬氮化物。在一些實施方式中，接觸插塞320可以與柵間隔物160自對準，但這不是必要的。

半導體器件還可以包括電連接到接觸插塞320的互連線和接觸通路。

如上所述的半導體器件可以是多橋溝道場效應晶體管(mbcfet)，其包括在第三方向上順序堆疊在襯底100上的多個溝道。雖然在一些實施方式中第一至第三半導體圖案127、128和129中的溝道可以具有在向下的方向上增大的有效溝道長度(或有效柵長度)，但是因為第一至第三半導體圖案127、128和129具有在向下的方向上增大的厚度，所以可以防止溝道中的電流減小。由遞增的有效溝道長度(或有效柵長度)導致的電流減小可以由溝道的遞增的厚度抵消，從而減小第一至第三半導體圖案127、128和129中的溝道之間的電流流動上的偏差。因為溝道中的至少一個具有相對更大的厚度，所以可以提高其中的載流子遷移率。

半導體器件可以如上所述地包括第一至第三半導體圖案127、128和129的三個半導體圖案。在另外的實施方式中，半導體器件可以包括兩個半導體圖案或者四個或更多個半導體圖案以形成溝道。

圖5至27示出用于制造半導體器件的方法的一實施方式的各種各樣的階段。圖5示出透視圖。圖6、8、11、13、16、19、21、23和26是俯視圖。圖7、9-10、12、14-15、17-18、20、22、24-25示出剖面圖。尤其，圖7示出沿對應的俯視圖的線a-a'截取的剖面圖。圖9、12、14-15、17-18、20、22、24和27示出沿對應的俯視圖的線b-b'截取的圖。圖25示出沿對應的俯視圖的線c-c'截取的剖面圖。

參照圖5，犧牲層110和半導體層121、122和123可以被交替地且重復地堆疊在襯底100上。犧牲層110和半導體層121、122和123被顯示為分別由三層形成。在另外的實施方式中，犧牲層110和半導體層121、122和123可以分別由另外數量的層形成。半導體層121、122和123被稱為第一半導體層121、第二半導體層122和第三半導體層123，它們沿垂直于襯底100的頂面的第三方向順序從襯底100的頂面起。

襯底100可以包括諸如硅、鍺或硅-鍺的半導體材料，或諸如gaas、algaas、inas、ingaas、insb、gasb、ingasb、inp、gap、ingap、inn、gan或ingan的iii-v族化合物半導體。在一些實施方式中，襯底100可以是絕緣體上硅(soi)襯底或絕緣體上鍺(goi)襯底。

犧牲層110可以包括相對于襯底100和第一至第三半導體層121、122和123具有蝕刻選擇性的材料。在一些實施方式中，犧牲層110可以包括硅-鍺。

第一至第三半導體層121、122和123包括諸如硅或鍺的半導體材料。在一些實施方式中，第一至第三半導體層121、122和123可以形成為分別在第三方向上具有第一至第三厚度t1、t2和t3。第一至第三厚度t1、t2和t3可以按此順序改變。例如，第一厚度t1可以大于第二厚度t2，第二厚度t2可以大于第三厚度t3。

參照圖6和7，第一蝕刻掩?？梢孕纬稍谖挥谧钌喜扛叨任恢玫牡谌雽w層123上并且可以在平行于襯底100的頂面的第一方向上延伸。然后，第一至第三半導體圖案121、122和123可以使用第一蝕刻掩模被蝕刻。因此，犧牲線112和第一至第三半導體線124、125和126可以形成在襯底100上在第一方向上延伸。

在一些實施方式中，犧牲線112和第一至第三半導體線124、125和126可以被分別形成為包括在平行于襯底100的頂面且垂直于第一方向的第二方向上彼此間隔開的多條線。堆疊在襯底100上且在第一方向上延伸的犧牲線112和第一至第三半導體線124、125和126可以被稱為第一結構s1。

參照圖8至10，虛設柵結構dg可以形成在第一結構s1和襯底100上并且可以在第二方向上延伸。例如，虛設柵絕緣層、虛設柵電極層和虛設柵掩模層可以順序地形成在第一結構s1形成于其上的襯底100上。當光致抗蝕劑圖案形成在虛設柵掩模層上之后，虛設柵掩模層可以利用光致抗蝕劑圖案作為蝕刻掩模被蝕刻從而形成虛設柵掩模150。虛設柵電極層和虛設柵絕緣層可以利用虛設柵掩模150作為蝕刻掩模被蝕刻從而形成虛設柵電極140和虛設柵絕緣圖案130。因此，順序堆疊的虛設柵絕緣圖案130、虛設柵電極140和虛設柵掩模150可以構成虛設柵結構dg。

在一些實施方式中，虛設柵結構dg可以被形成為包括多個在第一方向上彼此間隔開并且在第二方向上延伸的虛設柵結構。

虛設柵絕緣層例如可以由諸如硅氧化物的氧化物形成。虛設柵電極層可以例如由多晶硅形成。虛設柵掩模層可以例如由諸如硅氮化物的氮化物形成。虛設柵絕緣層可以例如通過化學氣相沉積(cvd)工藝或原子層沉積(ald)工藝形成。在另一實施方式中，虛設柵絕緣層可以通過熱氧化工藝形成。虛設柵電極層和虛設柵掩模層可以例如通過化學氣相沉積(cvd)工藝或原子層沉積(ald)工藝形成。

參照圖11和12，柵間隔物160可以形成在虛設柵結構dg的側壁上。例如，當柵間隔物層形成在其上形成第一結構s1和虛設柵結構dg的襯底100上之后，柵間隔物層可以被各向異性地蝕刻從而在虛設柵結構dg的在第一方向上彼此相反的側壁上形成柵間隔物160。柵間隔物層可以例如由諸如硅氮化物的氮化物形成。

參照圖13和14，虛設柵結構dg和柵間隔物160之下的第一結構s1可以利用虛設柵結構dg和柵間隔物160作為蝕刻掩模被蝕刻，從而在襯底100與虛設柵結構dg之間形成第二結構s2。

第二結構s2可以包括交替堆疊在襯底100上的犧牲圖案114和半導體圖案127、128和129。多個第二結構s2可以被形成為在第一和第二方向上彼此間隔開。例如，在第一方向上延伸的單一的第一結構s1可以被圖案化從而形成多個在第一方向上彼此間隔開的第二結構s2。此外，由于第一結構s1在第二方向上被形成為多個第一結構，因此第二結構s2可以被形成為在第二方向上彼此間隔開的多個第二結構。

半導體圖案127、128和129可以被稱為在第三方向上順序從襯底100的頂面起的第一半導體圖案127、第二半導體圖案128和第三半導體圖案129。在一些實施方式中，第一至第三半導體圖案127、128和129中的每一個可以是納米片。在另外的實施方式中，第一至第三半導體圖案127、128和129中的每一個可以是納米線。

在第二方向上延伸的虛設柵結構dg、形成在虛設柵結構dg的彼此相反的側壁上的柵間隔物160和第二結構s2可以被稱為第三結構s3。在一些實施方式中，第三結構s3可以在第二方向上延伸并且可以被形成為包括多個在第一方向上彼此間隔開的第三結構。第一開口170可以形成于在第一方向上彼此間隔開的所述多個第三結構s3之間。

參照圖15，犧牲圖案114的每一個的與第一開口170相鄰的彼此相反的側壁(例如在第一方向上的側壁)可以被蝕刻以形成凹陷。然后，內間隔物180可以被形成來填充凹陷。在一些實施方式中，凹陷可以通過在犧牲圖案114上執(zhí)行濕法蝕刻工藝來形成。內間隔物180可以例如通過諸如cvd工藝或ald工藝的沉積工藝形成并且可以由諸如硅氧化物的氧化物形成。

內間隔物180可以被形成為在第一方向上具有與柵間隔物160在第一方向上的厚度基本相等的厚度。在另外的實施方式中，內間隔物180可以被形成為在第一方向上具有比柵間隔物160在第一方向上的厚度更大或更小的厚度。

參照圖16和17，第四半導體層190可以形成在襯底100的由第一開口170暴露的頂面上。在一些實施方式中，第四半導體層190可以通過利用襯底100的暴露的頂面作為籽晶執(zhí)行選擇性外延生長(seg)工藝來形成。

例如，seg工藝可以使用諸如乙硅烷(si2h6)的硅源氣體和諸如sih3ch3的碳源氣體來執(zhí)行，從而形成單晶硅碳化物(sic)層。在一種實施方式中，seg工藝可以只使用諸如乙硅烷(si2h6)的硅源氣體被執(zhí)行，從而開成單晶硅層。此外，使用例如磷化氫(ph3)的n型雜質源氣體的摻雜工藝可以被原位地執(zhí)行以形成摻雜有n型雜質的單晶的硅碳化物層或單晶硅層。

在一些實施方式中，seg工藝可以使用諸如二氯硅烷(sih2cl2)的硅源氣體和諸如鍺烷(geh4)的鍺源氣體來執(zhí)行，以形成單晶硅鍺(sige)層。此外，使用例如乙硼烷(b2h6)的p型雜質源氣體的摻雜工藝可以被原位地執(zhí)行以形成摻雜有p型雜質的單晶硅鍺(sige)層。

在一些實施方式中，第四半導體層190可以形成在第三結構s3在第一方向上的彼此相反側(例如一對第四半導體層190可以被形成為在其間具有第三結構s3)并且可以在第二方向上延伸。第四半導體層190可以接觸第二結構s2的側壁并且可以進一步在第三方向上延伸以接觸第二結構s2上的柵間隔物160的側壁。

當第四半導體層190包括單晶硅時，第四半導體層190可以接觸包括硅的第一至第三半導體圖案127、128和129的側壁，使得第四半導體層190與第一至第三半導體圖案127、128和129連為一體。第四半導體層190可以包括例如通過上述seg工藝形成的外延層。外延層可以例如通過leg工藝或spe工藝形成。

參照圖18，第四半導體層190可以被摻以雜質并且可以被退火，從而形成源極/漏極層。當第四半導體層190例如由硅碳化物或硅形成時，n型雜質可以被摻雜進第四半導體層190中并且被退火以形成nmos晶體管的源極/漏極層。當第四半導體層190例如由硅諸形成時，p型雜質可以被摻雜進第四半導體層190中并且被退火以形成pmos晶體管的源極/漏極層。

當雜質被摻在第四半導體層190中時，除第四半導體層190之外，雜質還可以被摻在第一至第三半導體圖案127、128和129在第一方向上的彼此相反的末端部分(例如第一至第三半導體圖案127、128和129的第一至第三末端部分127b、128b和129b)和部分犧牲圖案114中。因此源極/漏極層可以被形成為包括第四半導體層190和第一至第三半導體圖案127、128和129的第一至第三末端部分127b、128b和129b。

在一些實施方式中，第一至第三末端部分127b、128b和129b可以具有在向下的方向(例如從上部高度位置朝向下部高度位置的方向)上逐漸減小的第一方向上的長度。例如，第一末端部分127b可以具有比第二末端部分128b的在第一方向上的長度更小的第一方向上的長度。而且，第二末端部分128b可以具有比第三末端部分129b在第一方向上的長度更小的第一方向上的長度。

因此，根據摻雜工藝的特性，雜質摻雜的區(qū)域可以包括比其下部分更大的上部分。結果，雜質摻雜輪廓可以不沿第三方向垂直于襯底100的頂面，而可以相對于襯底100的頂面傾斜。

第一至第三半導體圖案127、128和129的第一至第三中心部分127a、128a和129a可以分別充當晶體管的溝道。換言之，晶體管可以包括順序堆疊在襯底100上的多個溝道或多重溝道。在一些實施方式中，根據如上所述的摻雜工藝的特性，第一至第三中心部分127a、128a和129a可以具有在向下的方向上逐漸增大的第一方向上的長度(例如有效溝道長度或有效柵長度)。因此，第一至第三半導體圖案127、128和129的第一至第三中心部分127a、128a和129a可以分別具有第一至第三有效柵長度le1、le2和le3。第一至第三中心部分127a、128a和129a可以具有按預定順序的值，例如le1>le2>le3。

第一至第三半導體圖案127、128和129可以具有在向下的方向上逐漸增大的第三方向上的厚度。因此，相同或相似量的電流可以流過第一至第三半導體圖案127、128和129中的各溝道。例如，因為第一至第三半導體圖案127、128和129中形成的溝道具有在向下的方向上增大的有效溝道長度(或有效柵長度)，所以流過溝道的電流可以減小。然而，因為第一至第三半導體圖案127、128和129具有在向下的方向上增大的厚度，所以電流減小可以被抵消。

參照圖19和20，當形成厚到足以覆蓋第三結構s3和第四半導體層190的絕緣層200之后，絕緣層200可以被平坦化以暴露第三結構s3中的虛設柵電極140的頂面。此時，虛設柵掩模150可以一起被去除并且柵間隔物160的上部分可以被部分去除。絕緣層200可以例如由諸如東燃硅氮烷(tosz)的硅氧化物形成。平坦化工藝可以例如通過化學機械拋光(cmp)工藝和/或回蝕刻工藝被執(zhí)行。

參照圖21和22，暴露的虛設柵電極140、虛設柵絕緣圖案130和犧牲圖案114可以被去除，使得第二至第五開口210、212、214和216被形成以暴露柵間隔物160的內側壁、內間隔物180的內側壁、第一至第三半導體圖案127、128和129的表面和襯底100的頂面。在一些實施方式中，第二至第五開口210、212、214和216可以被形成為在第二方向上延伸。

暴露柵間隔物160的內側壁和第三半導體圖案129的頂面的開口可以被定義為第二開口210。暴露內間隔物180的內側壁、襯底100的頂面和第一半導體圖案127的底面的開口可以被定義為第三開口212。暴露內間隔物180的內側壁、第一半導體圖案127的頂面和第二半導體圖案128的底面的開口可以被定義為第四開口214。暴露內間隔物180的內側壁、第二半導體圖案128的頂面和第三半導體圖案129的底面的開口可以被定義為第五開口。

參照圖23至25，柵結構250可以形成在襯底100上并且可以填充第二至第五開口210、212、214和216。具體地，當在襯底100的頂面和第一至第三半導體圖案127、128和129的表面上執(zhí)行熱氧化工藝以致形成界面圖案220之后，柵絕緣層可以形成在界面圖案220的表面上、在內間隔物180的內側壁上、在柵間隔物160的內側壁上和在絕緣層200的頂面上。柵電極層可以形成在柵絕緣層上以填充第二至第五開口210、212、214和216的剩余部分。

界面圖案220可以由例如諸如硅氧化物的氧化物形成，柵絕緣層可以利用cvd工藝或ald工藝例如由具有高k介電常數的諸如鉿氧化物(hfo2)、鉭氧化物(ta2o5)或鋯氧化物(zro2)的金屬氧化物形成。柵電極層可以例如由諸如鋁(al)、銅(cu)或鉭(ta)的金屬和/或其氮化物形成。柵電極層可以利用例如cvd工藝、ald工藝或物理氣相沉積(pvd)工藝形成。當形成柵電極層之后，可以實施諸如快速熱退火(rta)工藝、尖峰rta工藝、閃速rta工藝或激光退火工藝的退火工藝。

在一些實施方式中，代替熱氧化工藝，界面圖案220可以通過cvd工藝或ald工藝形成。在這種情況下，界面圖案220可以形成在內間隔物180和柵間隔物160的內側壁上、在襯底100的頂面上和在第一至第三半導體圖案127、128和129的表面上。

此外，功函數控制層可以在形成柵電極層于柵絕緣層上之前形成。功函數控制層可以例如由諸如鈦氮化物(tin)、鈦鋁(tial)、鈦鋁氮化物(tialn)、鉭氮化物(tan)或鉭鋁氮化物(taaln)的金屬氮化物或金屬合金形成。

柵電極層和柵絕緣層可以被平坦化以暴露絕緣層200的頂面并且從而形成柵電極240，以及柵絕緣圖案230被形成。

界面圖案220、柵絕緣圖案230和柵電極240可以構成柵結構250。柵結構250可以與源極/漏極層一起形成nmos晶體管或pmos晶體管。在一些實施方式中，柵結構250可以在第二方向上延伸并且可以被形成為包括在第一方向上彼此間隔開的多個柵結構。

參照圖26和27，蓋層260和層間絕緣層270可以順序地形成在絕緣層200、柵結構250和柵間隔物160上。接觸孔280可以形成為穿透絕緣層200、蓋層260和層間絕緣層270并且暴露第四半導體層190的頂面。在一些實施方式中，當形成接觸孔280之后，絕緣層200的覆蓋一部分柵間隔物160和一部分第四半導體層190的一部分可以保留在第四半導體層190上。蓋層260可以例如由諸如正硅酸乙酯(teos)的硅氧化物形成。

再參照圖1至4，第一金屬層可以形成在第四半導體層190的暴露的頂面、接觸孔的側壁和層間絕緣層270的頂面上?？梢詫嵤┩嘶鸸に囈孕纬山饘俟杌飯D案290。第一金屬層可以例如由諸如鈦、鈷或鎳的金屬形成。

阻擋層可以形成在金屬硅化物圖案290的頂面、接觸孔280的側壁和層間絕緣層270的頂面上。填充接觸孔280的第二金屬層可以形成在阻擋層上。第二金屬層和阻擋層可以被平坦化以暴露層間絕緣層270的頂面。因此，填充接觸孔280的接觸插塞320可以形成在金屬硅化物圖案290上。在一些實施方式中，接觸插塞320可以被形成為與柵間隔物160自對準。

阻擋層可以例如由諸如鉭氮化物、鈦氮化物或鎢氮化物的金屬氮化物形成。第二金屬層可以例如由諸如鎢或銅的金屬形成。

接觸插塞320可以包括金屬圖案310和覆蓋金屬圖案310的底面和側面的阻擋圖案300?；ミB線和接觸通路可以被形成為電連接到接觸插塞320。

圖28示出半導體器件的另一實施方式，除第四半導體層和半導體圖案的形狀或特征之外，其可以與圖1至4中的半導體器件相似或相同。參照圖28，第四半導體層190可以具有在向下的方向上逐漸減小的第一方向上的寬度。第四半導體層190可以被摻以雜質并且可以被退火。雜質摻雜輪廓可以對應于第四半導體層190的側壁輪廓并且可以相對于襯底100的頂面是傾斜的。例如，第一至第三半導體圖案127、128和129的通過雜質摻雜工藝形成的第一至第三末端部分127b、128b和129b可以被形成為在第一方向上具有基本恒定的長度。

第一至第三半導體圖案127、128和129的第一至第三中心部分127a、128a和129a中的溝道可以具有在向下的方向上逐漸增大的第一方向上的長度(例如有效溝道長度或有效柵長度)。第一至第三半導體圖案127、128和129可以在第三方向上分別具有第一至第三厚度t1、t2和t3，所述厚度在向下的方向上增大。因此，流過溝道中的每一個的電流可以是相似的或基本相等的。

圖29和30示出用于制造半導體器件的方法的另一實施方式中的各種各樣的階段。此方法可以包括與圖5至27和圖1至4的方法中的工序相同或相似的工序，以下注明的除外。

參照圖29，可以執(zhí)行與圖5至14中的工序相同或相似的工序。然而，當第二結構s2通過利用虛設柵結構dg和柵間隔物160作為蝕刻掩模蝕刻第一結構s1來形成時，根據蝕刻工藝的特性，第二結構s2的側壁可以不垂直于襯底100的頂面，而可以相對于襯底100的頂面傾斜。例如，第二結構s2可以具有在向下的方向上逐漸增大的第一方向上的寬度。

參照圖30，可以執(zhí)行與圖15至18中的工序相同或相似的工序。因此，形成在第二結構s2之間的第四半導體層190可以具有在向下的方向上逐漸減小的第一方向上的寬度。第四半導體層190可以被摻以雜質并且可以被退火。雜質摻雜輪廓可以對應于第四半導體層190的側壁輪廓并且可以相對于襯底100的頂面傾斜。例如，第一至第三半導體圖案127、128和129的通過雜質摻雜工藝形成的第一至第三末端部分127b、128b和129b可以被形成為在第一方向上具有基本恒定的長度。

第一至第三半導體圖案127、128和129的第一至第三中心部分127a、128a和129a中的溝道可以具有在向下的方向上逐漸增大的第一方向上的長度(例如有效溝道長度或有效柵長度)。第一至第三半導體圖案127、128和129可以在第三方向上分別具有第一至第三厚度t1、t2和t3，所述厚度在向下的方向上增大。因此，流過溝道中的每一個的電流可以是相似的或基本相等的。

再參照圖28，也可以執(zhí)行與圖19至27和圖1至4中的工序相同或相似的工序。

圖31示出半導體器件的另一實施方式，除第四半導體層和半導體圖案的形狀或特征之外，其可以與圖1至4中的半導體器件相同或相似。

參照圖31，第四半導體層190可以在中間部分相比在上部部分或在下部部分具有更大的第一方向上的寬度。在上部部分的第一方向上的寬度大于在下部部分的第一方向上的寬度。第四半導體層190可以被摻以雜質并且可以被退火。雜質摻雜輪廓可以對應于第四半導體層190的側壁輪廓。例如，第一至第三半導體圖案127、128和129的通過雜質摻雜工藝形成的第一至第三末端部分127b、128b和129b可以被形成為在第一方向上具有基本恒定的長度。

第一至第三半導體圖案127、128和129的第一至第三中心部分127a、128a和129a中的溝道可以具有根據半導體圖案127、128和129的高度位置而變化的第一方向上的長度(例如有效溝道長度或有效柵長度)。例如，在最下部高度位置的第一中心部分127a可以具有最大的長度，以及在中間高度位置的第二中心部分128a可以具有最小的長度。

第一至第三半導體圖案127、128和129可以分別具有與第一方向上的第一至第三中心部分127a、128a和129a的長度成比例關系的第三方向上的第一至第三厚度t1、t2和t3。例如，在最下部高度位置的第一半導體圖案127的第一厚度t1可以是最大的，在中間高度位置的第二半導體圖案128的第二厚度t2可以是最小的。因此，流過溝道中的每一個的電流可以是相似的或基本相等的。

圖32和33示出用于制造半導體器件的方法的另一實施方式的各種各樣的階段。此方法可以包括與圖5至27和圖1至4中的工序相同或相似的工序，以下注明的除外。

參照圖32，可以執(zhí)行與圖5至14中的工序相同或相似的工序。然而，當第二結構s2通過利用虛設柵結構dg和柵間隔物160作為蝕刻掩模蝕刻第一結構s1來形成時，根據蝕刻工藝的特性，第二結構s2的側壁可以不垂直于襯底100的頂面，而可以相對于襯底100的頂面傾斜。

在一些實施方式中，第二結構s2可以在中間部分相比在上部分或在下部分具有更小的第一方向上的寬度。在下部分的第一方向上的寬度可以大于在上部分的第一方向上的寬度。

參照圖33，可以執(zhí)行與圖15至18中的工序相同或相似的工序。因此，形成在第二結構s2之間的第四半導體層190可以在中間部分相比在上部分或在下部分具有更大的第一方向上的寬度。上部分處的第一方向上的寬度大于在第一方向上的下部分處的寬度。第四半導體層190可以被摻以雜質并且可以被退火。雜質摻雜輪廓可以與第四半導體層190的側壁輪廓相似。例如，第一至第三半導體圖案127、128和129的通過雜質摻雜工藝形成的第一至第三末端部分127b、128b和129b可以被形成為在第一方向上具有基本恒定的長度。

第一至第三半導體圖案127、128和129的第一至第三中心部分127a、128a和129a中的溝道可以具有根據半導體圖案127、128和129的高度位置而變化的第一方向上的長度(例如有效溝道長度或有效柵長度)。例如，在最下部高度位置的第一中心部分127a可以具有最大的長度，以及在中間高度位置的第二中心部分128a可以具有最小的長度。

第一至第三半導體圖案127、128和129可以分別具有與第一至第三中心部分127a、128a和129a在第一方向上的長度成比例關系的第三方向上的第一至第三厚度t1、t2和t3。例如，在最下部高度位置的第一半導體圖案127的第一厚度t1可以是最大的，在中間高度位置的第二半導體圖案128的第二厚度t2可以是最小的。因此，流過溝道中的每一個的電流可以是相似的或基本相等的。

再參照圖31，可以額外執(zhí)行與圖19至27和圖1至4中的工序相同或相似的工序。

圖34示出半導體器件的另一實施方式，除第四半導體層和半導體圖案的形狀或特征之外，其可以與圖1至4中的半導體器件相似或相同。參照圖34，第四半導體層190可以具有在向下的方向上逐漸增大的第一方向上的寬度。第四半導體層190可以被摻以雜質并且可以被退火。雜質摻雜輪廓可以對應于第四半導體層190的側壁輪廓。例如，第一至第三半導體圖案127、128和129的通過雜質摻雜工藝形成的第一至第三末端部分127b、128b和129b可以在第一方向上具有基本恒定的長度。

第一至第三半導體圖案127、128和129的第一至第三中心部分127a、128a和129a中的溝道可以具有在向下的方向上逐漸減小的第一方向上的長度(例如有效溝道長度或有效柵長度)。第一至第三半導體圖案127、128和129可以分別具有在向下的方向上逐漸減小的，與第一至第三中心部分127a、128a和129a在第一方向上的長度成比例的第三方向上的第一至第三厚度t1、t2和t3。因此，流過溝道中的每一個的電流可以是相似的或基本相等的。

圖35示出半導體器件的另一實施方式，除第四半導體層和半導體圖案的形狀或特征之外，其可以與如圖1至4中的半導體器件相似或相同。參照圖35，除第一至第三半導體圖案127、128和129之外，半導體器件可以包括第四半導體圖案120。在一些實施方式中，第四半導體圖案120可以形成在襯底100與柵結構250之間。例如，第四半導體圖案120可以進一步形成在柵結構250的底面與襯底100的頂面之間，使得柵結構250不與襯底100的頂面直接接觸。

與第一至第三半導體圖案127、128和129相似，第四半導體圖案120可以包括充當晶體管的溝道的第四中心部分120a和充當源極/漏極層(例如源極/漏極層的延伸部分)的第四末端部分120b。

第四末端部分120b可以具有比第一至第三半導體圖案127、128和129在第一方向上的長度更小的第一方向上的長度。中心部分120a可以具有比第一至第三中心部分127a、128a和129a在第一方向上的長度(例如有效溝道長度或有效柵長度le1、le2和le3)更大的第一方向上的長度(例如有效溝道長度或有效柵長度le4)。

在一些實施方式中，半導體圖案120可以具有比第一至第三半導體圖案127、128和129的第一至第三厚度t1、t2和t3更大的第四厚度t4。因此，流過溝道中的每一個的電流可以是相似的或基本相等的。

包括如根據前述實施方式描述地垂直堆疊的多個溝道的半導體器件可以應用于包括存儲器件和電子系統(tǒng)的各種各樣的設備。例如，該半導體器件可以應用于諸如中央處理單元(cpu)、微處理器單元(mpu)或應用處理器(ap)的邏輯器件。該半導體器件可以應用于諸如動態(tài)隨機存取存儲器(dram)或靜態(tài)隨機存取存儲器(sram)的易失性存儲器件，或諸如快閃存儲器、相變隨機存取存儲器(pram)、磁隨機存取存儲器(mram)或電阻式隨機存取存儲器(rram)的非易失性存儲器件。

示例實施方式已經被公開于此，雖然使用了具體的術語，但是它們僅在通用和描述性的意義上被使用和解釋，而非出于限制的目的。實施方式(或部分實施方式)可以被組合以形成另外的實施方式。在一些情形中，如在本申請的提交時對本領域技術人員顯見那樣，結合特定實施方式描述的特征、特性和/或元件可以被單獨使用或者與結合其它實施方式描述的特征、特性和/或元件組合使用，除非明確地另有所指。因此，本領域技術人員將理解，可以進行形式和細節(jié)上的各種各樣的變化而不背離說明書中公開的實施方式的精神和范圍。

2016年3月2日提交且題為“半導體器件”的韓國專利申請第10-2016-0025167號通過引用全文結合于此。