本發(fā)明涉及集成電路，特別涉及半導(dǎo)體器件。

背景技術(shù)：

CMOS電路基本晶體管結(jié)構(gòu)在當(dāng)今信息社會中扮演著極其重要的作用，是所有CMOS電路的基礎(chǔ)。當(dāng)CMOS電路應(yīng)用于輻射環(huán)境中，特別是應(yīng)用于航空航天領(lǐng)域中，由于長期處于輻射環(huán)境中，其絕緣層中會不斷積累氧化層固定電荷和界面態(tài)陷阱電荷，從而導(dǎo)致半導(dǎo)體器件性能退化，這種現(xiàn)象就稱為電離輻射總劑量(Total Ionizing Dose,TID)效應(yīng)。總劑量效應(yīng)會引起NMOS晶體管的閾值電壓漂移、泄漏電流增加等問題。隨著半導(dǎo)體制造工藝的不斷進(jìn)步，柵氧化層越來越薄，使得總劑量效應(yīng)對柵氧化層的影響變得越來越小，甚至可以忽略不計(jì)；但是在NMOS晶體管溝道區(qū)邊緣，作為器件之間隔離使用的場氧化層與NMOS晶體管之間會形成寄生晶體管，并且場氧化層比較厚且比較寬，受總劑量效應(yīng)的影響比較大；會使場氧化層與NMOS晶體管溝道區(qū)之間的寄生晶體管閾值電壓逐步減??；即會在場氧化層與NMOS晶體管溝道區(qū)邊緣之間形成漏電通道，產(chǎn)生場氧化層側(cè)向漏電，使得晶體管泄漏電流增加，導(dǎo)致整個(gè)CMOS電路的功耗增加，可能引起CMOS電路工作異常甚至發(fā)生失效。而傳統(tǒng)的抗總劑量加固措施中使用的H形柵結(jié)構(gòu)、環(huán)形柵結(jié)構(gòu)和半環(huán)形柵結(jié)構(gòu)雖然可以提高半導(dǎo)體器件的抗總劑量能力，但是它們運(yùn)用于電路中時(shí)存在集成度不高，不適用于超大規(guī)模集成電路的缺點(diǎn)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是，提供一種抗總劑量CMOS電路基本晶體管結(jié)構(gòu)，該晶體管結(jié)構(gòu)與傳統(tǒng)半導(dǎo)體工藝完全兼容，無需增加額外的掩膜和工藝步驟，即可提高CMOS電路的抗電離輻射能力，而且適用于大規(guī)模集成。

本發(fā)明解決所述技術(shù)問題采用的技術(shù)方案是：

在傳統(tǒng)NMOS晶體管的N+源漏區(qū)外圍通過離子注入形成P+摻雜區(qū)，或只在傳統(tǒng)NMOS晶體管的N+源區(qū)外圍通過離子注入形成P+摻雜區(qū)。形成的P+摻雜區(qū)可以通過接觸孔連接至低電位，也可以不對P+摻雜區(qū)進(jìn)行連接從而降低晶體管的面積。

本發(fā)明的優(yōu)勢在于，制造工藝與傳統(tǒng)半導(dǎo)體工藝完全兼容，無需增加額外的掩膜和工藝步驟，即可提高CMOS電路的抗電離輻射能力，能夠進(jìn)行大規(guī)模集成，能夠直接替換現(xiàn)有CMOS集成電路中的NMOS晶體管，從而實(shí)現(xiàn)抗總劑量輻射的能力。

附圖說明

圖1是本發(fā)明的示意圖

圖2是寄生漏電溝道示意圖

圖3為圖1的一種變形結(jié)構(gòu)

圖4為圖3的一種變形結(jié)構(gòu)

圖5為圖1的另一種變形結(jié)構(gòu)

圖6為圖5的一種變形結(jié)構(gòu)

圖7為圖6的一種變形結(jié)構(gòu)

圖8為圖1的第三種變形結(jié)構(gòu)

圖9為圖3的一種變形結(jié)構(gòu)

圖10為圖4的一種變形結(jié)構(gòu)

圖11為使用本發(fā)明結(jié)構(gòu)的基本與非門下拉網(wǎng)絡(luò)

圖12為使用本發(fā)明結(jié)構(gòu)的基本或非門下拉網(wǎng)絡(luò)

圖13為使用本發(fā)明結(jié)構(gòu)的電流鏡

具體實(shí)施方式

以下結(jié)合附圖對本發(fā)明的具體實(shí)施方式作進(jìn)一步的說明：

本發(fā)明提出了一種抗總劑量CMOS電路基本晶體管結(jié)構(gòu)，如圖1所示。從圖中可以看出，本發(fā)明是在傳統(tǒng)NMOS晶體管結(jié)構(gòu)的基礎(chǔ)上，在其N+源漏區(qū)外圍通過離子注入的方式形成P+摻雜區(qū)。該P(yáng)+摻雜區(qū)連接至低電位。該晶體管的基本工作原理與傳統(tǒng)NMOS晶體管工作原理一樣，形成的P+摻雜區(qū)不參與開關(guān)工作。形成的P+摻雜區(qū)的意義在于，在現(xiàn)有先進(jìn)的半導(dǎo)體制造工藝中，MOS晶體管的柵氧化層厚度已經(jīng)可以做得非常薄，受總劑量效應(yīng)的影響非常小，而場氧化層作為器件間隔離的作用，其厚度和寬度都比較大，又由于MOS晶體管的閾值電壓漂移值與氧化層厚度的平方成正比，所以在輻照環(huán)境中，場氧化層與普通MOS晶體管溝道區(qū)邊緣之間形成的寄生MOS管閾值電壓漂移值就比較大，特別是對NMOS晶體管，在長期的輻照環(huán)境中，就會導(dǎo)致寄生NMOS管閾值電壓變得很低，導(dǎo)致漏電通道的形成，如圖2所示，從而引起CMOS電路泄漏電流增大、功耗增加，甚至導(dǎo)致CMOS電路功能異常或失效。而采用本發(fā)明提出的晶體管結(jié)構(gòu)，在NMOS管的N+源漏區(qū)的外圍形成P+摻雜區(qū)，則可以抑制如圖2所示的NMOS晶體管溝道區(qū)邊緣漏電通道的形成，最終有效提高NMOS晶體管抗總劑量的能力。

圖3是圖1的一種變形，如圖所示，圖1將P+摻雜區(qū)通過接觸孔引出來連接到低電平，但是由于接觸孔通常比較大，從而使得P+摻雜區(qū)也必須做得比較大；而圖3則不使用接觸孔對P+摻雜區(qū)進(jìn)行連接，從而可以使P+摻雜區(qū)的面積更小，達(dá)到減小晶體管面積的目的。

圖4是圖3的一種變形結(jié)構(gòu)，如圖所示，其只在NMOS晶體管源漏區(qū)靠近溝道邊緣處進(jìn)行離子注入形成最小面積的P+摻雜區(qū)，并且由于該P(yáng)+摻雜區(qū)會進(jìn)一步向溝道區(qū)橫向擴(kuò)散，從而可以提高P+摻雜區(qū)附近漏電通道的閾值電壓，可以有效提高NMOS晶體管抗總劑量的能力。并且這種變形結(jié)構(gòu)相比圖3所示的結(jié)構(gòu)更加節(jié)省晶體管的面積。

圖5是圖1的另一種變形結(jié)構(gòu)，如圖所示，其只在NMOS晶體管的源區(qū)外圍通過離子注入形成P+摻雜區(qū)，這種結(jié)構(gòu)也可以抑制如圖2所示的漏電通道的形成，這種變形結(jié)構(gòu)的好處是不在漏區(qū)形成P+摻雜區(qū)，從而避免在漏區(qū)形成P+N+結(jié)構(gòu)的PN結(jié)，可以提高漏區(qū)的擊穿電壓，降低漏區(qū)隧道擊穿的風(fēng)險(xiǎn)。

圖6為圖5的一種變形結(jié)構(gòu)，如圖所示，相比圖5，圖6中的P+摻雜區(qū)不通過接觸孔進(jìn)行連接，從而可以使P+摻雜區(qū)的面積更小，達(dá)到減小晶體管面積的目的。

圖7為圖6的一種變形結(jié)構(gòu)，如圖所示，其只在NMOS晶體管源區(qū)靠近溝道邊緣處進(jìn)行離子注入形成最小面積的P+摻雜區(qū)，并且由于該P(yáng)+摻雜區(qū)也會進(jìn)一步向溝道區(qū)橫向擴(kuò)散，從而提高P+摻雜區(qū)附近漏電通道的閾值電壓，有效提高NMOS晶體管抗總劑量的能力。并且這種變形結(jié)構(gòu)相比圖6所示的結(jié)構(gòu)更加節(jié)省晶體管的面積。

圖8為圖1的第三種變形結(jié)構(gòu)，如圖所示，其在P+摻雜區(qū)和N+摻雜區(qū)之間形成一個(gè)過渡帶，過渡帶的摻雜類型可以為低摻雜N型或低摻雜P型，也可以為不摻雜的絕緣型。這種結(jié)構(gòu)相比如圖1所示的結(jié)構(gòu)，可以避免P+N+結(jié)的形成，可以避免在N+區(qū)電壓較高時(shí)產(chǎn)生P+N+結(jié)隧道擊穿的風(fēng)險(xiǎn)。根據(jù)相同原理，可以得到圖3的變形結(jié)構(gòu)為圖9；圖4的變形結(jié)構(gòu)為圖10。

集成電路在完成電路網(wǎng)表設(shè)計(jì)后，需要進(jìn)行相應(yīng)的版圖設(shè)計(jì)。而在現(xiàn)代集成電路設(shè)計(jì)中，為了節(jié)省芯片面積，提高電路的集成度和匹配度，在版圖結(jié)構(gòu)上會對晶體管采用源/漏共用的形式進(jìn)行版圖設(shè)計(jì)，此時(shí)本發(fā)明的結(jié)構(gòu)就可以像普通MOS管一樣進(jìn)行源/漏共用提高電路集成度和匹配度，節(jié)省芯片面積。

如圖11、圖12、圖13分別為基本與非門NMOS下拉網(wǎng)絡(luò)、基本或非門NMOS下拉網(wǎng)絡(luò)、模擬電路電流鏡結(jié)構(gòu)使用本發(fā)明結(jié)構(gòu)的示意圖，采用晶體管源/漏共用的形式，其相比普通MOS結(jié)構(gòu)只有一點(diǎn)面積的犧牲，但是相比其他的抗總劑量版圖加固措施而言則極大的提高了集成度，節(jié)省了芯片面積。