一種高導(dǎo)電率的溝槽式肖特基芯片，屬于半導(dǎo)體制造領(lǐng)域。

背景技術(shù)：

現(xiàn)有技術(shù)的溝槽式肖特基芯片的制造工藝如下：首先在半導(dǎo)體材質(zhì)的外延層表面刻蝕出若干溝槽，然后在外延層表面進(jìn)行氧化處理氧化處理之后在外延層的上表面以及溝槽內(nèi)表面生成氧化層。然后在外延層表面進(jìn)行多晶硅的填充，填充完成之后將外延層表面的氧化硅絕緣層和多晶硅去除，然后通過現(xiàn)有技術(shù)的若干步驟在外延層表面形成肖特基界面，完成肖特基芯片的制作。

利用上述步驟制作而成的溝槽式肖特基芯片的結(jié)構(gòu)如圖10所示，在外延層4的上表面并列設(shè)置有多個(gè)溝槽，在溝槽的內(nèi)側(cè)壁形成溝槽氧化層9，在溝槽氧化層9內(nèi)填充有多晶硅2，多晶硅2的上表面與溝槽的上表面高度相同，在溝槽以及外延層的上表面上形成肖特基界面1。

在傳統(tǒng)的溝槽式肖特基芯片中，肖特基芯片的耐壓強(qiáng)度與溝槽內(nèi)的溝槽氧化層9的厚度成正比關(guān)系。而肖特基芯片在實(shí)際工作中，肖特基芯片的耐壓性能主要通過溝槽氧化層9底部的部分體現(xiàn)，由于在現(xiàn)有技術(shù)中，由于溝槽氧化層9是一次做出的，因此溝槽氧化層9的底部以及側(cè)壁是等厚的，因此出現(xiàn)了如下問題：如果要提高肖特基芯片的耐壓能力，則需要在進(jìn)行氧化處理時(shí)增加溝槽氧化層9的整體厚度，由于在形成溝槽氧化層9需要消耗外延層本身的材料，因此如果溝槽氧化層9的體厚度增加，則減小了相鄰兩個(gè)溝槽之間的距離，從而犧牲了有效地導(dǎo)電面積，使得芯片正向壓降增大，影響了芯片的整體性能，為保證合適的正向壓降要放大芯片的面積，從而導(dǎo)致了芯片體積的增加。如果需要兼顧芯片的整體體積以及正向壓降，則需要減小溝槽內(nèi)溝槽氧化層9的厚度，導(dǎo)致肖特基芯片的耐壓能力下降。

同時(shí)在傳統(tǒng)的溝槽式肖特基芯片中，通過外延層上表面的肖特基界面1同時(shí)起到導(dǎo)電界面的作用，介于上述問題，當(dāng)增加溝槽氧化層9的整體厚度以保證肖特基芯片的耐壓性能時(shí)，不僅芯片的正向壓降會(huì)增大，同時(shí)會(huì)較小肖特基芯片的導(dǎo)電面積，降低導(dǎo)電效率；如果需要兼顧芯片的整體體積、正向壓降以及導(dǎo)電效率，則需要減小溝槽內(nèi)溝槽氧化層的厚度，導(dǎo)致肖特基芯片的耐壓能力下降。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型要解決的技術(shù)問題是：克服現(xiàn)有技術(shù)的不足，提供一種在相同芯片面積的前提下，兼顧了芯片的耐壓能力以及正向壓降，同時(shí)提高了肖特基芯片的導(dǎo)電面積，提高了導(dǎo)電效率的高導(dǎo)電率的溝槽式肖特基芯片。

本實(shí)用新型解決其技術(shù)問題所采用的技術(shù)方案是：該高導(dǎo)電率的溝槽式肖特基芯片，其特征在于：包括外延層，在外延層的表面設(shè)置有多個(gè)溝槽，在溝槽的側(cè)壁下部以及溝槽的底部設(shè)置有溝槽底部氧化層，在溝槽底部氧化層內(nèi)部填充有多晶硅，在外延層的上表面、溝槽側(cè)壁上部以及多晶硅的上表面上設(shè)置有肖特基界面。

優(yōu)選的，所述的溝槽底部氧化層的厚度為0.2-1.0μm。

優(yōu)選的，所述的溝槽的寬度為0.25-1.0μm。

優(yōu)選的，所述的多個(gè)溝槽中，相鄰兩個(gè)溝槽之間的間距為1-10μm。

優(yōu)選的，所述的溝槽側(cè)壁上部的肖特基界面的高度為 0.5-6μm。

所述的外延層為N型半導(dǎo)體或P型半導(dǎo)體。

與現(xiàn)有技術(shù)相比，本實(shí)用新型所具有的有益效果是：

在本高導(dǎo)電率的溝槽式肖特基芯片中，僅僅在溝槽的底部設(shè)置有溝槽底部氧化層，且溝槽底部氧化層的厚度較厚，因此不會(huì)影響肖特基芯片的耐壓性能。

在溝槽上方?jīng)]有設(shè)置氧化層，因此不會(huì)對相鄰溝槽之間的距離造成影響，同時(shí)保證了本高導(dǎo)電率的溝槽式肖特基芯片導(dǎo)通時(shí)的正向壓降，保證了芯片的整體性能，而溝槽側(cè)部上方同時(shí)做出肖特基芯片，因此大大增加了本高導(dǎo)電率的溝槽式肖特基芯片的導(dǎo)電面積，增加了導(dǎo)電效率。

在本高導(dǎo)電率的溝槽式肖特基芯片中，在進(jìn)行氧化處理時(shí)，在外延層的上表面以及深溝槽側(cè)壁的上部分別殘留有不會(huì)發(fā)生氧化反應(yīng)的第一氮化硅層和第二氮化硅層，在進(jìn)行氧化處理時(shí)，可以根據(jù)耐壓需要生成任意厚度的溝槽底部氧化層，同時(shí)不會(huì)對深溝槽頂部的結(jié)構(gòu)造成任何影響。

附圖說明

圖1為高導(dǎo)電率的溝槽式肖特基芯片結(jié)構(gòu)示意圖。

圖2~圖9為高導(dǎo)電率的溝槽式肖特基制作步驟示意圖。

圖10為現(xiàn)有技術(shù)溝槽式肖特基芯片結(jié)構(gòu)示意圖。

其中：1、肖特基界面 2、多晶硅 3、溝槽底部氧化層 4、外延層 5、第一氮化硅層 6、淺溝槽 7、第二氮化硅層 8、深溝槽 9、溝槽氧化層。

具體實(shí)施方式

圖1~9是本實(shí)用新型的最佳實(shí)施例，下面結(jié)合附圖1~9對本實(shí)用新型做進(jìn)一步說明。

如圖1所示，一種高導(dǎo)電率的溝槽式肖特基芯片，包括外延層4，在外延層4的表面設(shè)置有多個(gè)溝槽，在溝槽的側(cè)壁下部以及溝槽的底部設(shè)置有溝槽底部氧化層3，在溝槽底部氧化層3內(nèi)部填充有多晶硅2，多晶硅2的表面刻蝕到與溝槽底部氧化層3等高的位置。在外延層4的上表面、溝槽側(cè)壁的上部以及多晶硅2的上表面上設(shè)置有肖特基界面1。

在傳統(tǒng)的肖特基芯片中，其耐壓能力是由溝槽底部的氧化層體現(xiàn)的，而在本高導(dǎo)電率的溝槽式肖特基芯片中，僅僅在溝槽的底部設(shè)置有溝槽底部氧化層3，且溝槽底部氧化層3的厚度較厚，因此不會(huì)影響肖特基芯片的耐壓性能。而在溝槽上方?jīng)]有設(shè)置氧化層，因此不會(huì)對相鄰溝槽之間的距離造成影響，同時(shí)保證了本高導(dǎo)電率的溝槽式肖特基芯片導(dǎo)通時(shí)的正向壓降，保證了芯片的整體性能，而溝槽側(cè)部上方同時(shí)做出肖特基芯片，因此大大增加了本高導(dǎo)電率的溝槽式肖特基芯片的導(dǎo)電面積，增加了導(dǎo)電效率。在本高導(dǎo)電率的溝槽式肖特基芯片中，溝槽底部氧化層3的厚度為：0.2-1.0μm，溝槽側(cè)壁上部的肖特基界面1的高度為0.5-6.0μm。

如圖2~8所示，制造如圖1所示的高導(dǎo)電率的溝槽式肖特基芯片，包括如下步驟：

步驟1，在外延層4上方利用現(xiàn)有技術(shù)進(jìn)行氮化處理，生成一層氮化硅層-第一氮化硅層5，如圖2所示。

步驟2，在第一氮化硅層5上表面按照預(yù)設(shè)計(jì)的位置進(jìn)行刻蝕，刻蝕出若干淺溝槽6，如圖3所示。在淺溝槽6刻蝕完畢之后，在淺溝槽6的內(nèi)表面上重新露出外延層4。淺溝槽6的深度為0.5-6.0μm。

步驟3，在外延層4的上表面進(jìn)行第二次氮化處理，進(jìn)行第二次氮化處理之后，在淺溝槽6的內(nèi)表面氮化形成第二氮化硅層7，在外延層4的上表面原有的第一氮化硅層5的上部同時(shí)生成第二氮化硅層7，如圖4所示。

步驟4，在外延層4的上表面進(jìn)行氧化硅層的刻蝕，刻蝕完成之后，外延層4的上部的第二氮化硅層7被刻蝕掉，僅剩第一氮化硅層5，淺溝槽6底部的第二氮化硅層7同時(shí)被刻蝕掉，在淺溝槽6的底部再次露出外延層4，在淺溝槽6的側(cè)壁上殘留第二氮化硅層7，如圖5所示。

步驟5，沿殘留在淺溝槽6側(cè)壁的第二氮化硅層7再次對淺溝槽6進(jìn)行刻蝕，形成深溝槽8。在深溝槽8的底面及側(cè)壁的下部露出外延層4，在深溝槽8的側(cè)壁上部為殘留的第二氮化硅層7，如圖6所示。深溝槽8的底部到芯片表面的深度為1.0 -10μm。

步驟6，在外延層4的表面進(jìn)行氧化處理，由于外延層4的上表面殘留有第一氮化硅層5，在深溝槽8側(cè)壁的上部殘留有第二氮化硅層7，因此不會(huì)發(fā)生氧化反應(yīng)，氧化反應(yīng)僅發(fā)生在深溝槽8側(cè)壁的底部以及底面的位置，即外延層4露出的位置，氧化生成溝槽底部氧化層3。

在上述的制造步驟中，由于在之前的步驟1~步驟5中在外延層4的上表面以及深溝槽8側(cè)壁的上部分別殘留有不會(huì)發(fā)生氧化反應(yīng)的第一氮化硅層5和第二氮化硅層7，在步驟6中進(jìn)行氧化處理時(shí)，可以根據(jù)耐壓需要生成任意厚度的溝槽底部氧化層3，同時(shí)不會(huì)對深溝槽8頂部的結(jié)構(gòu)造成任何影響。

步驟7，在深溝槽8內(nèi)進(jìn)行多晶硅2的填充，然后將填充的多晶硅2進(jìn)行刻蝕，使多晶硅2上表面低于溝槽底部氧化層3下方，如圖8所示。

步驟8，去除外延層4表面殘留的第一氮化硅層5以及深溝槽8側(cè)壁上方的第二氮化硅層7，如圖9所示。

步驟9，在外延層4的上表面、深溝槽8側(cè)壁上方以及多晶硅2的上表面利用現(xiàn)有技術(shù)做出肖特基界面1。肖特基界面1的材質(zhì)為：鈦、鉑、鉬、釩、鎢、鋁或這些金屬的不同組合，制成如圖1所示的高導(dǎo)電率的溝槽式肖特基芯片。

以上所述，僅是本實(shí)用新型的較佳實(shí)施例而已，并非是對本實(shí)用新型作其它形式的限制，任何熟悉本專業(yè)的技術(shù)人員可能利用上述揭示的技術(shù)內(nèi)容加以變更或改型為等同變化的等效實(shí)施例。但是凡是未脫離本實(shí)用新型技術(shù)方案內(nèi)容，依據(jù)本實(shí)用新型的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與改型，仍屬于本實(shí)用新型技術(shù)方案的保護(hù)范圍。