相關(guān)申請(qǐng)的交叉引用

這里通過(guò)參考整體引入2010年12月28日提交的日本專利申請(qǐng)No.2010-292119的公開內(nèi)容，包括說(shuō)明書、附圖和摘要。

技術(shù)領(lǐng)域

本發(fā)明涉及在應(yīng)用于半導(dǎo)體器件(或者半導(dǎo)體集成電路器件)中的單元外圍布局技術(shù)或者擊穿電壓增強(qiáng)技術(shù)時(shí)有效的技術(shù)。

背景技術(shù)：

日本未審專利公開No.2007-116190(專利文獻(xiàn)1)或者與之對(duì)應(yīng)的美國(guó)專利公開No.2005-098826(專利文獻(xiàn)2)公開了關(guān)于功率MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)中圍繞單元區(qū)域的外圍布局的各種結(jié)構(gòu)，該功率MOSFET具有通過(guò)多外延方法或溝槽絕緣膜填充方法(溝槽內(nèi)離子注入方法)制造的超結(jié)(Super-Junction)結(jié)構(gòu)。該結(jié)構(gòu)的例子包括P-降低表面場(chǎng)(Resurf)區(qū)域、通過(guò)溝槽內(nèi)離子注入形成的環(huán)狀外圍P型漂移區(qū)域、垂直布置的線性外圍P型漂移區(qū)域和每個(gè)都通過(guò)溝槽絕緣膜填充方法形成的劃分開的且垂直/平行布置的線性外圍P型漂移區(qū)域等。

日本未審專利公開No.Sho59(1984)-76466(專利文獻(xiàn)3)或與之對(duì)應(yīng)的美國(guó)專利No.4,691,224(專利文獻(xiàn)4)公開了如下技術(shù)：在基于硅的平面型半導(dǎo)體器件中圍繞主結(jié)布置多個(gè)場(chǎng)限環(huán)(Field Limiting Ring)，并且以耦合到場(chǎng)限環(huán)并朝著有源區(qū)域的主結(jié)向內(nèi)延伸的絕緣膜的形式提供場(chǎng)板(Field Plate)，由此提高擊穿電壓。

日本未審專利公開No.Hei6(1994)-97469(專利文獻(xiàn)5)或與之對(duì)應(yīng)的美國(guó)專利No.5,804,868(專利文獻(xiàn)6)公開了如下技術(shù)：將置于浮置狀態(tài)的場(chǎng)板(即浮置場(chǎng)板)放置在例如IGBT(絕緣柵雙極晶體管)中圍繞有源區(qū)域的主結(jié)與場(chǎng)限環(huán)之間的邊界區(qū)域的絕緣膜之上，從而防止IGBT受外部電荷的影響。

Trajkovic和其它三人發(fā)表的文章(非專利文獻(xiàn)1)公開了如下技術(shù)：在功率MOSFET(功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)的端接(Termination)區(qū)域中為每個(gè)P+型場(chǎng)限環(huán)的兩端提供淺低濃度P型區(qū)域(在有源區(qū)域側(cè)上)和淺低濃度N型區(qū)域(在芯片邊緣側(cè)上)，由此防止由于外部電荷導(dǎo)致的擊穿電壓的降低。

[相關(guān)技術(shù)文獻(xiàn)]

[專利文獻(xiàn)]

[專利文獻(xiàn)1]

日本未審專利公開No.2007-116190

[專利文獻(xiàn)2]

美國(guó)專利公開No.2005-098826

[專利文獻(xiàn)3]

日本未審專利公開No.Sho59(1984)-76466

[專利文獻(xiàn)4]

美國(guó)專利No.4,691,224

[專利文獻(xiàn)5]

日本未審專利公開No.Hei6(1994)-97469

[專利文獻(xiàn)6]

美國(guó)專利No.5,804,868

[非專利文獻(xiàn)]

[非專利文獻(xiàn)1]

T.Trajkovic和其它三人,“The effect of static and dynamic parasitic charge in the termination area of high voltage devices and possible solutions”,pages 263-266,ISPSD’2000,May 22-25,Toulouse,France.

技術(shù)實(shí)現(xiàn)要素：

關(guān)于功率MOSFET等中的漂移區(qū)域而言，避免由現(xiàn)有技術(shù)的硅限制(Silicon Limit)施加的約束以及開發(fā)具有低導(dǎo)通電阻的高擊穿電壓FET等已經(jīng)成為重要的任務(wù)。為了實(shí)現(xiàn)該任務(wù)，已經(jīng)開發(fā)了各種方法，這些方法將交替地具有相對(duì)高濃度的板條狀N型列和P型列的超結(jié)結(jié)構(gòu)引入到漂移區(qū)域中。引入超結(jié)結(jié)構(gòu)的方法大致分成三種方法，即，多外延方法、溝槽絕緣膜填充方法和溝槽填滿方法(溝槽填充方法或溝槽外延填充方法)。其中，多次重復(fù)外延生長(zhǎng)和離子注入的多外延方法具有較高的工藝和設(shè)計(jì)靈活性并因而具有復(fù)雜的工藝步驟，從而導(dǎo)致較高成本。在溝槽絕緣膜填充方法中，在對(duì)溝槽執(zhí)行傾斜離子注入之后，利用CVD(化學(xué)氣相沉積)絕緣膜填充溝槽。溝槽絕緣膜填充方法就工藝而言較簡(jiǎn)單，但就面積而言由于溝槽的面積導(dǎo)致是不利的。

相比之下，溝槽填滿方法由于對(duì)用于填充外延生長(zhǎng)的生長(zhǎng)條件的約束而具有相對(duì)低的工藝和設(shè)計(jì)靈活性，但具有簡(jiǎn)單工藝步驟的優(yōu)勢(shì)。鑒于此，本發(fā)明人關(guān)于將通過(guò)溝槽填滿方法等實(shí)現(xiàn)的高擊穿電壓和低導(dǎo)通電阻，研究了與功率MOSFET等的器件結(jié)構(gòu)和大規(guī)模生產(chǎn)相關(guān)聯(lián)的問(wèn)題，并發(fā)現(xiàn)了以下問(wèn)題。也就是，在超結(jié)結(jié)構(gòu)中，主體單元部分(有源區(qū)域)的濃度相對(duì)較高，因此針對(duì)使用現(xiàn)有技術(shù)的邊緣端接結(jié)構(gòu)(結(jié)邊緣端接結(jié)構(gòu))或現(xiàn)有技術(shù)的Resurf(降低表面場(chǎng))結(jié)構(gòu)的外圍部分(外圍區(qū)域或結(jié)端接區(qū)域)難以確保擊穿電壓等于或高于該單元部分的擊穿電壓。具體而言，該問(wèn)題造成：在芯片的外圍拐角部分中，由于電場(chǎng)集中導(dǎo)致?lián)舸╇妷旱淖兓瘜?duì)于超結(jié)結(jié)構(gòu)中的電荷失衡變得敏感。

為了解決這樣的問(wèn)題實(shí)現(xiàn)了本發(fā)明。

本發(fā)明的目的在于提供一種半導(dǎo)體器件，諸如具有高擊穿電壓和低導(dǎo)通電阻的固態(tài)有源元件。

本發(fā)明的上述和其它目的以及新穎特征從本說(shuō)明書和附圖的描述中將變得明顯。

以下是本申請(qǐng)公開的本發(fā)明的代表性實(shí)施例的概要的簡(jiǎn)要描述。

也就是，根據(jù)本發(fā)明的一個(gè)方面，在諸如在有源單元區(qū)域和芯片外圍區(qū)域中的每個(gè)區(qū)域中都具有超結(jié)結(jié)構(gòu)的功率MOSFET之類的半導(dǎo)體功率器件中，與第一導(dǎo)電類型的漂移區(qū)域的表面中的第二導(dǎo)電類型的主結(jié)(圍繞有源單元區(qū)域并與溝道區(qū)域集成的雜質(zhì)區(qū)域)耦合并具有比主結(jié)濃度更低濃度的、第二導(dǎo)電類型的表面降低表面場(chǎng)區(qū)域的外端位于主結(jié)的外端與芯片外圍區(qū)域中的超結(jié)結(jié)構(gòu)的外端之間的中間區(qū)域中。

以下是根據(jù)本申請(qǐng)中公開的本發(fā)明的代表性實(shí)施例獲得的效果的簡(jiǎn)要描述。

也就是，在諸如在有源單元區(qū)域和芯片外圍區(qū)域中的每個(gè)區(qū)域中具有超結(jié)結(jié)構(gòu)的功率MOSFET之類的半導(dǎo)體功率器件中，與第一導(dǎo)電類型的漂移區(qū)域的表面的第二導(dǎo)電類型的主結(jié)(圍繞有源單元區(qū)域并與溝道區(qū)域集成的雜質(zhì)區(qū)域)耦合并具有比主結(jié)濃度更低濃度的、第二導(dǎo)電類型的表面降低表面場(chǎng)區(qū)域的外端位于主結(jié)的外端與芯片外圍區(qū)域中的超結(jié)結(jié)構(gòu)的外端之間的中間區(qū)域中，從而允許電場(chǎng)集中的位置遠(yuǎn)離超結(jié)結(jié)構(gòu)的外端而定位。

附圖說(shuō)明

圖1是作為本發(fā)明第一部分的第一實(shí)施例(外圍3D超結(jié)和半范圍P-降低表面場(chǎng)層)的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的整個(gè)芯片(主要是其表面區(qū)域)的頂視圖；

圖2是作為本發(fā)明第一部分的第一實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的整個(gè)芯片(主要是其摻雜結(jié)構(gòu)等)的頂視圖；

圖3是與圖1的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖4是與圖1的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(用于圖示的示意圖)；

圖5是與圖4的X-X’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖；

圖6是與圖4的Y-Y’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖；

圖7是與圖1的有源單元部分的截取區(qū)域R2的A-A’橫截面對(duì)應(yīng)的芯片局部部分(對(duì)應(yīng)于兩個(gè)有源單元)的橫截面圖；

圖8是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成溝槽的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖9是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(去除用于形成溝槽的硬掩膜的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖10是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(利用P型外延層填充溝槽的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖11是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(CMP步驟)的、圖5所示器件部分的晶片橫截面圖；

圖12是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P^-型表面降低表面場(chǎng)區(qū)域的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖13是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(對(duì)場(chǎng)氧化物膜進(jìn)行構(gòu)圖的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖14是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P本體區(qū)域的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖15是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成柵極絕緣膜的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖16是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成柵極多晶硅膜的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖17是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(將柵極多晶硅膜構(gòu)圖為柵極電極的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖18是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成源極區(qū)域的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖19是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成層間絕緣膜的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖20是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成接觸孔的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖21是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(延伸接觸孔并引入本體接觸區(qū)域的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖22是用于圖示與本發(fā)明的第一部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成基于鋁的導(dǎo)電膜的步驟)的、圖5所示器件部分的晶片橫截面圖；

圖23是與作為本發(fā)明第二實(shí)施例(外圍3D超結(jié)、半范圍P-降低表面場(chǎng)層和浮置場(chǎng)板)的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的、與圖1的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖24是與圖23所示芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(用于圖示的示意圖)；

圖25是與圖24的X-X’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖；

圖26是與圖24的Y-Y’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖；

圖27是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成柵極多晶硅膜的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一部分的第一實(shí)施例的圖16)；

圖28是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(將柵極多晶硅膜構(gòu)圖為柵極電極的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一部分的第一實(shí)施例的圖17)；

圖29是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成源極區(qū)域的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一部分的第一實(shí)施例的圖18)；

圖30是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成層間絕緣膜的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一部分的第一實(shí)施例的圖19)；

圖31是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成接觸孔的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一部分的第一實(shí)施例的圖20)；

圖32是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(延伸接觸孔并引入本體接觸區(qū)域的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一部分的第一實(shí)施例的圖21)；

圖33是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成基于鋁的導(dǎo)電膜的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一部分的第一實(shí)施例的圖22)；

圖34是用于圖示本發(fā)明第一部分的第一實(shí)施例和第二實(shí)施例中每一個(gè)的半導(dǎo)體器件中的各個(gè)組件(列布局)的變型(非對(duì)稱標(biāo)準(zhǔn)布置)的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖35是用于圖示本發(fā)明第一部分的第一實(shí)施例和第二實(shí)施例中每一個(gè)的半導(dǎo)體器件中的各個(gè)組件(列布局)的變型(非對(duì)稱削減(trimmed)布置)的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖36是用于圖示本發(fā)明第一部分的第一實(shí)施例和第二實(shí)施例中每一個(gè)的半導(dǎo)體器件中的各個(gè)組件(列布局)的變型(對(duì)稱L形布置)的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖37是示出圖34的非對(duì)稱標(biāo)準(zhǔn)列布局和矩形P^-型表面降低表面場(chǎng)區(qū)域的組合的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖38是示出圖35的非對(duì)稱削減列布局和矩形P^-型表面降低表面場(chǎng)區(qū)域的組合的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖39是示出圖36的對(duì)稱L形列布局和矩形P^-型表面降低表面場(chǎng)區(qū)域的組合的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖40是用于圖示本發(fā)明第二實(shí)施例的半導(dǎo)體器件中的各個(gè)組件(浮置場(chǎng)板的布局)的變型(直角彎曲的拐角部分布置)的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖41是用于圖示本發(fā)明第二實(shí)施例的半導(dǎo)體器件中的各個(gè)組件(浮置場(chǎng)板的布局)的變型(圓弧化的拐角部分布置)的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖42是示出本發(fā)明第一部分的第一實(shí)施例和第二實(shí)施例的每一個(gè)半導(dǎo)體器件(每個(gè)都具有超結(jié)結(jié)構(gòu)和半寬P^-型表面降低表面場(chǎng)區(qū)域的功率MOSFET)以及比較例子的半導(dǎo)體器件(具有超結(jié)結(jié)構(gòu)和全寬P^-型表面降低表面場(chǎng)區(qū)域的功率MOSFET)中的每一個(gè)的、電荷平衡率與源極/漏極擊穿電壓的依賴關(guān)系的數(shù)據(jù)繪圖；

圖43是示出在芯片外圍部分中的P列等的中部處的、垂直方向(芯片的厚度方向)的外圍電荷量與電場(chǎng)強(qiáng)度分布之間關(guān)系的示圖；

圖44是示出在芯片外圍部分中的P列等的表面區(qū)域的中間部分中的外圍電荷量與電場(chǎng)強(qiáng)度分布之間關(guān)系的示圖；

圖45是用于圖示由全寬P^-型表面降低表面場(chǎng)區(qū)域的使用帶來(lái)?yè)舸╇妷旱母纳频脑淼氖緢D；

圖46是作為本發(fā)明第二部分的每個(gè)實(shí)施例的半導(dǎo)體器件的、具有超結(jié)結(jié)構(gòu)的功率MOSFET等的封裝的透視圖；

圖47是從中去除了模制樹脂的、圖46的封裝的主要部分頂視圖；

圖48是與圖47的B-B’橫截面對(duì)應(yīng)的封裝(利用模制樹脂模制的狀態(tài)中)的橫截面圖；

圖49是作為根據(jù)本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件的例子的、具有超結(jié)結(jié)構(gòu)的功率MOSFET的整個(gè)芯片(主要是其表面區(qū)域)的頂視圖；

圖50是作為根據(jù)本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件的例子的、具有超結(jié)結(jié)構(gòu)的功率MOSFET的整個(gè)芯片(主要是其摻雜結(jié)構(gòu)等)的頂視圖；

圖51是與圖49的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖；

圖52是與圖51的X-X’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖；

圖53是與圖51的Y-Y’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖；

圖54是示出圖51的P列區(qū)域與浮置場(chǎng)板之間的位置關(guān)系的器件示意橫截面圖；

圖55是與圖49的有源單元部分的截取區(qū)域R2的A-A’橫截面對(duì)應(yīng)的芯片局部部分(對(duì)應(yīng)于兩個(gè)有源單元)的橫截面圖；

圖56是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成溝槽的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖57是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(去除用于形成溝槽的硬掩膜的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖58是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(利用P型外延層填充溝槽的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖59是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(CMP步驟)的、圖52所示器件部分的晶片橫截面圖；

圖60是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P^-型表面降低表面場(chǎng)區(qū)域的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖61是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(對(duì)場(chǎng)氧化物膜進(jìn)行構(gòu)圖的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖62是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P本體區(qū)域的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖63是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成柵極絕緣膜的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖64是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成柵極多晶硅膜的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖65是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(將柵極多晶硅膜構(gòu)圖為柵極電極的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖66是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成源極區(qū)域的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖67是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成層間絕緣膜的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖68是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成接觸孔的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖69是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(延伸接觸孔并引入本體接觸區(qū)域的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖70是用于圖示與本發(fā)明第二部分的第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成基于鋁的導(dǎo)電膜的步驟)的、圖52所示器件部分的晶片橫截面圖；

圖71是作為本發(fā)明第二部分的第二實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的、與圖49的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖；

圖72是與圖71的X-X’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖；

圖73是與圖71的Y-Y’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖；

圖74是用于圖示圖72和圖73的N環(huán)區(qū)域與P列區(qū)域之間的關(guān)系的器件示意橫截面圖；

圖75是用于圖示與本發(fā)明的第二部分的第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入N環(huán)區(qū)域的步驟)的、圖72所示器件部分的晶片橫截面圖；

圖76是用于圖示與本發(fā)明的第二部分的第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P^-型表面降低表面場(chǎng)區(qū)域的步驟)的、圖72所示器件部分的晶片橫截面圖；

圖77是作為本發(fā)明第二部分的第三實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的、與圖49的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖；

圖78是與圖77的X-X’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖；

圖79是與圖77的Y-Y’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖；

圖80是用于圖示圖78和圖79的N環(huán)區(qū)域(P環(huán)區(qū)域)與P列區(qū)域之間的關(guān)系的器件示意橫截面圖；

圖81是用于圖示與本發(fā)明的第二部分的第三實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P環(huán)區(qū)域的步驟)的、圖78所示器件部分的晶片橫截面圖；

圖82是用于圖示與本發(fā)明的第二部分的第三實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P^-型表面降低表面場(chǎng)區(qū)域的步驟)的、圖78所示器件部分的晶片橫截面圖；

圖83是用于圖示本發(fā)明第二部分的第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(列布局)的變型(非對(duì)稱標(biāo)準(zhǔn)布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖84是用于圖示本發(fā)明第二部分的第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(列布局)的變型(非對(duì)稱削減布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖85是用于圖示本發(fā)明第二部分的第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(列布局)的變型(對(duì)稱L形布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖86是用于圖示本發(fā)明第二部分的第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(浮置場(chǎng)板的布局)的變型(直角彎曲的拐角部分布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖87是用于圖示本發(fā)明第二部分的第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(浮置場(chǎng)板的布局)的變型(圓弧化的拐角部分布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖88是用于圖示本發(fā)明第二部分的第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(N環(huán)區(qū)域)的變型(直角彎曲的拐角部分布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖89是用于圖示本發(fā)明第二部分的第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(N環(huán)區(qū)域)的變型(圓弧化的拐角部分布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)；

圖90是示出用于圖示本發(fā)明第二部分的第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(浮置場(chǎng)板)的變型(臺(tái)階絕緣膜型FFP)的、在圖52或圖70等中均示出的P列區(qū)域與浮置場(chǎng)板之間的位置關(guān)系的器件示意橫截面圖；

圖91是用于圖示本發(fā)明第二部分的第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件結(jié)構(gòu)的芯片的(第一)示意頂視圖；

圖92是用于圖示本發(fā)明第二部分的第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件結(jié)構(gòu)的芯片的(第二)示意頂視圖；

圖93是用于圖示本發(fā)明第二部分的第一實(shí)施例的移位FFP的效果的數(shù)據(jù)繪圖；

圖94是用于圖示本發(fā)明第二部分的第二實(shí)施例的N環(huán)區(qū)域的效果的數(shù)據(jù)繪圖；

圖95是用于圖示本發(fā)明第三部分的第一實(shí)施例的半導(dǎo)體器件中的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)的、芯片拐角部分的截取區(qū)域R1的頂視圖；

圖96是與圖95對(duì)應(yīng)的芯片拐角部分的示意頂視圖；

圖97是與經(jīng)受電荷平衡化處理的圖96的拐角部分的部分截取區(qū)域R3對(duì)應(yīng)的局部放大圖(為了更容易地理解電荷平衡化處理，當(dāng)電荷平衡時(shí)每個(gè)N列的寬度減少?gòu)亩峁┫嗟鹊拿娣e)；

圖98是用于圖示本發(fā)明第三部分的第二實(shí)施例的半導(dǎo)體器件中的電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)的、芯片拐角部分的截取區(qū)域R1的頂視圖；

圖99是與圖98對(duì)應(yīng)的芯片拐角部分的示意頂視圖；

圖100是與經(jīng)受電荷平衡化處理的圖99的拐角部分的部分截取區(qū)域R3對(duì)應(yīng)的局部放大圖(為了更容易地理解電荷平衡化處理，當(dāng)電荷平衡時(shí)每個(gè)N列的寬度減少?gòu)亩峁┫嗟鹊拿娣e)；

圖101是用于圖示本發(fā)明第三部分的第二實(shí)施例的第一變型(3D外圍降低表面場(chǎng)結(jié)構(gòu)和半寬表面降低表面場(chǎng)層)的芯片拐角部分的示意頂視圖；

圖102是用于圖示本發(fā)明第三部分的第一實(shí)施例的第二變型(超結(jié)拐角部分的削減)中的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)的、芯片拐角部分的截取區(qū)域R1的頂視圖；

圖103是用于圖示本發(fā)明第三部分的第二實(shí)施例的第二變型(超結(jié)拐角部分的削減)中的電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)的、芯片拐角部分的截取區(qū)域R1的頂視圖；

圖104是用于圖示本發(fā)明第三部分的第一實(shí)施例的第三變型(與浮置場(chǎng)板的組合)的芯片拐角部分的示意頂視圖；

圖105是用于圖示本發(fā)明第三部分的第二實(shí)施例的第三變型(與浮置場(chǎng)板的組合)的芯片拐角部分的示意頂視圖；

圖106是用于圖示本發(fā)明第三部分的第一實(shí)施例的第四變型(與N環(huán)或P環(huán)的組合)的芯片拐角部分的示意頂視圖；

圖107是示出非電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)中的電荷平衡和擊穿電壓之間的關(guān)系的數(shù)據(jù)繪圖(包括單元部分中的仿真結(jié)果)；

圖108是示出非電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)中的電荷平衡和擊穿電壓之間的關(guān)系的數(shù)據(jù)繪圖(包括單元部分中的仿真結(jié)果)；以及

圖109是示出在各種2D外圍降低表面場(chǎng)結(jié)構(gòu)的每一個(gè)中的電荷平衡和擊穿電壓之間的關(guān)系的數(shù)據(jù)繪圖(包括單元部分中的仿真結(jié)果)。

具體實(shí)施方式

[實(shí)施例的概要]

首先，將對(duì)本申請(qǐng)公開的本發(fā)明的代表性實(shí)施例(主要涉及第一部分)的概要給出描述。

1.一種半導(dǎo)體器件包括：(a)半導(dǎo)體芯片，具有第一主表面和第二主表面，所述第一主表面設(shè)置有功率MOSFET的源極電極，所述第二主表面設(shè)置有所述功率MOSFET的漏極電極；(b)第一導(dǎo)電類型的漂移區(qū)域，設(shè)置在所述半導(dǎo)體芯片的基本上整個(gè)第一主表面中；(c)基本上設(shè)置在所述第一主表面的中間部分處的基本上矩形的有源單元區(qū)域、沿著所述有源單元區(qū)域的各個(gè)側(cè)部設(shè)置在所述有源單元區(qū)域的外側(cè)的外圍側(cè)部區(qū)域以及設(shè)置在所述有源單元區(qū)域的各個(gè)拐角部分的外側(cè)的外圍拐角區(qū)域；(d)第一超結(jié)結(jié)構(gòu)，具有第一取向，并且設(shè)置在所述單元區(qū)域的基本上整個(gè)表面中和所述漂移區(qū)域中；(e)第二超結(jié)結(jié)構(gòu)和第三超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向，并且在所述第一超結(jié)結(jié)構(gòu)的第一取向的方向中設(shè)置在所述有源單元區(qū)域的兩側(cè)上的每個(gè)所述外圍側(cè)部區(qū)域的漂移區(qū)域中從而耦合到所述第一超結(jié)結(jié)構(gòu)；(f)第四超結(jié)結(jié)構(gòu)和第五超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的取向基本上正交的取向，并在與所述第一超結(jié)結(jié)構(gòu)的第一取向的方向正交的方向上設(shè)置在所述有源單元區(qū)域的兩側(cè)上的每個(gè)所述外圍側(cè)部區(qū)域的漂移區(qū)域中；(g)第二導(dǎo)電類型的主結(jié)區(qū)域，其為所述有源單元區(qū)域的外端部分并且設(shè)置在所述漂移區(qū)域的表面中使得圍繞所述有源單元區(qū)域；以及(h)第二導(dǎo)電類型的表面降低表面場(chǎng)區(qū)域，設(shè)置在所述漂移區(qū)域的表面中使得耦合到所述主結(jié)區(qū)域的外端并圍繞所述主結(jié)區(qū)域。在該半導(dǎo)體器件中，表面降低表面場(chǎng)區(qū)域的外端位于所述主結(jié)區(qū)域的外端和由所述第二至第五超結(jié)結(jié)構(gòu)形成的外圍超結(jié)區(qū)域的外端之間的中間區(qū)域中。

2.在根據(jù)項(xiàng)1的半導(dǎo)體器件中，表面降低表面場(chǎng)區(qū)域的外端基本位于主結(jié)區(qū)域的外端與由第二至第五超結(jié)結(jié)構(gòu)形成的外圍超結(jié)區(qū)域的外端之間的中部處。

3.在根據(jù)項(xiàng)1或2的半導(dǎo)體器件中，第一至第五超結(jié)結(jié)構(gòu)由溝槽外延填充方法形成。

4.在根據(jù)項(xiàng)1至3中任一項(xiàng)的半導(dǎo)體器件中，在由所述第二至第五超結(jié)結(jié)構(gòu)形成的所述外圍超結(jié)區(qū)域之上，設(shè)置在該區(qū)域之上環(huán)行延伸的多個(gè)浮置場(chǎng)板。

5.在根據(jù)項(xiàng)4的半導(dǎo)體器件中，每個(gè)所述浮置場(chǎng)板呈現(xiàn)矩形框形狀，該矩形框形狀的每個(gè)拐角部分都被彎曲成直角。

6.在根據(jù)項(xiàng)4的半導(dǎo)體器件中，每個(gè)所述浮置場(chǎng)板呈現(xiàn)矩形框形狀，該矩形框形狀的每個(gè)拐角部分都被圓弧化。

7.在根據(jù)項(xiàng)1至6中任一項(xiàng)的半導(dǎo)體器件中，每個(gè)所述外圍拐角區(qū)域設(shè)置有拐角部分超結(jié)結(jié)構(gòu)，該拐角部分超結(jié)結(jié)構(gòu)關(guān)于延伸通過(guò)該拐角部分超結(jié)結(jié)構(gòu)的半導(dǎo)體芯片的對(duì)角線是基本線對(duì)稱的，并且該拐角部分超結(jié)結(jié)構(gòu)的一部分關(guān)于對(duì)角線而鄰近于所述第四超結(jié)結(jié)構(gòu)且具有與所述第四超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向，以及該拐角部分超結(jié)結(jié)構(gòu)的一部分關(guān)于對(duì)角線而鄰近于所述第二超結(jié)結(jié)構(gòu)且具有與所述第二超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向。

8.在根據(jù)項(xiàng)1至6中任一項(xiàng)的半導(dǎo)體器件中，每個(gè)所述外圍拐角區(qū)域設(shè)置有具有與所述第四超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向的拐角部分超結(jié)結(jié)構(gòu)。

9.在根據(jù)項(xiàng)8的半導(dǎo)體器件中，所述拐角部分超結(jié)結(jié)構(gòu)具有削減的外部。

10.一種半導(dǎo)體器件，包括：(a)半導(dǎo)體芯片，具有第一主表面和第二主表面，所述第一主表面設(shè)置有功率MOSFET的源極電極，所述第二主表面設(shè)置有所述功率MOSFET的漏極電極；(b)第一導(dǎo)電類型的漂移區(qū)域，設(shè)置在所述半導(dǎo)體芯片的基本上整個(gè)第一主表面中；(c)基本上設(shè)置在所述第一主表面的中間部分處的基本上矩形的有源單元區(qū)域、沿著所述有源單元區(qū)域的各個(gè)側(cè)部設(shè)置在所述有源單元區(qū)域的外側(cè)的外圍側(cè)部區(qū)域以及設(shè)置在所述有源單元區(qū)域的各個(gè)拐角部分的外側(cè)的外圍拐角區(qū)域；(d)第一超結(jié)結(jié)構(gòu)，具有第一取向，并且設(shè)置在所述單元區(qū)域的基本上整個(gè)表面中和所述漂移區(qū)域中；(e)第二超結(jié)結(jié)構(gòu)和第三超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向，并且在所述第一超結(jié)結(jié)構(gòu)的第一取向的方向中設(shè)置在所述有源單元區(qū)域的兩側(cè)上的每個(gè)所述外圍側(cè)部區(qū)域的漂移區(qū)域中從而耦合到所述第一超結(jié)結(jié)構(gòu)；(f)第四超結(jié)結(jié)構(gòu)和第五超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的取向基本上正交的取向，并在與所述第一超結(jié)結(jié)構(gòu)的第一取向的方向正交的方向上設(shè)置在所述有源單元區(qū)域的兩側(cè)上的每個(gè)所述外圍側(cè)部區(qū)域的漂移區(qū)域中；(g)第二導(dǎo)電類型的主結(jié)區(qū)域，其為所述有源單元區(qū)域的外端部分并且設(shè)置在所述漂移區(qū)域的表面中使得圍繞所述有源單元區(qū)域；(h)第二導(dǎo)電類型的表面降低表面場(chǎng)區(qū)域，設(shè)置在所述漂移區(qū)域的表面中使得耦合到所述主結(jié)區(qū)域的外端并圍繞所述主結(jié)區(qū)域；以及(i)拐角部分超結(jié)結(jié)構(gòu)，設(shè)置在每個(gè)所述外圍拐角區(qū)域中，關(guān)于延伸通過(guò)所述拐角部分超結(jié)結(jié)構(gòu)的所述半導(dǎo)體芯片的對(duì)角線是基本上線對(duì)稱的，并且其一部分關(guān)于所述對(duì)角線而鄰近于所述第四超結(jié)結(jié)構(gòu)且具有與所述第四超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向，以及其一部分關(guān)于所述對(duì)角線而鄰近于所述第二超結(jié)結(jié)構(gòu)且具有與所述第二超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向。

11.在根據(jù)項(xiàng)10的半導(dǎo)體器件中，表面降低表面場(chǎng)區(qū)域的外端位于所述主結(jié)區(qū)域的外端與由所述第二至第五超結(jié)結(jié)構(gòu)形成的外圍超結(jié)區(qū)域的外端之間的中間區(qū)域中。

12.在根據(jù)項(xiàng)10或11的半導(dǎo)體器件中，表面降低表面場(chǎng)區(qū)域的外端基本位于所述主結(jié)區(qū)域的外端與由所述第二至第五超結(jié)結(jié)構(gòu)形成的所述外圍超結(jié)區(qū)域的外端之間的中部處。

13.在根據(jù)項(xiàng)10至12中任一項(xiàng)的半導(dǎo)體器件中，所述第一至第五超結(jié)結(jié)構(gòu)由溝槽外延填充方法形成。

14.在根據(jù)項(xiàng)10至13中任一項(xiàng)的半導(dǎo)體器件中，在由所述第二至第五超結(jié)結(jié)構(gòu)形成的所述外圍超結(jié)區(qū)域之上，設(shè)置在該區(qū)域之上環(huán)行延伸的多個(gè)浮置場(chǎng)板。

15.一種半導(dǎo)體器件，包括：(a)半導(dǎo)體芯片，具有第一主表面和第二主表面，所述第一主表面設(shè)置有功率MOSFET的源極電極，所述第二主表面設(shè)置有所述功率MOSFET的漏極電極；(b)第一導(dǎo)電類型的漂移區(qū)域，設(shè)置在所述半導(dǎo)體芯片的基本上整個(gè)第一主表面中；(c)基本上設(shè)置在所述第一主表面的中間部分處的基本上矩形的有源單元區(qū)域、沿著所述有源單元區(qū)域的各個(gè)側(cè)部設(shè)置在所述有源單元區(qū)域的外側(cè)的外圍側(cè)部區(qū)域以及設(shè)置在所述有源單元區(qū)域的各個(gè)拐角部分的外側(cè)的外圍拐角區(qū)域；(d)第一超結(jié)結(jié)構(gòu)，具有第一取向，并且設(shè)置在所述單元區(qū)域的基本上整個(gè)表面中和所述漂移區(qū)域中；(e)第二超結(jié)結(jié)構(gòu)和第三超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向，并且在所述第一超結(jié)結(jié)構(gòu)的第一取向的方向中設(shè)置在所述有源單元區(qū)域的兩側(cè)上的每個(gè)所述外圍側(cè)部區(qū)域的漂移區(qū)域中從而耦合到所述第一超結(jié)結(jié)構(gòu)；(f)第四超結(jié)結(jié)構(gòu)和第五超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的取向基本上正交的取向，并在與所述第一超結(jié)結(jié)構(gòu)的第一取向的方向正交的方向上設(shè)置在所述有源單元區(qū)域的兩側(cè)上的每個(gè)所述外圍側(cè)部區(qū)域的漂移區(qū)域中；(g)第二導(dǎo)電類型的主結(jié)區(qū)域，其為所述有源單元區(qū)域的外端部分并且設(shè)置在所述漂移區(qū)域的表面中使得圍繞所述有源單元區(qū)域；(h)第二導(dǎo)電類型的表面降低表面場(chǎng)區(qū)域，設(shè)置在所述漂移區(qū)域的表面中使得耦合到所述主結(jié)區(qū)域的外端并圍繞所述主結(jié)區(qū)域；以及(i)拐角部分超結(jié)結(jié)構(gòu)，設(shè)置在每個(gè)所述外圍拐角區(qū)域中，具有與所述第四超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向，并且具有削減的外部。

16.在根據(jù)項(xiàng)15的半導(dǎo)體器件中，表面降低表面場(chǎng)區(qū)域的外端位于所述主結(jié)區(qū)域的外端與由所述第二至第五超結(jié)結(jié)構(gòu)形成的外圍超結(jié)區(qū)域的外端之間的中間區(qū)域中。

17.根據(jù)項(xiàng)15的半導(dǎo)體器件中，表面降低表面場(chǎng)區(qū)域的外端基本位于所述主結(jié)區(qū)域的外端與由所述第二至第五超結(jié)結(jié)構(gòu)形成的所述外圍超結(jié)區(qū)域的外端之間的中部處。

18.根據(jù)項(xiàng)15至17中任一項(xiàng)的半導(dǎo)體器件中，所述第一至第五超結(jié)結(jié)構(gòu)由溝槽外延填充方法形成。

19.在根據(jù)項(xiàng)15至18中任一項(xiàng)的半導(dǎo)體器件中，在由第二至第五超結(jié)結(jié)構(gòu)形成的外圍超結(jié)區(qū)域之上，設(shè)置在該區(qū)域之上環(huán)行延伸的多個(gè)浮置場(chǎng)板。

接下來(lái)，將對(duì)本申請(qǐng)中公開的本發(fā)明的另一實(shí)施例(主要涉及第二部分)的概要給出描述。

1.一種半導(dǎo)體器件，包括：(a)半導(dǎo)體芯片，具有第一主表面和第二主表面，所述第一主表面設(shè)置有功率MOSFET的源極電極，所述第二主表面設(shè)置有所述功率MOSFET的漏極電極；(b)第一導(dǎo)電類型的漂移區(qū)域，設(shè)置在所述半導(dǎo)體芯片的基本上整個(gè)第一主表面中；(c)基本上設(shè)置在所述第一主表面的中間部分處的基本上矩形的有源單元區(qū)域、沿著所述有源單元區(qū)域的各個(gè)側(cè)部設(shè)置在所述有源單元區(qū)域的外側(cè)的外圍側(cè)部區(qū)域以及設(shè)置在所述有源單元區(qū)域的各個(gè)拐角部分的外側(cè)的外圍拐角區(qū)域；(d)第一超結(jié)結(jié)構(gòu)，具有第一取向，并且設(shè)置在所述單元區(qū)域的基本上整個(gè)表面中和所述漂移區(qū)域中；(e)第二超結(jié)結(jié)構(gòu)和第三超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向，并且在所述第一超結(jié)結(jié)構(gòu)的第一取向的方向中設(shè)置在所述有源單元區(qū)域的兩側(cè)上的每個(gè)所述外圍側(cè)部區(qū)域的漂移區(qū)域中從而耦合到所述第一超結(jié)結(jié)構(gòu)；(f)第四超結(jié)結(jié)構(gòu)和第五超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的取向基本上正交的取向，并在與所述第一超結(jié)結(jié)構(gòu)的第一取向的方向正交的方向上設(shè)置在所述有源單元區(qū)域的兩側(cè)上的每個(gè)所述外圍側(cè)部區(qū)域的漂移區(qū)域中；(g)第二導(dǎo)電類型的主結(jié)區(qū)域，其為所述有源單元區(qū)域的外端部分并且設(shè)置在所述漂移區(qū)域的表面中使得圍繞所述有源單元區(qū)域；(h)多個(gè)浮置場(chǎng)板，經(jīng)由絕緣膜設(shè)置在第一主表面之上并且設(shè)置在主結(jié)區(qū)域外側(cè)使得圍繞有源單元區(qū)域；以及(i)樹脂模制體，基本上覆蓋半導(dǎo)體芯片的整個(gè)第一主表面。在該半導(dǎo)體器件中，每個(gè)浮置場(chǎng)板在寬度方向上、在覆蓋與浮置場(chǎng)板鄰近的第二導(dǎo)電類型的列環(huán)行區(qū)域的外端部分的范圍中延伸，在第二導(dǎo)電類型的列環(huán)行區(qū)域的中間線之上延伸，而不在其更靠近有源單元區(qū)域的內(nèi)端附近之上延伸。

2.根據(jù)項(xiàng)1的半導(dǎo)體器件，還包括：(j)第二導(dǎo)電類型的表面降低表面場(chǎng)區(qū)域，設(shè)置在漂移區(qū)域的表面中使得耦合到主結(jié)區(qū)域的外端并圍繞主結(jié)區(qū)域。

3.在根據(jù)項(xiàng)1或2的半導(dǎo)體器件中，浮置場(chǎng)板針對(duì)每個(gè)第二導(dǎo)電類型的列環(huán)行區(qū)域而設(shè)置。

4.在根據(jù)項(xiàng)1至3中任一項(xiàng)的半導(dǎo)體器件中，每個(gè)浮置場(chǎng)板呈現(xiàn)矩形框形狀，該矩形框形狀的每個(gè)拐角部分都被彎曲成直角。

5.在根據(jù)項(xiàng)1至3中任一項(xiàng)的半導(dǎo)體器件中，每個(gè)浮置場(chǎng)板呈現(xiàn)矩形框形狀，該矩形框形狀的每個(gè)拐角部分都被圓弧化。

6.根據(jù)項(xiàng)1至5中任一項(xiàng)的半導(dǎo)體器件，還包括：(k)第一導(dǎo)電類型的環(huán)區(qū)域，設(shè)置在漂移區(qū)域的表面中以及主結(jié)區(qū)域的外側(cè)，使得沿著與第一導(dǎo)電類型的環(huán)區(qū)域鄰近的第二導(dǎo)電類型的列環(huán)行區(qū)域的內(nèi)端圍繞有源單元區(qū)域。

7.在根據(jù)項(xiàng)1至6中任一項(xiàng)的半導(dǎo)體器件中，第一導(dǎo)電類型的環(huán)區(qū)域針對(duì)每個(gè)第二導(dǎo)電類型的列環(huán)行區(qū)域而設(shè)置。

8.根據(jù)項(xiàng)7的半導(dǎo)體器件，還包括：(l)第二導(dǎo)電類型的環(huán)區(qū)域，設(shè)置在漂移區(qū)域的表面中以及主結(jié)區(qū)域的外側(cè)，使得沿著與第二導(dǎo)電類型的環(huán)區(qū)域鄰近的第二導(dǎo)電類型的列環(huán)行區(qū)域的外端圍繞有源單元區(qū)域。

9.在根據(jù)項(xiàng)1至8中任一項(xiàng)的半導(dǎo)體器件中，每個(gè)外圍拐角區(qū)域設(shè)置有拐角部分超結(jié)結(jié)構(gòu)，該拐角部分超結(jié)結(jié)構(gòu)具有與第二超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向。

10.在根據(jù)項(xiàng)1至8中任一項(xiàng)的半導(dǎo)體器件中，拐角部分超結(jié)結(jié)構(gòu)具有削減的外部。

11.一種半導(dǎo)體器件，包括：(a)半導(dǎo)體芯片，具有第一主表面和第二主表面，所述第一主表面設(shè)置有功率MOSFET的源極電極，所述第二主表面設(shè)置有所述功率MOSFET的漏極電極；(b)第一導(dǎo)電類型的漂移區(qū)域，設(shè)置在所述半導(dǎo)體芯片的基本上整個(gè)第一主表面中；(c)基本上設(shè)置在所述第一主表面的中間部分處的基本上矩形的有源單元區(qū)域、沿著所述有源單元區(qū)域的各個(gè)側(cè)部設(shè)置在所述有源單元區(qū)域的外側(cè)的外圍側(cè)部區(qū)域以及設(shè)置在所述有源單元區(qū)域的各個(gè)拐角部分的外側(cè)的外圍拐角區(qū)域；(d)第一超結(jié)結(jié)構(gòu)，具有第一取向，并且設(shè)置在所述單元區(qū)域的基本上整個(gè)表面中和所述漂移區(qū)域中；(e)第二超結(jié)結(jié)構(gòu)和第三超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的取向正交的第二取向，在第一超結(jié)結(jié)構(gòu)的第一取向的方向中設(shè)置在有源單元區(qū)域的兩側(cè)上的每個(gè)外圍側(cè)部區(qū)域的漂移區(qū)域中；(f)第四超結(jié)結(jié)構(gòu)和第五超結(jié)結(jié)構(gòu)，每個(gè)都具有與第一超結(jié)結(jié)構(gòu)的取向基本上相同的取向，并在與第一超結(jié)結(jié)構(gòu)的第一取向正交的方向上設(shè)置在有源單元區(qū)域的兩側(cè)上的每個(gè)外圍側(cè)部區(qū)域的漂移區(qū)域中；(g)第二導(dǎo)電類型的主結(jié)區(qū)域，其為有源單元區(qū)域的外端部分并且設(shè)置在漂移區(qū)域的表面中使得圍繞有源單元區(qū)域；以及(h)第一導(dǎo)電類型的環(huán)區(qū)域，設(shè)置在漂移區(qū)域的表面中以及主結(jié)區(qū)域的外側(cè)，使得沿著與第一導(dǎo)電類型的環(huán)區(qū)域鄰近的第二導(dǎo)電類型的列環(huán)行區(qū)域的內(nèi)端圍繞有源單元區(qū)域；以及(i)樹脂模制體，基本上覆蓋半導(dǎo)體芯片的整個(gè)第一主表面。

12.在根據(jù)項(xiàng)11的半導(dǎo)體器件中，第一導(dǎo)電類型的環(huán)區(qū)域針對(duì)每個(gè)第二導(dǎo)電類型的列環(huán)行區(qū)域而設(shè)置。

13.根據(jù)項(xiàng)11或12的半導(dǎo)體器件，還包括：(j)第二導(dǎo)電類型的表面降低表面場(chǎng)區(qū)域，設(shè)置在漂移區(qū)域的表面中，使得耦合到主結(jié)區(qū)域的外端并圍繞主結(jié)區(qū)域。

14.根據(jù)項(xiàng)11至13中任一項(xiàng)的半導(dǎo)體器件，還包括：(k)多個(gè)浮置場(chǎng)板，經(jīng)由絕緣膜設(shè)置在第一主表面之上并且設(shè)置在主結(jié)區(qū)域的外側(cè)，使得圍繞有源單元區(qū)域。

15.在根據(jù)項(xiàng)14的半導(dǎo)體器件中，浮置場(chǎng)板針對(duì)每個(gè)第二導(dǎo)電類型的列環(huán)行區(qū)域而設(shè)置。

16.根據(jù)項(xiàng)11至15中任一項(xiàng)的半導(dǎo)體器件，還包括：(l)第二導(dǎo)電類型的環(huán)區(qū)域，設(shè)置在漂移區(qū)域的表面中以及主結(jié)區(qū)域的外側(cè)，使得沿著與第二導(dǎo)電類型的環(huán)區(qū)域鄰近的第二導(dǎo)電類型的列環(huán)行區(qū)域的外端圍繞有源單元區(qū)域。

17.在根據(jù)項(xiàng)11至16中任一項(xiàng)的半導(dǎo)體器件中，每個(gè)外圍拐角區(qū)域設(shè)置有拐角部分超結(jié)結(jié)構(gòu)，該拐角部分超結(jié)結(jié)構(gòu)具有與第二超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向。

18.在根據(jù)項(xiàng)11至16中任一項(xiàng)的半導(dǎo)體器件中，拐角部分超結(jié)結(jié)構(gòu)具有削減的外部。

19.在根據(jù)項(xiàng)11至18中任一項(xiàng)的半導(dǎo)體器件，浮置場(chǎng)板中的至少一個(gè)在絕緣膜中具有高度差。

接下來(lái)，也將對(duì)本申請(qǐng)中公開的本發(fā)明的又一實(shí)施例(主要涉及第三部分)的概要給出描述。

1.一種半導(dǎo)體器件，包括：(a)半導(dǎo)體芯片，具有第一主表面和第二主表面，所述第一主表面設(shè)置有功率MOSFET的源極電極，所述第二主表面設(shè)置有所述功率MOSFET的漏極電極；(b)第一導(dǎo)電類型的漂移區(qū)域，設(shè)置在所述半導(dǎo)體芯片的基本上整個(gè)第一主表面中；(c)基本上設(shè)置在所述第一主表面的中間部分處的基本上矩形的有源單元區(qū)域、沿著所述有源單元區(qū)域的各個(gè)側(cè)部設(shè)置在所述有源單元區(qū)域的外側(cè)的外圍側(cè)部區(qū)域以及設(shè)置在所述有源單元區(qū)域的各個(gè)拐角部分的外側(cè)的外圍拐角區(qū)域；(d)第一超結(jié)結(jié)構(gòu)，具有第一取向，并且設(shè)置在所述單元區(qū)域的基本上整個(gè)表面中和所述漂移區(qū)域中；(e)第二超結(jié)結(jié)構(gòu)和第三超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的寬度和取向基本上相同的寬度和取向，并且在所述第一超結(jié)結(jié)構(gòu)的第一取向的方向中設(shè)置在所述有源單元區(qū)域的兩側(cè)上的每個(gè)所述外圍側(cè)部區(qū)域的漂移區(qū)域中從而耦合到所述第一超結(jié)結(jié)構(gòu)；(f)第四超結(jié)結(jié)構(gòu)和第五超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的取向基本上正交的取向，并在與所述第一超結(jié)結(jié)構(gòu)的第一取向的方向正交的方向上設(shè)置在所述有源單元區(qū)域的兩側(cè)上的每個(gè)所述外圍側(cè)部區(qū)域的漂移區(qū)域中；(g)第二導(dǎo)電類型的主結(jié)區(qū)域，其為所述有源單元區(qū)域的外端部分并且設(shè)置在所述漂移區(qū)域的表面中使得圍繞所述有源單元區(qū)域；以及(h)拐角部分超結(jié)結(jié)構(gòu)，設(shè)置在每個(gè)外圍拐角區(qū)域的漂移區(qū)域中。在該半導(dǎo)體器件中，拐角部分超結(jié)結(jié)構(gòu)布置成使得維持局部電荷平衡。

2.根據(jù)項(xiàng)1的半導(dǎo)體器件，還包括：(i)第二導(dǎo)電類型的表面降低表面場(chǎng)區(qū)域，設(shè)置在漂移區(qū)域的表面中使得耦合到主結(jié)區(qū)域的外端并圍繞主結(jié)區(qū)域。

3.在根據(jù)項(xiàng)2的半導(dǎo)體器件中，表面降低表面場(chǎng)區(qū)域的外端位于主結(jié)區(qū)域的外端與由第二至第五超結(jié)結(jié)構(gòu)形成的外圍超結(jié)結(jié)構(gòu)的外端之間的中間區(qū)域中。

4.在根據(jù)項(xiàng)2的半導(dǎo)體器件中，表面降低表面場(chǎng)區(qū)域的外端基本上位于主結(jié)區(qū)域的外端與由第二至第五超結(jié)結(jié)構(gòu)形成的外圍超結(jié)結(jié)構(gòu)的外端之間的中間處。

5.在根據(jù)項(xiàng)1至4的半導(dǎo)體器件中，第一至第五超結(jié)結(jié)構(gòu)和拐角部分超結(jié)結(jié)構(gòu)通過(guò)溝槽外延填充方法形成。

6.在根據(jù)項(xiàng)1至5中任一項(xiàng)的半導(dǎo)體器件中，在由第二至第五超結(jié)結(jié)構(gòu)以及拐角部分超結(jié)結(jié)構(gòu)形成的外圍超結(jié)區(qū)域之上，設(shè)置在該區(qū)域之上環(huán)行延伸的多個(gè)浮置場(chǎng)板。

7.在根據(jù)項(xiàng)6的半導(dǎo)體器件中，每個(gè)浮置場(chǎng)板呈現(xiàn)矩形框形狀，該矩形框形狀的每個(gè)拐角部分都被彎曲成直角。

8.在根據(jù)項(xiàng)6的半導(dǎo)體器件中，每個(gè)浮置場(chǎng)板呈現(xiàn)矩形框形狀，該矩形框形狀的每個(gè)拐角部分都被圓弧化。

9.在根據(jù)項(xiàng)1至8中任一項(xiàng)的半導(dǎo)體器件中，拐角部分超結(jié)結(jié)構(gòu)具有削減的外部。

10.在根據(jù)項(xiàng)1至9中任一項(xiàng)的半導(dǎo)體器件中，拐角部分超結(jié)結(jié)構(gòu)不包括微列。

11.一種半導(dǎo)體器件，包括：(a)半導(dǎo)體芯片，具有第一主表面和第二主表面，所述第一主表面設(shè)置有功率MOSFET的源極電極，所述第二主表面設(shè)置有所述功率MOSFET的漏極電極；(b)第一導(dǎo)電類型的漂移區(qū)域，設(shè)置在所述半導(dǎo)體芯片的基本上整個(gè)第一主表面中；(c)基本上設(shè)置在所述第一主表面的中間部分處的基本上矩形的有源單元區(qū)域、沿著所述有源單元區(qū)域的各個(gè)側(cè)部設(shè)置在所述有源單元區(qū)域的外側(cè)的外圍側(cè)部區(qū)域以及設(shè)置在所述有源單元區(qū)域的各個(gè)拐角部分的外側(cè)的外圍拐角區(qū)域；(d)第一超結(jié)結(jié)構(gòu)，具有第一取向，并且設(shè)置在所述單元區(qū)域的基本上整個(gè)表面中和所述漂移區(qū)域中；(e)第二超結(jié)結(jié)構(gòu)和第三超結(jié)結(jié)構(gòu)，每個(gè)都具有與所述第一超結(jié)結(jié)構(gòu)的取向正交的第二取向，在第一超結(jié)結(jié)構(gòu)的第一取向的方向中設(shè)置在有源單元區(qū)域的兩側(cè)上的每個(gè)外圍側(cè)部區(qū)域的漂移區(qū)域中；(f)第四超結(jié)結(jié)構(gòu)和第五超結(jié)結(jié)構(gòu)，每個(gè)都具有與第一超結(jié)結(jié)構(gòu)的取向基本上相同的取向，并在與第一超結(jié)結(jié)構(gòu)的第一取向正交的方向上設(shè)置在有源單元區(qū)域的兩側(cè)上的每個(gè)外圍側(cè)部區(qū)域的漂移區(qū)域中；(g)第二導(dǎo)電類型的主結(jié)區(qū)域，其為有源單元區(qū)域的外端部分并且設(shè)置在漂移區(qū)域的表面中使得圍繞有源單元區(qū)域；以及(h)拐角部分超結(jié)結(jié)構(gòu)，設(shè)置在每個(gè)外圍拐角區(qū)域的漂移區(qū)域中。在該半導(dǎo)體器件中，拐角部分超結(jié)結(jié)構(gòu)布置成使得維持局部電荷平衡。

12.根據(jù)項(xiàng)11的半導(dǎo)體器件，還包括：(i)第二導(dǎo)電類型的表面降低表面場(chǎng)區(qū)域，設(shè)置在漂移區(qū)域的表面中，使得耦合到主結(jié)區(qū)域的外端并圍繞主結(jié)區(qū)域。

13.根據(jù)項(xiàng)11或12的半導(dǎo)體器件，還包括：(j)多個(gè)浮置場(chǎng)板，經(jīng)由絕緣膜設(shè)置在第一主表面之上并且設(shè)置在主結(jié)區(qū)域的外側(cè)，使得圍繞有源單元區(qū)域；以及(k)樹脂模制體，基本上覆蓋半導(dǎo)體芯片的整個(gè)第一主表面。

14.在根據(jù)項(xiàng)13的半導(dǎo)體器件中，每個(gè)浮置場(chǎng)板在寬度方向上、在覆蓋與浮置場(chǎng)板鄰近的第二導(dǎo)電類型的列環(huán)行區(qū)域的外端部分的范圍中延伸，在第二導(dǎo)電類型的列環(huán)行區(qū)域的中間線之上延伸，而不在其更靠近有源單元區(qū)域的內(nèi)端附近之上延伸。

15.在根據(jù)項(xiàng)13或14的半導(dǎo)體器件中，浮置場(chǎng)板針對(duì)每個(gè)第二導(dǎo)電類型的列環(huán)行區(qū)域而設(shè)置。

16.在根據(jù)項(xiàng)11至15中任一項(xiàng)的半導(dǎo)體器件中，第一至第五超結(jié)結(jié)構(gòu)和拐角部分超結(jié)結(jié)構(gòu)通過(guò)溝槽外延填充方法形成。

17.在根據(jù)項(xiàng)13至16中任一項(xiàng)的半導(dǎo)體器件中，每個(gè)浮置場(chǎng)板呈現(xiàn)矩形框形狀，該矩形框形狀的每個(gè)拐角部分都被彎曲成直角。

18.在根據(jù)項(xiàng)13至16中任一項(xiàng)的半導(dǎo)體器件中，每個(gè)浮置場(chǎng)板呈現(xiàn)矩形框形狀，該矩形框形狀的每個(gè)拐角部分都被圓弧化。

19.在根據(jù)項(xiàng)11至項(xiàng)18中任一項(xiàng)的半導(dǎo)體器件，還包括：(l)第一導(dǎo)電類型的環(huán)區(qū)域，設(shè)置在漂移區(qū)域的表面中以及主結(jié)區(qū)域的外側(cè)使得沿著與第一導(dǎo)電類型的環(huán)區(qū)域鄰近的第二導(dǎo)電類型的列環(huán)行區(qū)域的內(nèi)端圍繞有源單元區(qū)域。

20.在根據(jù)項(xiàng)19的半導(dǎo)體器件中，第一導(dǎo)電類型的環(huán)區(qū)域針對(duì)每個(gè)第二導(dǎo)電類型的列環(huán)行區(qū)域而設(shè)置。

21.根據(jù)項(xiàng)11至項(xiàng)20中任一項(xiàng)的半導(dǎo)體器件，還包括：(m)第二導(dǎo)電類型的環(huán)區(qū)域，設(shè)置在漂移區(qū)域的表面中以及主結(jié)區(qū)域的外側(cè)使得沿著與第二導(dǎo)電類型的環(huán)區(qū)域鄰近的第二導(dǎo)電類型的列環(huán)行區(qū)域的外端圍繞有源單元區(qū)域。

22.在根據(jù)項(xiàng)11至項(xiàng)21中任一項(xiàng)的半導(dǎo)體器件中，拐角部分超結(jié)結(jié)構(gòu)具有削減的外部。

23.在根據(jù)項(xiàng)11至項(xiàng)22中任一項(xiàng)的半導(dǎo)體器件，拐角部分超結(jié)結(jié)構(gòu)不包括微列。

[對(duì)本申請(qǐng)中的描述形式、基本術(shù)語(yǔ)及其使用的說(shuō)明]

1.在本申請(qǐng)中，必要時(shí)為了方便起見，實(shí)施例的描述可以使得在其描述中將實(shí)施例劃分成多個(gè)部分或章節(jié)。然而，除非另外特別明確地描述，否則它們絕不是彼此無(wú)關(guān)的或者彼此不同的，并且單個(gè)例子的各個(gè)部分中的一個(gè)部分是其它部分的一部分或整體的細(xì)節(jié)、變型等等。原則上，將省略對(duì)類似部分的重復(fù)描述。實(shí)施例中的每個(gè)構(gòu)成要素并非是必不可少的，除非另外特別明確地描述、除非構(gòu)成要素理論上限于給定數(shù)目或者除非從上下文看構(gòu)成要素顯然是必不可少的。

同樣在本申請(qǐng)中，當(dāng)提及“半導(dǎo)體器件”時(shí)，它主要是指各種分立晶體管(有源元件)或是指其中在半導(dǎo)體芯片等(例如單晶硅襯底)之上在這種分立晶體管周圍集成電阻器、電容器等的器件?？梢允境龅母鞣N晶體管的代表性例子包括由MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)代表的MISFET(金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管)?？梢允境龅母鞣N分立晶體管的代表性例子包括功率MOSFET和IGBT(絕緣柵雙極晶體管)。

注意，在本申請(qǐng)中，“半導(dǎo)體有源元件”指晶體管、二極管等。

2.類似地，即使當(dāng)在實(shí)施例等的描述中與材料、組成等相關(guān)聯(lián)地使用如“X由A組成”這樣的用語(yǔ)時(shí)，也不排除包含除了A之外的元素作為其主要構(gòu)成元素之一的材料、組成等，除非另外特別明確地描述或者除非從上下文中看它明顯排除這種材料、組成等。例如，當(dāng)提及組分時(shí)，該用語(yǔ)意味著“X包含A作為主要組分”等。將明白的是，即使當(dāng)提及例如“硅部件”等時(shí)，它也不限于純硅，而是還包括包含SiGe合金、包含硅作為主要組分的另一多元素合金、另一添加劑等的部件。類似地，還將明白的是，即使當(dāng)提及“氧化硅膜”、“基于氧化硅的絕緣膜”等時(shí)，它不僅包括相對(duì)純的未摻雜二氧化硅，而且包括FSG(氟硅玻璃)、基于TEOS的氧化硅、SiOC(碳氧化硅)、碳摻雜氧化硅、OSG(氧硅玻璃)、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)等的熱氧化物膜、CVD氧化物膜、諸如SOG(旋涂玻璃)或NCS(納米聚類硅石)之類的涂覆氧化硅、通過(guò)在如上所述相同部件中引入孔得到的基于硅石的低k絕緣膜(多孔絕緣膜)、與包含上述這些中的任一個(gè)作為其主要構(gòu)成元素的另一基于硅的絕緣膜的復(fù)合膜等。

作為與基于氧化硅的絕緣膜一起在半導(dǎo)體領(lǐng)域中共同使用的基于硅的絕緣膜，存在基于氮化硅的絕緣膜。屬于這一體系的材料包括SiN、SiCN、SiNH、SiCNH等。這里，除非另外特別明確地描述，否則當(dāng)提及“氮化硅”時(shí)，它包括SiN和SiNH二者。類似地，除非另外特別明確地描述，否則當(dāng)提及“SiCN”時(shí)，它包括SiCN和SiCNH二者。

SiC具有與SiN類似的特性，同時(shí)在大多數(shù)情況下，SiON也應(yīng)歸類到基于氧化硅的絕緣膜中。

3.類似地，還將明白的是，盡管與圖形、位置、屬性等相關(guān)聯(lián)地示出了優(yōu)選例子，但該圖形、位置、屬性等并不嚴(yán)格限于此，除非另外特別明確描述或者除非從上下文中看該圖形、位置、屬性等明顯嚴(yán)格限于此。

4.此外，當(dāng)提及特定數(shù)值或數(shù)量時(shí)，它可以是大于或小于特定數(shù)值的值，除非另外特別明確描述、除非該數(shù)值理論上限于給定數(shù)目或者除非從上下文中看該數(shù)值明顯限于給定數(shù)目。

5.當(dāng)提及“晶片”時(shí)，通常是指其上方形成半導(dǎo)體器件(與半導(dǎo)體集成電路器件或電子器件一樣)的單晶硅晶片，但將明白的是，該“晶片”還包括絕緣襯底和半導(dǎo)體層等的復(fù)合晶片，諸如外延晶片、SOI襯底或LCD玻璃襯底。

6.一般而言，超結(jié)結(jié)構(gòu)是這樣的：在給定導(dǎo)電類型的半導(dǎo)體區(qū)域中已經(jīng)基本上等距離地插入相反導(dǎo)電類型的柱形或板狀列區(qū)域使得維持電荷平衡。在本申請(qǐng)中，當(dāng)提及通過(guò)溝槽填滿方法形成的“超結(jié)結(jié)構(gòu)”時(shí)，它是指其中在給定導(dǎo)電類型的半導(dǎo)體區(qū)域中原則上已經(jīng)基本上等距離地插入板狀“列區(qū)域”(通常具有板狀形狀但也可以是弧線化或彎曲的)使得維持電荷平衡的結(jié)構(gòu)。在實(shí)施例中，將對(duì)通過(guò)在N型半導(dǎo)體層(例如漂移區(qū)域)中平行地等距離放置P型列形成的結(jié)構(gòu)給出描述。各個(gè)部分中的P型列的厚度Wp(例如圖54中)取決于其位置可以彼此不同，但當(dāng)通過(guò)溝槽填滿方法制造超結(jié)結(jié)構(gòu)時(shí)，P型列優(yōu)選地具有相同的厚度Wp(寬度)。這是因?yàn)?，如果溝槽的寬度不同，則填充特性隨部分的不同而不同。

關(guān)于超結(jié)結(jié)構(gòu)，“取向”指當(dāng)與芯片的主表面相對(duì)應(yīng)地二維察看(在與芯片或晶片的主表面平行的平面中)形成超結(jié)結(jié)構(gòu)的P型列或N型列時(shí)該P(yáng)型列或N型列的縱向方向。

而且，“外圍超結(jié)區(qū)域”是指作為有源單元區(qū)域外側(cè)的外圍區(qū)域(即，邊緣端接區(qū)域)且其中設(shè)置超結(jié)結(jié)構(gòu)的區(qū)域。

而且，在本申請(qǐng)中，其中耗盡層在外圍超結(jié)區(qū)域的主區(qū)域(除了其包括拐角等的部分)中延伸的自由度為3的結(jié)構(gòu)稱為“3D-降低表面場(chǎng)結(jié)構(gòu)”，并且其中自由度為2的結(jié)構(gòu)稱為“2D-降低表面場(chǎng)結(jié)構(gòu)”。

在本申請(qǐng)中，關(guān)于Resurf(降低表面場(chǎng))結(jié)構(gòu)，表面降低表面場(chǎng)區(qū)域(具體為“P^-型降低表面場(chǎng)區(qū)域”或“結(jié)端接延伸”)是指如下區(qū)域：在漂移區(qū)域的表面區(qū)域中形成、耦合到形成溝道區(qū)域的P型本體區(qū)域(P型阱區(qū)域)的端部、并且具有與P型本體區(qū)域的導(dǎo)電類型相同的導(dǎo)電類型以及比P型本體區(qū)域的雜質(zhì)濃度低的雜質(zhì)濃度(當(dāng)向主結(jié)施加反向電壓時(shí)該區(qū)域完全耗盡時(shí)的濃度水平)。通常，表面降低表面場(chǎng)區(qū)域形成為環(huán)狀形狀使得圍繞單元部分。一般的場(chǎng)板是指如下部分：作為耦合到源極電勢(shì)或與之等同的電勢(shì)的導(dǎo)體膜圖案、經(jīng)由絕緣膜在漂移區(qū)域的表面(器件表面)之上延伸并且以環(huán)狀配置圍繞單元部分。另一方面，浮置場(chǎng)板是指與一般的場(chǎng)板類似的場(chǎng)板，但置于浮置狀態(tài)。

而且，浮置場(chǎng)環(huán)或場(chǎng)限環(huán)是指如下雜質(zhì)區(qū)域或一組雜質(zhì)區(qū)域：每個(gè)雜質(zhì)區(qū)域設(shè)置在與P型本體區(qū)域(P型阱區(qū))分開的漂移區(qū)域的表面(器件表面)之上、具有與P型本體區(qū)域的導(dǎo)電類型相同的導(dǎo)電類型以及與P型本體區(qū)域的濃度類似的濃度(當(dāng)向主結(jié)施加反向電壓時(shí)該雜質(zhì)區(qū)域完全耗盡時(shí)的濃度水平)并且以單環(huán)或雙環(huán)配置圍繞單元部分。

而且，在本申請(qǐng)中，用語(yǔ)“維持局部電荷平衡”指例如當(dāng)二維察看芯片主表面時(shí)，在列的厚度(Wp或Wn)的量級(jí)的距離范圍中實(shí)現(xiàn)電荷平衡。

[實(shí)施例的細(xì)節(jié)]

將更具體地描述實(shí)施例。以下將通過(guò)把本發(fā)明劃分成多個(gè)部分來(lái)描述實(shí)施例的細(xì)節(jié)。除非特別指出，否則涉及的“章節(jié)”、“實(shí)施例”等是指原則上屬于同一部分的章節(jié)、實(shí)施例等。

在附圖中，通過(guò)相同或類似的標(biāo)記或參考標(biāo)號(hào)標(biāo)示相同或類似的部分，并且原則上將不重復(fù)其描述。

在附圖中，當(dāng)陰影等導(dǎo)致復(fù)雜圖示時(shí)，或者當(dāng)將陰影化的部分和空白空間之間的區(qū)別明顯時(shí)，即使在橫截面中也可能省略陰影等。與此相關(guān)，當(dāng)從說(shuō)明書等中看在二維上靠近的孔顯然是在二維上靠近的時(shí)，即使在二維上靠近的孔的背景輪廓也可能省略，等等。另一方面，即使在橫截面中未示出，除了空白空間之外的部分也可以陰影化以清楚地表明陰影化的部分不是空白空間。

注意，為了圖示方便，在每個(gè)圖中示出的P型列的數(shù)目例如在外圍側(cè)部區(qū)域等中約為3至5個(gè)。然而，P型列的數(shù)目實(shí)際上可能超過(guò)約10個(gè)(認(rèn)為整個(gè)芯片中的P型列的數(shù)目通常在從幾百個(gè)到幾千個(gè)的范圍，但為圖示方便，將它們通過(guò)少量的P型列表示)。這里示出的例子將通過(guò)采用具有例如約幾百伏的擊穿電壓的方面來(lái)描述。在下面的例子中，將通過(guò)示例的方式描述具有約幾百伏(具體地例如約600伏)的擊穿電壓的產(chǎn)品。

注意，由本發(fā)明人提交的、有關(guān)具有超結(jié)結(jié)構(gòu)的MOSFET的專利申請(qǐng)的例子包括日本專利申請(qǐng)No.2009-263600(2009年11月19日提交)、日本專利申請(qǐng)No.2010-109957(2010年5月12日提交)、日本專利申請(qǐng)No.2010-81905(2010年3月31日提交)等。

<第一部分：主要涉及3D-降低表面場(chǎng)結(jié)構(gòu)的部分>

0.第一部分的概要

關(guān)于功率MOSFET等中的漂移區(qū)域，避免現(xiàn)有技術(shù)的硅限制施加的約束和開發(fā)具有低導(dǎo)通電阻的高擊穿電壓FET等已經(jīng)成為重要的任務(wù)。為了實(shí)現(xiàn)這個(gè)任務(wù)，已經(jīng)開發(fā)了將交替地具有相對(duì)高濃度的板條狀N型列和P型列的超結(jié)結(jié)構(gòu)引入到漂移區(qū)域中的各種方法。引入超結(jié)結(jié)構(gòu)的方法大致分為三種方法，即，多外延方法、溝槽絕緣膜填充方法和溝槽填滿方法(溝槽填充方法或溝槽外延填充方法)。在這些方法中，其中多次重復(fù)外延生長(zhǎng)和離子注入的多外延方法具有高的工藝和設(shè)計(jì)靈活性，并相應(yīng)地具有復(fù)雜的工藝步驟，從而導(dǎo)致高成本。在溝槽絕緣膜填充方法中，在對(duì)溝槽執(zhí)行傾斜離子注入之后，利用CVD(化學(xué)氣相沉積)絕緣膜填充溝槽。溝槽絕緣膜填充方法就工藝而言較簡(jiǎn)單，但就面積而言由于溝槽的面積而導(dǎo)致是不利的。

相比之下，溝槽填滿方法由于對(duì)用于填充外延生長(zhǎng)的生長(zhǎng)條件的約束而具有相對(duì)低的工藝和設(shè)計(jì)靈活性，但具有簡(jiǎn)單工藝步驟的優(yōu)點(diǎn)。鑒于此，本發(fā)明人關(guān)于將通過(guò)溝槽填滿方法等實(shí)現(xiàn)的高擊穿電壓和低導(dǎo)通電阻，研究了與功率MOSFET等的器件結(jié)構(gòu)和大規(guī)模生產(chǎn)相關(guān)聯(lián)的問(wèn)題，并發(fā)現(xiàn)以下問(wèn)題。也就是，在超結(jié)結(jié)構(gòu)中，主體單元部分(有源區(qū)域)的濃度相對(duì)高，并因此針對(duì)外圍部分(外圍區(qū)域或結(jié)端接區(qū)域)使用現(xiàn)有技術(shù)的邊緣端接結(jié)構(gòu)(結(jié)邊緣端接結(jié)構(gòu))或現(xiàn)有技術(shù)的Resurf(降低表面場(chǎng))結(jié)構(gòu)難以確保擊穿電壓等于或大于單元部分的擊穿電壓。具體而言，問(wèn)題在于，在芯片的外圍拐角部分中，由于電場(chǎng)集中，擊穿電壓的變化對(duì)于超結(jié)結(jié)構(gòu)中的電荷失衡變得敏感。

以下是本部分中公開的本發(fā)明的代表性實(shí)施例的概要的簡(jiǎn)要描述。

也就是，根據(jù)本部分中的本發(fā)明的方面，在諸如在有源單元區(qū)域和芯片外圍區(qū)域中的每一個(gè)中具有超結(jié)結(jié)構(gòu)的功率MOSFET之類的半導(dǎo)體功率器件中，與第一導(dǎo)電類型的漂移區(qū)域的表面中的第二導(dǎo)電類型的主結(jié)(圍繞有源單元區(qū)域并與溝道區(qū)域集成的雜質(zhì)區(qū)域)耦合并具有比主結(jié)濃度更低濃度的第二導(dǎo)電類型的表面降低表面場(chǎng)區(qū)域的外端位于芯片外圍區(qū)域中的超結(jié)結(jié)構(gòu)的外端與主結(jié)的外端之間的中間區(qū)域中。

以下是根據(jù)本部分中公開的本發(fā)明的代表性實(shí)施例獲得的效果的簡(jiǎn)要描述。

也就是，在諸如在有源單元區(qū)域和芯片外圍區(qū)域中的每一個(gè)中具有超結(jié)結(jié)構(gòu)的功率MOSFET之類的半導(dǎo)體功率器件中，與第一導(dǎo)電類型的漂移區(qū)域的表面中的第二導(dǎo)電類型的主結(jié)(圍繞有源單元區(qū)域并與溝道區(qū)域集成的雜質(zhì)區(qū)域)耦合并具有比主結(jié)濃度更低濃度的第二導(dǎo)電類型的表面降低表面場(chǎng)區(qū)域的外端位于芯片外圍區(qū)域中的超結(jié)結(jié)構(gòu)的外端與主結(jié)的外端之間的中部中，從而允許電場(chǎng)集中的位置遠(yuǎn)離超結(jié)結(jié)構(gòu)的外端來(lái)定位。

1.對(duì)作為本發(fā)明第一實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的器件結(jié)構(gòu)(外圍3D超結(jié)和半范圍P-降低表面場(chǎng)層)的描述(主要參見圖1至圖7)

在該例子中，將使用在基于硅的半導(dǎo)體襯底中形成并具有約600伏的源極/漏極擊穿電壓的平面型功率MOSFET作為例子(關(guān)于平面型功率MOSFET，在以下章節(jié)中也適用)給出特定描述。然而，將明白的是，本發(fā)明也可適用于具有其它擊穿電壓值的功率MOSFET和其它器件。

圖1是作為本發(fā)明第一實(shí)施例(外圍3D超結(jié)和半范圍P-降低表面場(chǎng)層)的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的整個(gè)芯片(主要是其表面區(qū)域)的頂視圖。圖2是作為本發(fā)明第一實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的整個(gè)芯片(主要是其摻雜結(jié)構(gòu)等)的頂視圖。圖3是與圖1的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)。圖4是與圖1的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(用于圖示的示意圖)。圖5是與圖4的X-X’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖。圖6是與圖4的Y-Y’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖。圖7是與圖1的有源單元部分的截取區(qū)域R2的A-A’橫截面對(duì)應(yīng)的芯片局部部分(對(duì)應(yīng)于兩個(gè)有源單元)的橫截面圖?；谶@些附圖，將對(duì)作為本發(fā)明第一實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的器件結(jié)構(gòu)(外圍3D超結(jié)和半范圍P-降低表面場(chǎng)層)給出描述。

首先，將對(duì)芯片(通常為若干毫米的方形)的上表面的示意布局給出描述。如圖1所示，在其中元件形成于方形或矩形板形式的基于硅的半導(dǎo)體襯底之上的功率MOSFET元件芯片2(其在劃分成各個(gè)芯片2之前為晶片1)中，位于中心部分中的金屬源極電極5(基于鋁的電極)占據(jù)主要面積。在金屬源極電極5之下，設(shè)置有源單元區(qū)域4，并且有源單元區(qū)域4的外端部分是P型主結(jié)6(P本體區(qū)域的外邊緣部分。注意，有源單元之下的超結(jié)結(jié)構(gòu)在基本上整個(gè)P型主結(jié)6之下延伸)。在P型主結(jié)6的內(nèi)側(cè)，設(shè)置有源單元區(qū)域4的重復(fù)結(jié)構(gòu)部分4r(P本體區(qū)域形成在位于柵極電極之間的整個(gè)重復(fù)結(jié)構(gòu)部分4r的表面區(qū)域中并呈現(xiàn)柵極電極部分從中周期性地且以切開的方式消失的二維多葉形結(jié)構(gòu))。在環(huán)狀P型主結(jié)6的外側(cè)，設(shè)置類似地具有環(huán)狀形狀的P^-型表面降低表面場(chǎng)區(qū)域8。此外，在包括P^-型表面降低表面場(chǎng)區(qū)域8的區(qū)域及其外側(cè)區(qū)域之上，設(shè)置外圍超結(jié)區(qū)域9(線性P列12p和N型漂移區(qū)域11n位于其間的區(qū)域周期性地且基本上等距地布置在外圍漂移區(qū)域11或其組合區(qū)域中)。這里，P^-型表面降低表面場(chǎng)區(qū)域8的外端位于外圍超結(jié)結(jié)構(gòu)9的外端9e與P型主結(jié)6的外端之間的中間區(qū)域中。更優(yōu)選地，P^-型表面降低表面場(chǎng)區(qū)域8的外端基本上在外圍超結(jié)結(jié)構(gòu)9的外端9e與P型主結(jié)6的外端之間的中間處。

此外，圍繞外圍超結(jié)區(qū)域9，設(shè)置基于鋁的金屬保護(hù)環(huán)3。在基于鋁的金屬保護(hù)環(huán)3和金屬源極電極5之間，設(shè)置用于將多晶硅柵極電極取出到外部的金屬柵極電極7。注意，在圖1中(這也適用于圖2至圖4)，金屬柵極電極7被夸大地描繪成寬于實(shí)際等同物，以便容易理解邊緣端接區(qū)域(Edge Termination Area)的結(jié)構(gòu)。

接下來(lái)，將對(duì)芯片2的二維擴(kuò)散結(jié)構(gòu)及其器件布局給出描述。如圖2所示，在芯片1的中心部分中，設(shè)置有源單元區(qū)域4(在該區(qū)域之下，存在有源單元部分超結(jié)結(jié)構(gòu)14，即，第一超結(jié)結(jié)構(gòu))。在有源單元區(qū)域4的內(nèi)側(cè)，設(shè)置大量線性多晶硅柵極電極15。此外，在環(huán)狀P型主結(jié)6(其為有源單元區(qū)域4的外邊緣部分并圍繞有源單元區(qū)域4)的外側(cè)，設(shè)置環(huán)狀P^-型表面降低表面場(chǎng)區(qū)域8，該環(huán)狀P^-型表面降低表面場(chǎng)區(qū)域8耦合到P型主結(jié)6并圍繞有源單元區(qū)域4。

接下來(lái)，將對(duì)圍繞有源單元部分超結(jié)結(jié)構(gòu)14(即第一超結(jié)結(jié)構(gòu))的超結(jié)結(jié)構(gòu)(即外圍超結(jié)結(jié)構(gòu)9(圖1))給出描述。在外圍側(cè)部區(qū)域16a和16c中，設(shè)置第二超結(jié)結(jié)構(gòu)18和第三超結(jié)結(jié)構(gòu)19，該第二超結(jié)結(jié)構(gòu)18和第三超結(jié)結(jié)構(gòu)19的每一個(gè)都耦合到有源單元部分超結(jié)結(jié)構(gòu)14并具有與有源單元部分超結(jié)結(jié)構(gòu)14的取向相同的取向。另一方面，在外圍側(cè)部區(qū)域16b和16d中，設(shè)置第四超結(jié)結(jié)構(gòu)21和第五超結(jié)結(jié)構(gòu)22，該第四超結(jié)結(jié)構(gòu)21和第五超結(jié)結(jié)構(gòu)22的每一個(gè)都不耦合到有源單元部分超結(jié)結(jié)構(gòu)14并且具有與有源單元部分超結(jié)結(jié)構(gòu)14的取向正交的取向。注意，在列布局中，各個(gè)外圍拐角區(qū)域17a、17b、17c和17d形成位于其下或其上的外圍側(cè)部區(qū)域16b和16d的周期性延伸區(qū)域。

圖3示出了與圖1的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的圖2部分的放大圖。如圖3所示，P^-型表面降低表面場(chǎng)區(qū)域8的外端基本上在外圍超結(jié)區(qū)域9的外端9e與圍繞其整個(gè)外圍的P型主結(jié)6的外端之間的中間處。

接下來(lái)，圖4是圖3的更示意描繪(其中P列12p的數(shù)目減少以清楚示出各個(gè)元件之間的關(guān)系)。如圖4所示，有源單元區(qū)域中的重復(fù)結(jié)構(gòu)部分4r設(shè)置有其中P+本體接觸區(qū)域23和多晶硅柵極電極15交替重復(fù)的周期性結(jié)構(gòu)(一維周期性結(jié)構(gòu))。每個(gè)N列的厚度Wn(或?qū)挾?例如約為6微米，并且每個(gè)P列的厚度Wp(或?qū)挾?例如約為4微米。因此，超結(jié)的節(jié)距約為10微米。在該例子中，N列的厚度Wn(或?qū)挾?和P列的厚度Wp(或?qū)挾?在整個(gè)芯片區(qū)域2中基本上恒定。這樣的參數(shù)也可以根據(jù)位置而變化。然而，在溝槽填滿方法中，就工藝而言，基本上恒定的參數(shù)是有利的。N列12n的每一個(gè)的雜質(zhì)(例如銻)濃度例如約為3.3×10¹⁵/cm³，而P列12p的每一個(gè)的雜質(zhì)(例如硼)濃度例如約為5.0×10¹⁵/cm³。

圖5示出了圖4的X-X’橫截面，而圖6示出了圖4的Y-Y’橫截面。如圖5和圖6所示，在芯片2的背表面1b的N+漏極區(qū)域25(N型單晶硅襯底)的表面上，設(shè)置金屬背表面漏極電極24。在N+漏極區(qū)域25之上，設(shè)置漂移區(qū)域11，該漂移區(qū)域11由N列12n和P列12b(P型漂移區(qū)域)、N型漂移區(qū)域11n等形成。在漂移區(qū)域11的表面區(qū)域中，設(shè)置P型主結(jié)6(P阱、P本體區(qū)域或其外邊緣部分)。在P本體區(qū)域6中，設(shè)置N+源極區(qū)域26、P+本體接觸區(qū)域23等。在P型主結(jié)6的外側(cè)，設(shè)置P^-型表面降低表面場(chǎng)區(qū)域8以耦合到P型主結(jié)6。在芯片2的端部中的N型漂移區(qū)域11n的表面區(qū)域中，設(shè)置N+溝道停止區(qū)域31、P+芯片外圍接觸區(qū)域32等。在成對(duì)N+源極區(qū)域26之間的半導(dǎo)體表面之上，經(jīng)由柵極絕緣膜27設(shè)置多晶硅柵極電極15。在多晶硅柵極電極15和場(chǎng)絕緣膜34之上，設(shè)置層間絕緣膜29。在層間絕緣膜29之上，形成包括金屬源極電極5和金屬保護(hù)環(huán)3的基于鋁的電極膜，并且每個(gè)基于鋁的電極膜都電耦合到P+本體接觸區(qū)域23、N+溝道停止區(qū)域31、P+芯片外圍接觸區(qū)域32等。注意，N列12n和P列12p的相應(yīng)寬度(厚度)例如約為6微米和4微米。N列12n和P列12p的相應(yīng)劑量例如約為3.3×10¹⁵/cm³和5.0×10¹⁵/cm³。

圖7示出了圖1的有源單元部分的截取區(qū)域R2的A-A’橫截面(對(duì)應(yīng)于重復(fù)結(jié)構(gòu)的兩個(gè)周期)。如圖7所示，在芯片2的背表面1b的N+漏極區(qū)域25(N型單晶硅襯底)的表面上，設(shè)置金屬背表面漏極電極24。在N+漏極區(qū)域25之上，設(shè)置漂移區(qū)域11，該漂移區(qū)域11由N列12n(N型漂移區(qū)域11n)和P列12p(P型漂移區(qū)域11p)形成。在漂移區(qū)域11的表面區(qū)域中，設(shè)置P本體區(qū)域6。在P本體區(qū)域6中，設(shè)置N+源極區(qū)域26、P+本體接觸區(qū)域23等。在成對(duì)N+源極區(qū)域26之間的半導(dǎo)體表面之上，經(jīng)由柵極絕緣膜27設(shè)置多晶硅柵極電極15。在多晶硅柵極電極15之上，設(shè)置層間絕緣膜29。在層間絕緣膜29之上，形成包括金屬源極電極5的基于鋁的電極膜，該基于鋁的電極膜電耦合到P+本體接觸區(qū)域23。

2.與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝的描述(主要參見圖8至圖22)

在該章節(jié)中，將描述與第一章節(jié)的結(jié)構(gòu)對(duì)應(yīng)的工藝。然而，這些工藝步驟對(duì)于其他結(jié)構(gòu)基本上是共同的，所以對(duì)于其他結(jié)構(gòu)原則上將不重復(fù)以下描述。

圖8是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成溝槽的步驟)的、圖5所示器件部分的晶片橫截面圖。圖9是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(去除用于形成溝槽的硬掩膜的步驟)的、圖5所示器件部分的晶片橫截面圖。圖10是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(利用P型外延層填充溝槽的步驟)的、圖5所示器件部分的晶片橫截面圖。圖11是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(CMP步驟)的、圖5所示器件部分的晶片橫截面圖。圖12是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P^-型表面降低表面場(chǎng)區(qū)域的步驟)的、圖5所示器件部分的晶片橫截面圖。圖13是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(對(duì)場(chǎng)氧化物膜進(jìn)行構(gòu)圖的步驟)的、圖5所示器件部分的晶片橫截面圖。圖14是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P本體區(qū)域的步驟)的、圖5所示器件部分的晶片橫截面圖。圖15是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成柵極絕緣膜的步驟)的、圖5所示器件部分的晶片橫截面圖。圖16是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成柵極多晶硅膜的步驟)的、圖5所示器件部分的晶片橫截面圖。圖17是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(將柵極多晶硅膜構(gòu)圖為柵極電極的步驟)的、圖5所示器件部分的晶片橫截面圖。圖18是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成源極區(qū)域的步驟)的、圖5所示器件部分的晶片橫截面圖。圖19是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成層間絕緣膜的步驟)的、圖5所示器件部分的晶片橫截面圖。圖20是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成接觸孔的步驟)的、圖5所示器件部分的晶片橫截面圖。圖21是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(延伸接觸孔并引入本體接觸區(qū)域的步驟)的、圖5所示器件部分的晶片橫截面圖。圖22是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成基于鋁的導(dǎo)電膜的步驟)的、圖5所示器件部分的晶片橫截面圖?；谶@些附圖，將對(duì)與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝等給出描述。

首先，如圖8所示，制備半導(dǎo)體晶片1，其中在摻雜有例如銻(在例如約10¹⁸/cm³至10¹⁹/cm³量級(jí)的濃度)的N型單晶硅襯底25(例如為200mm晶片，但也可以具有150mm、300mm或450mm的晶片直徑)之上，形成具有例如約45微米的厚度的磷摻雜N外延層10n(在約10¹⁵/cm³量級(jí)濃度的漂移區(qū)域，其為用作N型漂移區(qū)域11n并且也部分地用作N列12n的部分)。在半導(dǎo)體晶片1的器件表面1a(與背表面1b相對(duì)的主表面)之上，形成由例如P-TEOS(等離子體-正硅酸乙酯(Plasma-Tetraethylorthosilicate))等制成的用于形成P型列溝槽的硬掩膜33。接下來(lái)，如圖8所示，使用用于形成P型列溝槽的硬掩膜33作為掩膜，干法刻蝕N外延層10n等以形成P型列溝槽20?？梢允境龅母煞涛g氣氛的例子包括含例如Ar、SF₆、O₂等作為主要?dú)怏w成分的氣氛?？梢允境龅母煞涛g的深度范圍的例子包括例如約40微米至55微米的范圍。注意，P型列溝槽20優(yōu)選地到達(dá)N型單晶硅襯底25。然而，P型列溝槽20不一定必須到達(dá)N型單晶硅襯底25，只要鄰近于它即可。

接下來(lái)，如圖9所示，去除不再需要的硬掩膜33。

接下來(lái)，如圖10所示，關(guān)于P型列溝槽20執(zhí)行填充外延生長(zhǎng)(溝槽內(nèi)外延填充方法)以形成P型填充外延層10p(摻雜劑是在例如約10¹⁵/cm³量級(jí)濃度的硼)。P型外延區(qū)域10p是用作P型漂移區(qū)域11p并且也用作P列12p的部分?？梢允境龅挠糜谔畛渫庋由L(zhǎng)的條件的例子包括例如約1.3×10⁴帕斯卡至1.0×10⁵帕斯卡的處理壓力，四氯化硅、三氯硅烷、二氯硅烷、甲硅烷的原材料氣體，等等。

接下來(lái)，如圖11所示，通過(guò)平坦化步驟例如CMP(化學(xué)機(jī)械拋光)去除位于P型列溝槽20外部的P型填充外延層10p，而同時(shí)將半導(dǎo)體晶片1的表面1a平坦化。注意，這里除了溝槽填滿方法之外，也可以通過(guò)多外延方法形成圖11所示的超結(jié)結(jié)構(gòu)。

接下來(lái)，如圖12所示，通過(guò)熱氧化，在半導(dǎo)體晶片1的基本上整個(gè)頂表面1a之上形成氧化硅膜34(場(chǎng)絕緣膜)，并通過(guò)光刻在氧化硅膜34上方形成用于引入P^-型降低表面場(chǎng)區(qū)域的抗蝕劑膜35?？梢允境龅膱?chǎng)絕緣膜34的厚度的例子包括約350nm。

隨后，使用用于引入P^-型降低表面場(chǎng)區(qū)域的抗蝕劑膜35作為掩膜，通過(guò)(例如硼的)離子注入引入P^-型表面降低表面場(chǎng)區(qū)域8?？梢允境龅挠糜陔x子注入的條件的例子包括硼的離子種類、在例如大約200kev的優(yōu)選范圍中的注入能量以及例如約1×10¹¹/cm²至1×10¹²/cm²的優(yōu)選范圍中的劑量。之后，去除不再需要的抗蝕劑膜35。

接下來(lái)，如圖13所示，在半導(dǎo)體晶片1的頂表面1a之上，通過(guò)光刻形成用于刻蝕氧化硅膜的抗蝕劑膜36。隨后，使用抗蝕劑膜36作為掩膜，通過(guò)干法刻蝕，使用例如基于碳氟化合物的刻蝕氣體等，對(duì)場(chǎng)絕緣膜34進(jìn)行構(gòu)圖。之后，完全去除不再需要的抗蝕劑膜36。

接下來(lái)，如圖14所示，通過(guò)光刻，在半導(dǎo)體晶片1的頂表面1a之上形成用于引入P本體區(qū)域的抗蝕劑膜37(通常，在形成抗蝕劑膜37之前，在半導(dǎo)體晶片1的頂表面1a之上形成諸如例如約10nm的熱氧化膜之類的抵抗離子注入的保護(hù)膜，但省略其描述以防復(fù)雜圖示，這在其它部分中也一樣)。隨后，使用用于引入P本體區(qū)域的抗蝕劑膜37作為掩膜，通過(guò)離子注入引入P本體區(qū)域6。可以示出的用于離子注入的條件的例子包括：(1)對(duì)于第一步驟而言，硼的離子種類、在例如大約200kev的優(yōu)選范圍中的注入能量以及在例如大約10¹³/cm²量級(jí)的優(yōu)選范圍中的劑量；以及(2)對(duì)于第二步驟而言，硼的離子種類、在例如大約75kev的優(yōu)選范圍中的注入能量以及在例如大約10¹²/cm²量級(jí)(濃度在例如約10¹⁷/cm³的量級(jí)上)的優(yōu)選范圍中的劑量。之后，如圖14所示，完全去除不再需要的抗蝕劑膜37。

接下來(lái)，如圖15所示，在半導(dǎo)體晶片1的頂表面1a之上形成柵極氧化物膜27(柵極絕緣膜)?？梢允境龅臇艠O絕緣膜27的示例厚度例如從約50nm至200nm的范圍，盡管它依賴于擊穿電壓。可以示出的膜沉積方法的例子包括CVD(化學(xué)氣相沉積)、熱氧化方法等。注意，為了在柵極氧化之前進(jìn)行晶片清潔，可以應(yīng)用濕法清潔，其中例如使用第一清潔溶液(即，氨、過(guò)氧化氫和純水以1:1:5(體積比)的混合溶液)和第二清潔溶液(即，鹽酸、過(guò)氧化氫和純水以1:1:6(體積比)的混合溶液)。

接下來(lái)，如圖16所示，通過(guò)例如低壓CVD(化學(xué)氣相沉積)在柵極氧化物膜27之上形成柵極電極多晶硅膜15(具有例如約200nm至800nm的厚度)。

接下來(lái)，如圖17所示，通過(guò)干法刻蝕，將柵極電極多晶硅膜15構(gòu)圖為柵極電極15。

接下來(lái)，如圖18所示，通過(guò)光刻形成用于引入N+源極區(qū)域的抗蝕劑膜38，并使用抗蝕劑膜38作為掩膜，通過(guò)離子注入引入在芯片邊緣部分中的N+源極區(qū)域26和N+溝道停止區(qū)域31。可以示出的用于離子注入的條件的例子包括砷的離子種類、在例如大約40kev的優(yōu)選范圍中的注入能量以及在例如大約10¹⁵/cm²量級(jí)(濃度在例如約10²⁰/cm³的量級(jí)上)的優(yōu)選范圍中的劑量。之后，完全去除不再需要的抗蝕劑膜38。

接下來(lái)，如圖19所示，在半導(dǎo)體晶片1的頂表面1a的基本上整個(gè)表面之上，通過(guò)CVD等沉積PSG(磷硅玻璃)膜29(層間絕緣膜)。注意，作為層間絕緣膜29，除了PSG膜之外，還可以使用BPSG膜、TEOS膜、SOG膜、HDP(高密度等離子體)氧化硅膜、PSG膜或上述膜中多個(gè)任意膜的疊置膜?？梢允境龅膶娱g絕緣膜29的總厚度的優(yōu)選例子包括約900nm。

接下來(lái)，如圖20所示，在半導(dǎo)體晶片1的頂表面1a之上形成用于形成源極接觸孔的抗蝕劑膜41，并使用抗蝕劑膜41作為掩膜，通過(guò)干法刻蝕對(duì)源極接觸孔39等進(jìn)行開口。隨后，完全去除不再需要的抗蝕劑膜41。

接下來(lái)，如圖21所示，刻蝕硅襯底，然后通過(guò)離子注入引入P+本體接觸區(qū)域23和P+芯片外圍接觸區(qū)域32?？梢允境龅挠糜陔x子注入的條件的例子包括BF₂的離子種類、在例如大約30kev的優(yōu)選范圍中的注入能量以及在例如大約10¹⁵/cm²量級(jí)(濃度在例如約10¹⁹/cm³的量級(jí)上)的優(yōu)選范圍中的劑量。

接下來(lái)，如圖22所示，經(jīng)由TiW等的阻擋金屬膜、通過(guò)濺射等沉積基于鋁的金屬層，并對(duì)基于鋁的金屬層進(jìn)行構(gòu)圖以形成金屬源極電極5、保護(hù)環(huán)電極3等。

然后，必要時(shí)，在上層中形成諸如例如無(wú)機(jī)最終鈍化膜或有機(jī)-無(wú)機(jī)最終鈍化膜之類的最終鈍化膜，并在最終鈍化膜中形成焊盤開口和柵極開口。作為最終鈍化膜，可以形成諸如無(wú)機(jī)最終鈍化膜或有機(jī)-無(wú)機(jī)最終鈍化膜之類的單層膜，或者除此之外，也可以在下層無(wú)機(jī)最終鈍化膜之上疊置有機(jī)-無(wú)機(jī)最終鈍化膜等。

接下來(lái)，執(zhí)行背面研磨處理，以將原始晶片厚度(例如約750微米)減小到例如約80微米至280微米(即少于300微米的厚度)。

此外，在晶片1的背表面1b之上，通過(guò)濺射膜沉積來(lái)沉積金屬背表面漏極電極24(參見圖5至圖7)。背表面金屬電極膜24包括例如背表面鈦膜(金和鎳的擴(kuò)散阻止層)、背表面鎳膜(對(duì)芯片鍵合材料的粘合層)、背表面金膜(鎳的氧化阻止層)等(按照與晶片1的距離增加的順序提及)。之后，將晶片1劃分成各個(gè)芯片，從而得到如圖1所示的器件。

3.對(duì)作為本發(fā)明第二實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET等的器件結(jié)構(gòu)(外圍3D超結(jié)、半范圍P-降低表面場(chǎng)層和浮置場(chǎng)板)的描述(主要參見圖23至圖26)

除了浮置場(chǎng)板之外，本章節(jié)中描述的例子與第一章節(jié)中描述的結(jié)構(gòu)相同(例如圖1、圖2和圖7是相同的)，所以將只對(duì)不同部分給出描述。在其外圍中不具有超結(jié)結(jié)構(gòu)的器件中，以單環(huán)或雙環(huán)配置布置環(huán)狀浮置場(chǎng)環(huán)(場(chǎng)限環(huán))并由此防止不期望的電場(chǎng)集中通常是有效的。然而，在具有超結(jié)結(jié)構(gòu)的器件中，一般難以使用浮置場(chǎng)環(huán)，當(dāng)向主結(jié)施加反向電壓時(shí)(在截至狀態(tài)中)該浮置場(chǎng)環(huán)不是完全耗盡的。因此，這里將對(duì)使用浮置場(chǎng)板作為替代給出描述。

圖23(對(duì)應(yīng)于圖3)是與作為本發(fā)明第二實(shí)施例(外圍3D超結(jié)、半范圍P-降低表面場(chǎng)層和浮置場(chǎng)板)的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的、與圖1的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)。圖24(對(duì)應(yīng)于圖4)是與圖23所示芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(用于圖示的示意圖)。圖25(對(duì)應(yīng)于圖5)是與圖24的X-X’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖。圖26(對(duì)應(yīng)于圖6)是與圖24的Y-Y’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖?；谶@些附圖，將對(duì)作為本發(fā)明第二實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET等的器件結(jié)構(gòu)(外圍3D超結(jié)、半范圍P-降低表面場(chǎng)層和浮置場(chǎng)板)給出描述。

如圖23至圖26所示，以多個(gè)環(huán)配置布置圍繞有源單元區(qū)域4(P型主結(jié)6)延伸的環(huán)狀浮置場(chǎng)板30，以由此減少漂移區(qū)域11的表面區(qū)域中的電場(chǎng)集中，而不損害超結(jié)結(jié)構(gòu)的功能。在該例子中，浮置場(chǎng)板30例如由與每個(gè)柵極多晶硅電極15的多晶硅層相同的多晶硅層形成，從而對(duì)其添加了高濃度雜質(zhì)(例如在添加N型雜質(zhì)的情況下為磷或砷)。如圖25和圖26所示，浮置場(chǎng)板30設(shè)置在例如場(chǎng)氧化物膜34之上。注意，由于每個(gè)浮置場(chǎng)板30的平面配置沿著芯片2的外圍延伸，所以它具有基本上矩形框形狀(環(huán)形)，但其拐角部分必要時(shí)可以被圓化或另外成形。

4.對(duì)與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝的描述(主要參見圖27至圖33)

基本上而言，本章節(jié)中的工藝與第二章節(jié)中的基本相同，所以下面將只對(duì)不同部分給出描述。也就是，圖8至圖15是完全相同的所以將不重復(fù)其描述。因此以下的描述從圖15中完成柵極絕緣膜15的形成開始。

圖27是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成柵極多晶硅膜的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一實(shí)施例的圖16)。圖28是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(將柵極多晶硅膜構(gòu)圖為柵極電極的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一實(shí)施例的圖17)。圖29是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成源極區(qū)域的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一實(shí)施例的圖18)。圖30是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成層間絕緣膜的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一實(shí)施例的圖19)。圖31是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成接觸孔的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一實(shí)施例的圖20)。圖32是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(延伸接觸孔并引入本體接觸區(qū)域的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一實(shí)施例的圖21)。圖33是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成基于鋁的導(dǎo)電膜的步驟)的、圖25所示器件部分的晶片橫截面圖(對(duì)應(yīng)于第一實(shí)施例的圖22)?；谶@些附圖，將對(duì)與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝給出描述。

接下來(lái)，如圖27所示，在柵極氧化物膜27之上，通過(guò)例如低壓CVD(化學(xué)氣相沉積)形成柵極電極多晶硅膜15(具有例如約200nm至800nm的厚度)。

接下來(lái)，如圖28所示，通過(guò)干法刻蝕，將柵極電極多晶硅膜15構(gòu)圖為柵極電極15和浮置場(chǎng)板30。

接下來(lái)，如圖29所示，通過(guò)光刻形成用于引入N+源極區(qū)域的抗蝕劑膜38，并使用抗蝕劑膜38作為掩膜，通過(guò)離子注入引入芯片邊緣部分中的N+源極區(qū)域26和N+溝道停止區(qū)域31。可以示出的用于離子注入的條件的例子包括砷的離子種類、在例如大約40kev的優(yōu)選范圍中的注入能量以及在例如大約10¹⁵/cm²量級(jí)(濃度在例如約10²⁰/cm³的量級(jí)上)的優(yōu)選范圍中的劑量。之后，完全去除不再需要的抗蝕劑膜38。

接下來(lái)，如圖30所示，在半導(dǎo)體晶片1的頂表面1a的基本上整個(gè)表面之上，通過(guò)CVD等沉積PSG(磷硅玻璃)膜29(層間絕緣膜)。注意，作為層間絕緣膜29，除了PSG膜之外，還可以使用BPSG膜、TEOS膜、SOG膜、HDP(高密度等離子體)氧化硅膜、PSG膜或上述膜中的多個(gè)任意膜的疊置膜?？梢允境龅膶娱g絕緣膜29的總厚度的優(yōu)選例子包括約900nm。

接下來(lái)，如圖31所示，在半導(dǎo)體晶片1的頂表面1a之上，形成用于形成源極接觸孔的抗蝕劑膜41，并使用抗蝕劑膜41作為掩膜，通過(guò)干法刻蝕對(duì)源極接觸孔39等進(jìn)行開口。隨后，完全去除不再需要的抗蝕劑膜41。

接下來(lái)，如圖32所示，刻蝕硅襯底，然后通過(guò)離子注入引入P+本體接觸區(qū)域23和P+芯片外圍接觸區(qū)域32?？梢允境龅挠糜陔x子注入的條件的例子包括BF₂的離子種類、在例如大約30kev的優(yōu)選范圍中的注入能量以及在例如大約10¹⁵/cm²量級(jí)(濃度在例如約10¹⁹/cm³的量級(jí)上)的優(yōu)選范圍中的劑量。

接下來(lái)，如圖33所示，經(jīng)由TiW等的阻擋金屬膜、通過(guò)濺射等沉積基于鋁的金屬層，并對(duì)基于鋁的金屬層進(jìn)行構(gòu)圖以形成金屬源極電極5、保護(hù)環(huán)電極3等。

然后，必要時(shí)，在上層中形成諸如例如無(wú)機(jī)最終鈍化膜或有機(jī)-無(wú)機(jī)最終鈍化膜之類的最終鈍化膜，并在最終鈍化膜中形成焊盤開口和柵極開口。作為最終鈍化膜，可以形成諸如無(wú)機(jī)最終鈍化膜或有機(jī)-無(wú)機(jī)最終鈍化膜之類的單層膜，或者除此之外，也可以在下層無(wú)機(jī)最終鈍化膜之上形成有機(jī)-無(wú)機(jī)最終鈍化膜等。

接下來(lái)，執(zhí)行背面研磨處理，以將原始晶片厚度(例如約750微米)減小到例如約80微米至280微米(即少于300微米的厚度)。

此外，在晶片1的背表面1b之上，通過(guò)濺射膜沉積來(lái)沉積金屬背表面漏極電極24(參見圖7、圖25和圖26)。背表面金屬電極膜24包括例如背表面鈦膜(金和鎳的擴(kuò)散阻止層)、背表面鎳膜(對(duì)芯片鍵合部件的粘合層)、背表面金膜(鎳的氧化阻止層)等(按照與晶片1的距離增加的順序提及)。之后，將晶片1劃分成各個(gè)芯片，從而得到如圖1所示的器件。

5.對(duì)本發(fā)明的第一實(shí)施例和第二實(shí)施例的半導(dǎo)體器件中的各個(gè)組件的變型的描述(主要參見圖34至圖41)

在該章節(jié)中，將對(duì)形成第一章節(jié)和第三章節(jié)的器件的各個(gè)組件的變型給出描述。

(1)列布局的變型(主要參見圖34至圖36)

圖34是用于圖示本發(fā)明第一實(shí)施例和第二實(shí)施例中每一個(gè)的半導(dǎo)體器件中的各個(gè)組件(列布局)的變型(非對(duì)稱標(biāo)準(zhǔn)布置)的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)。圖35是用于圖示本發(fā)明第一實(shí)施例和第二實(shí)施例中每一個(gè)的半導(dǎo)體器件中的各個(gè)組件(列布局)的變型(非對(duì)稱削減布置)的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)。圖36是用于圖示本發(fā)明第一實(shí)施例和第二實(shí)施例中每一個(gè)的半導(dǎo)體器件中的各個(gè)組件(列布局)的變型(對(duì)稱L形布置)的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)。基于這些附圖，將對(duì)列布局的變型給出描述。

圖34示出了與圖3和圖23的列布局對(duì)應(yīng)的“非對(duì)稱標(biāo)準(zhǔn)列布局”。這里，用語(yǔ)“非對(duì)稱”表示當(dāng)假設(shè)外圍拐角區(qū)域或半導(dǎo)體芯片的對(duì)角線40為線對(duì)稱軸時(shí)列布局基本上不是線對(duì)稱的。如圖34所示，在本例子中，外圍超結(jié)區(qū)域基本上具有3D-降低表面場(chǎng)結(jié)構(gòu)。然而，外圍側(cè)部區(qū)域16b的對(duì)稱性延伸到外圍拐角區(qū)域17b(17a、17c或17d)中而沒有丟失(具有相同的對(duì)稱性)，所以就圍繞有源單元部分超結(jié)結(jié)構(gòu)14的對(duì)稱性而言，布局具有較低的對(duì)稱性。在該部分中，布局不再具有單純的3D-降低表面場(chǎng)結(jié)構(gòu)，而可能降低擊穿電壓。

為了解決該問(wèn)題，提出了圖35所示的“非對(duì)稱削減列布局”。在該列布局中，P列12p的外側(cè)被削減從而以阻擋模式(Blocking Mode)提供基本與等電勢(shì)表面(更精確而言，芯片2的頂表面1a和等電勢(shì)表面的交線)的形狀匹配的配置。這實(shí)現(xiàn)了改善在每個(gè)外圍拐角區(qū)域17a、17b、17c和17d中的宏觀對(duì)稱性和降低該部分中的擊穿電壓降低的風(fēng)險(xiǎn)。

因而，在圖35的例子中，可以相對(duì)容易地改善宏觀對(duì)稱性。然而，線對(duì)稱性已經(jīng)受到損害并且由于該損害的線對(duì)稱性導(dǎo)致的擊穿電壓降低的風(fēng)險(xiǎn)繼續(xù)存在。

相比之下，圖36示出了“對(duì)稱L型列布局”，其中對(duì)外圍拐角區(qū)域17b(17a、17c或17d)中的P列12p給出關(guān)于線對(duì)稱軸40的線對(duì)稱性以確保微觀對(duì)稱性。

這些變型可以與第一章節(jié)或第三章節(jié)的例子組合并且可以與其它組件的下列變型中的每一個(gè)組合。

(2)P^-型表面降低表面場(chǎng)區(qū)域的放置和形狀、其與P列的關(guān)系等的變型(主要參見圖37至圖39)

圖37是示出圖34的非對(duì)稱標(biāo)準(zhǔn)列布局和矩形P^-型表面降低表面場(chǎng)區(qū)域的組合的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)。圖38是示出圖35的非對(duì)稱削減列布局和矩形P^-型表面降低表面場(chǎng)區(qū)域的組合的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)。圖39是示出圖36的對(duì)稱L形列布局和矩形P^-型表面降低表面場(chǎng)區(qū)域的組合的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)?；谶@些附圖，將對(duì)P^-型表面降低表面場(chǎng)區(qū)域的放置和形狀、其與P列的關(guān)系等的變型給出描述。

圖37示出了與圖3和圖23的列布局對(duì)應(yīng)的變型(圓化拐角的P^-型表面降低表面場(chǎng)區(qū)域)。如圖37所示，在該變型(直角拐角的P^-型表面降低表面場(chǎng)區(qū)域)中，P^-型表面降低表面場(chǎng)區(qū)域8的拐角具有點(diǎn)8c并且是成角度的(直角)。直角拐角的P^-型表面降低表面場(chǎng)區(qū)域8的優(yōu)勢(shì)在于，可以在外圍拐角區(qū)域17b(17a、17c或17d)中的P^-型表面降低表面場(chǎng)區(qū)域8的對(duì)稱性與外圍拐角區(qū)域中的超結(jié)結(jié)構(gòu)的對(duì)稱性(宏觀對(duì)稱性)之間實(shí)現(xiàn)匹配。

注意，拐點(diǎn)8c優(yōu)選地在P列12p之一上方。如果拐點(diǎn)8c在N列12n的任一個(gè)上方，則實(shí)際PN結(jié)的點(diǎn)形成在其中從而導(dǎo)致引起不期望的電場(chǎng)集中的風(fēng)險(xiǎn)。然而，由于認(rèn)為該風(fēng)險(xiǎn)通常相對(duì)小，所以拐點(diǎn)8c也可以放置在N列12n的任意一個(gè)上方。

圖38的變型是通過(guò)將圓化拐角的P^-型表面降低表面場(chǎng)區(qū)域應(yīng)用于圖35的非對(duì)稱削減列布局得到的。圓化拐角的P^-型表面降低表面場(chǎng)區(qū)域就不具有拐點(diǎn)而言是有利的，并且還具有當(dāng)與非對(duì)稱削減列布局組合時(shí)宏觀對(duì)稱性增強(qiáng)的優(yōu)勢(shì)。

圖39的變型是通過(guò)將直角拐角的P^-型表面降低表面場(chǎng)區(qū)域應(yīng)用于圖36的對(duì)稱L型列布局得到的。該變型的優(yōu)勢(shì)在于它能夠?qū)崿F(xiàn)在外圍拐角區(qū)域17b(17a、17c或17d)中的P^-型表面降低表面場(chǎng)區(qū)域8的對(duì)稱性與外圍拐角區(qū)域中的超結(jié)結(jié)構(gòu)的對(duì)稱性(宏觀對(duì)稱性)之間的匹配，并且同時(shí)滿足關(guān)于線對(duì)稱軸40的線對(duì)稱性。

在該章節(jié)中已經(jīng)具體地描述了這些變型，但這些變型可以與第一章節(jié)或第三章節(jié)的例子組合并且可以與該章節(jié)中的其它組件的每個(gè)變型組合。

(3)浮置場(chǎng)板的形狀、放置等的變型(主要參見圖40和圖41)

圖40是用于圖示本發(fā)明第二實(shí)施例的半導(dǎo)體器件中的各個(gè)組件(浮置場(chǎng)板的布局)的變型(直角彎曲的拐角部分布置)的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)。圖41是用于圖示本發(fā)明第二實(shí)施例的半導(dǎo)體器件中的各個(gè)組件(浮置場(chǎng)板的布局)的變型(圓弧化的拐角部分布置)的、作為對(duì)應(yīng)于圖3或圖23的芯片拐角部分的截取區(qū)域R1的芯片局部部分的頂視圖(接近于實(shí)際等同物)?；谶@些附圖，將對(duì)浮置場(chǎng)板的形狀、放置等的變型給出描述。

圖40所示的“具有直角彎曲的拐角部分的浮置場(chǎng)板的布局”是圖23所示浮置場(chǎng)板30等的布局的提取。如這里所示，浮置場(chǎng)板30的平面配置整體是矩形的。浮置場(chǎng)板30的拐角部分可以是直角的或圓化的，但通常關(guān)于外圍拐角區(qū)域或半導(dǎo)體芯片的對(duì)角線(線對(duì)稱軸)40是基本線對(duì)稱的(但不一定需要如此)。因此，通過(guò)實(shí)現(xiàn)在外圍拐角區(qū)域17b(17a、17c或17d)中的P^-型表面降低表面場(chǎng)區(qū)域8的對(duì)稱性與外圍拐角區(qū)域中的浮置場(chǎng)板30的二維布局的對(duì)稱性之間的匹配，可以減少不期望的擊穿電壓降低的風(fēng)險(xiǎn)。也就是，將圖40的浮置場(chǎng)板布局與圖37或圖39的直角彎曲的拐角部分組合是有用的。

同樣，通過(guò)實(shí)現(xiàn)在外圍拐角區(qū)域17b(17a、17c或17d)中的超結(jié)結(jié)構(gòu)的對(duì)稱性(宏觀對(duì)稱性)與外圍拐角區(qū)域中的浮置場(chǎng)板30的二維布局的對(duì)稱性之間的匹配，可以減少不期望的擊穿電壓降低的風(fēng)險(xiǎn)。也就是，例如將圖40的具有直角彎曲的拐角部分的浮置場(chǎng)板布局與圖35或圖36組合是有用的。

圖23的例子是具有直角彎曲的拐角部分的浮置場(chǎng)板布局、圓化拐角的P^-型表面降低表面場(chǎng)區(qū)域和非對(duì)稱標(biāo)準(zhǔn)列布局的組合。浮置場(chǎng)板布局和列布局的宏觀對(duì)稱性相對(duì)高，但其宏觀對(duì)稱性與P^-型表面降低表面場(chǎng)區(qū)域的對(duì)稱性之間的匹配程度低。

另一方面，在具有直角彎曲的拐角部分的浮置場(chǎng)板布局與圖35的組合中，浮置場(chǎng)板布局和列布局的宏觀對(duì)稱性低，但其線對(duì)稱性得到改善。

接下來(lái)，在具有直角彎曲的拐角部分的浮置場(chǎng)板布局和圖36的組合中，浮置場(chǎng)板布局和列布局的宏觀對(duì)稱性以及其線對(duì)稱性得到改善。

圖41示出了圖40的浮置場(chǎng)板布局的另一變型(具有圓弧化的拐角部分的浮置場(chǎng)板布局)，其中具有矩形環(huán)形狀的浮置場(chǎng)板30的拐角部分被圓化。因此，圖41的布局特別優(yōu)選地與圖35的列布局或圖38的P^-型表面降低表面場(chǎng)區(qū)域8組合。

在該章節(jié)中已經(jīng)具體描述的這些變型也可以與第一章節(jié)或第二章節(jié)的例子組合以及與該章節(jié)中的其它組件的每個(gè)變型組合。

6.對(duì)每個(gè)實(shí)施例的考慮和補(bǔ)充描述(主要參見圖42至圖45)

圖42是示出本發(fā)明第一實(shí)施例和第二實(shí)施例的每一個(gè)的半導(dǎo)體器件(每個(gè)都具有超結(jié)結(jié)構(gòu)和半寬P^-型表面降低表面場(chǎng)區(qū)域的功率MOSFET)以及比較例子的半導(dǎo)體器件(具有超結(jié)結(jié)構(gòu)和全寬P^-型表面降低表面場(chǎng)區(qū)域的功率MOSFET)中的每一個(gè)的、電荷平衡率與源極/漏極擊穿電壓的依賴關(guān)系的數(shù)據(jù)繪圖。圖43是示出在芯片外圍部分中的P列等的中部處的、垂直方向(芯片的厚度方向)的外圍電荷量與電場(chǎng)強(qiáng)度分布之間的關(guān)系的示圖。圖44是示出在芯片外圍部分中的N列等的表面區(qū)域的中間部分中的外圍電荷量與電場(chǎng)強(qiáng)度分布之間的關(guān)系的示圖。圖45是用于圖示由全寬P^-型表面降低表面場(chǎng)區(qū)域的使用帶來(lái)?yè)舸╇妷旱母纳频脑淼氖緢D?；谶@些附圖，將對(duì)本發(fā)明的每個(gè)方面及其每個(gè)實(shí)施例給出補(bǔ)充描述。

(1)半寬P-表面降低表面場(chǎng)區(qū)域和浮置場(chǎng)板對(duì)擊穿電壓的效果等(主要參見圖42)

根據(jù)本發(fā)明人進(jìn)行的研究，為了確保功率MOSFET所需的擊穿電壓以及提供穩(wěn)定的器件，考慮期望設(shè)計(jì)功率MOSFET使得如果假設(shè)擊穿發(fā)生，則擊穿發(fā)生在有源單元區(qū)域的二維上寬的內(nèi)部區(qū)域中(到達(dá)漂移區(qū)域的深度的中部并在相對(duì)寬的寬度上延伸)。為了實(shí)現(xiàn)期望的設(shè)計(jì)，必需將在有源單元區(qū)域的外端部分中(即，在P型主結(jié)附近或在圍繞芯片的邊緣端接區(qū)域中)的擊穿的可能性最小化。

從這個(gè)角度來(lái)看，在每個(gè)上述實(shí)施例中，在外圍超結(jié)區(qū)域的主要區(qū)域(邊緣端接區(qū)域)中使用3D-降低表面場(chǎng)結(jié)構(gòu)，在該結(jié)構(gòu)中耗盡層擴(kuò)展的自由度原則上為3，而在有源單元區(qū)域中，耗盡層擴(kuò)展的自由度為2。因此，理論上，邊緣端接區(qū)域中的擊穿電壓應(yīng)當(dāng)?shù)扔谟性磫卧獏^(qū)域中的擊穿電壓。然而，考慮到在實(shí)際器件中，如果不采取措施，則邊緣端接區(qū)域中的擊穿電壓約為有源單元區(qū)域中的擊穿電壓的最多80％。因此，即使在外圍3D-降低表面場(chǎng)結(jié)構(gòu)中，擊穿電壓也可能由于局部電場(chǎng)集中、電荷平衡的欠缺等而不期望地減少。

圖42示出了在第一實(shí)施例(圖3)、第二實(shí)施例(圖23)和比較例子(全寬P-表面降低表面場(chǎng)區(qū)域)的每個(gè)功率MOSFET中的電荷平衡與源極/漏極擊穿電壓的依賴關(guān)系的數(shù)據(jù)繪圖。這里，圈(Ο)對(duì)應(yīng)于圖3，三角形對(duì)應(yīng)于圖23，方形對(duì)應(yīng)于其中P^-型表面降低表面場(chǎng)區(qū)域的整個(gè)外圍端部已經(jīng)延伸到外圍超結(jié)區(qū)域的外端部分附近(即，比較例子)的圖3對(duì)應(yīng)的配置。如從圖42中可見，在實(shí)施例的每個(gè)器件中，在其上P列的電荷量大于N列的電荷量的側(cè)部上區(qū)域(其中源極/漏極擊穿電壓的電荷平衡依賴性不太感知的“不太感知區(qū)域”)相對(duì)寬。另一方面，在比較例子中，不太感知區(qū)域的寬度相對(duì)窄。

(2)對(duì)邊緣端接區(qū)域中的擊穿電壓與P^-型表面降低表面場(chǎng)區(qū)域之間關(guān)系等的描述(主要參見圖43和圖44)

圖43示意性地示出在第一實(shí)施例(圖3)的具有(全寬或半寬)P^-型表面降低表面場(chǎng)區(qū)域的功率MOSFET的半導(dǎo)體襯底中的、厚度方向上的電場(chǎng)強(qiáng)度分布和電荷分布。在圖43中，左手側(cè)上的列圖表示從中提取的P^-型表面降低表面場(chǎng)區(qū)域中的給定單位N列。圖的中間線假定為Z軸，而在右手側(cè)上，示出了E(Z)即厚度方向上的電場(chǎng)強(qiáng)度分布。與單位P列和單位N列的相應(yīng)半寬對(duì)應(yīng)的電荷分布Qn和Qp在中間示出。在溝槽填滿方法中，如圖43(在其中間)所示，隨著位置降低，外延生長(zhǎng)中的熱處理時(shí)間更長(zhǎng)且硼濃度更低，所以P列中的電荷分布Qp隨著它往下而更稀少。即使當(dāng)獲得其中P列中的硼濃度關(guān)于深度方向相對(duì)平坦這樣的分布圖時(shí)，由于錐形的溝槽，所以P列中的電荷分布Qp也隨著它往下而類似地更稀少。因此，深度方向中的電場(chǎng)強(qiáng)度分布E(Z)成為在中間深度處具有峰值電場(chǎng)強(qiáng)度的相對(duì)理想的分布。

另一方面，在圖44的上部中示出當(dāng)P-表面降低表面場(chǎng)區(qū)域?yàn)槿珜扨-表面降低表面場(chǎng)區(qū)域(比較例子)時(shí)外圍超結(jié)區(qū)域中的P列的中部表面處的沿X軸的電場(chǎng)強(qiáng)度分布E(x)。此外，也示出了彼此相鄰的P列和N列中的電荷量的分布Qp和Qn。初始地，通過(guò)在阻擋模式中允許耗盡層沿著表面容易地延伸，已經(jīng)引入P-表面降低表面場(chǎng)區(qū)域，使得避免電場(chǎng)在P型主結(jié)附近(P本體區(qū)域的端部)上的集中。然而，在全寬P-表面降低表面場(chǎng)區(qū)域中，相反地，電場(chǎng)往往集中于P-表面降低表面場(chǎng)區(qū)域的尖部和N型漂移區(qū)域之間的界面附近。這造成在其上P列中的電荷量大于N列中的電荷量的側(cè)部上的芯片外圍部分中的擊穿電壓的降低。因此，在本發(fā)明的每個(gè)實(shí)施例中，作為優(yōu)選例子引入半寬P-表面降低表面場(chǎng)區(qū)域，以由此避免在N型芯片邊緣處的溝道停止區(qū)域附近中的擊穿電壓的降低。

(3)對(duì)由半寬P-表面降低表面場(chǎng)區(qū)域帶來(lái)的擊穿電壓改善的描述(主要參見圖45)

將對(duì)通過(guò)如此引入半寬P-表面降低表面場(chǎng)區(qū)域可以避免芯片邊緣處的溝道停止層附近的擊穿電壓降低的理由給出簡(jiǎn)要描述。

圖45圖示了基于電場(chǎng)等的疊加原理的擊穿電壓的改善的機(jī)制。作為與第一實(shí)施例對(duì)應(yīng)的器件模型，提取圖44下部附近的成對(duì)相鄰的P列和N列及其兩端附近，這可以表示為圖45的第一列中的上部圖示。該器件可以被分解成單純的超結(jié)結(jié)構(gòu)(圖45的第二列)和濃度漸變結(jié)構(gòu)(圖45的第三列)。第一分解項(xiàng)和第二分解項(xiàng)中的相應(yīng)電場(chǎng)強(qiáng)度分布如圖45的第二列和第三列的下部圖示所示。通過(guò)其疊加獲得的組合電場(chǎng)強(qiáng)度分布如圖45的第一列的下部圖示所示。組合電場(chǎng)強(qiáng)度分布的陰影部分的區(qū)域?qū)?yīng)于擊穿電壓的改善。也就是，在半寬P-表面降低表面場(chǎng)區(qū)域中，具有半寬P-表面降低表面場(chǎng)區(qū)域的一半寬度的表面降低表面場(chǎng)區(qū)域的尖部和P型主結(jié)的附近中的電場(chǎng)強(qiáng)度增加，使得在N型芯片邊緣處的溝道停止區(qū)域附近中保持的電場(chǎng)的一部分保持在內(nèi)部區(qū)域中。

4.總結(jié)

盡管至此已經(jīng)基于本發(fā)明的實(shí)施例具體描述了由本發(fā)明人實(shí)現(xiàn)的本發(fā)明，但本發(fā)明并不限于此。將明白的是，在不脫離本發(fā)明的精神的情況下可以在本發(fā)明中進(jìn)行各種變化和修改。

例如，已經(jīng)通過(guò)使用具有平面型柵極結(jié)構(gòu)的MOS結(jié)構(gòu)作為例子具體描述了上述每個(gè)實(shí)施例，但本發(fā)明并不限于此。將明白的是，本發(fā)明可類似地完全應(yīng)用于U-MOSFET等的溝槽柵極結(jié)構(gòu)。同樣，作為MOSFET的柵極電極的布局，已經(jīng)示出其中柵極電極布置成與pn列并行的帶狀的例子，但本發(fā)明可應(yīng)用于其中柵極電極在與pn列正交的方向中布置或布置成柵格狀配置的各種布局。

注意，在每個(gè)上述實(shí)施例中，已經(jīng)具體描述其中N溝道器件主要形成在N+單晶硅襯底之上的N外延層的上表面中的例子。然而，本發(fā)明并不限于此，P溝道器件也可以形成在P+單晶硅襯底之上的N外延層的上表面中。

每個(gè)上述實(shí)施例已經(jīng)使用功率MOSFET作為例子進(jìn)行了具體描述，但本發(fā)明并不限于此。將明白的是，本發(fā)明還可應(yīng)用于每個(gè)都具有超結(jié)結(jié)構(gòu)的功率器件，即二極管、雙極晶體管(包括IGBT)等。還將明白的是，本發(fā)明還可應(yīng)用于其中嵌入有這種功率MOSFET、二極管、雙極晶體管等的半導(dǎo)體集成電路器件等。

同樣，在每個(gè)上述實(shí)施例中，作為超結(jié)結(jié)構(gòu)的形成方法已經(jīng)主要具體地描述了溝槽填滿方法，但本發(fā)明并不限于此。將明白的是，也可以使用例如多外延方法等。

在每個(gè)上述實(shí)施例中，已經(jīng)主要具體地描述了形成在半導(dǎo)體襯底中的器件，但本發(fā)明并不限于此。將明白的是，在基本上無(wú)需任何修改的情況下，本發(fā)明還可應(yīng)用于形成在基于GaAs的半導(dǎo)體襯底、基于碳化硅的半導(dǎo)體襯底和基于氮化硅的半導(dǎo)體襯底中的器件。

<第二部分：主要涉及2D-降低表面場(chǎng)結(jié)構(gòu)的部分>

0.第二部分的概要

在諸如樹脂模制的功率MOSFET之類的功率型半導(dǎo)體有源元件中，即使它在芯片狀態(tài)中(或在除了樹脂模制外的安裝形式下)呈現(xiàn)優(yōu)良的源極/漏極擊穿電壓特性，當(dāng)利用樹脂進(jìn)行模制時(shí)，擊穿電壓特性也會(huì)明顯變差。同樣在除了樹脂模制外的安裝形式中，問(wèn)題在于，由于在芯片上的界面電荷量的移動(dòng)等，源極/漏極擊穿電壓特性變得不穩(wěn)定。

根據(jù)本發(fā)明人進(jìn)行的研究結(jié)果，通常在邊緣端接中使用的浮置場(chǎng)環(huán)和與之耦合的場(chǎng)板具有如下問(wèn)題：使得對(duì)超結(jié)結(jié)構(gòu)和布局的約束增加并且除了浮置場(chǎng)板外的電場(chǎng)降低手段不方便使用。

以下是對(duì)第二部分中公開的本發(fā)明的代表性實(shí)施例的概要的簡(jiǎn)要描述。

也就是，根據(jù)第二部分中的本發(fā)明的方面，在其中第一導(dǎo)電類型的漂移區(qū)域具有超結(jié)結(jié)構(gòu)的功率型樹脂模制半導(dǎo)體有源元件中，設(shè)置在有源區(qū)域的外側(cè)外圍上的浮置場(chǎng)環(huán)的位置向內(nèi)移動(dòng)來(lái)定位，使得在主要部分中浮置場(chǎng)環(huán)的內(nèi)端鄰近于其覆蓋的第二導(dǎo)電類型的列的內(nèi)端。

以下是對(duì)根據(jù)第二部分中公開的本發(fā)明的代表性實(shí)施例獲得的效果的簡(jiǎn)要描述。

也就是，在其中第一導(dǎo)電類型的漂移區(qū)域具有超結(jié)結(jié)構(gòu)的功率型樹脂模制半導(dǎo)體有源元件中，設(shè)置在有源區(qū)域的外側(cè)外圍上的浮置場(chǎng)環(huán)的位置向內(nèi)移動(dòng)來(lái)定位，使得在主要部分中浮置場(chǎng)環(huán)的內(nèi)端鄰近于其覆蓋的第二導(dǎo)電類型的列的內(nèi)端。因此，將延伸的耗盡層向回推的效果造成耗盡層中的“蠕變(Walk-out)”現(xiàn)象，由此使得防止擊穿電壓由于超結(jié)結(jié)構(gòu)的端部中的電場(chǎng)集中而惡化。

1.對(duì)作為本發(fā)明每個(gè)實(shí)施例的半導(dǎo)體器件的具有超結(jié)結(jié)構(gòu)的功率MOSFET等的封裝結(jié)構(gòu)的例子的描述(主要參見圖46至圖48)

這里，為了具體示出封裝形式，作為例子將通過(guò)使用作為典型樹脂模制封裝的TO-3P型作為例子來(lái)給出描述。然而，將明白的是，還可以使用TO-220型、另一樹脂模制封裝或除了樹脂模制封裝之外的封裝形式。

圖46是作為本發(fā)明每個(gè)實(shí)施例的半導(dǎo)體器件的、具有超結(jié)結(jié)構(gòu)等的功率MOSFET的封裝的透視圖。圖47是從中去除了模制樹脂的、圖46的封裝的的主要部分頂視圖。圖48是與圖47的B-B’橫截面對(duì)應(yīng)的封裝(利用模制樹脂模制的狀態(tài)中)的橫截面圖?；谶@些附圖，將對(duì)作為本發(fā)明每個(gè)實(shí)施例的半導(dǎo)體器件的具有超結(jié)結(jié)構(gòu)的功率MOSFET等的封裝結(jié)構(gòu)的例子給出描述。

如圖46至圖48所示，封裝的主體是樹脂模制體50，由例如基于銅的金屬制成的散熱器52(熱沉)向上從樹脂模制體50突出。每個(gè)也都由基于銅的金屬制成的柵極端子G、漏極端子D和源極端子S從樹脂模制體50的下部突出。半導(dǎo)體芯片2在其器件表面1a(第一主表面)面向上的情況下裸片鍵合(die-bond)到由基于銅的金屬制成的裸片焊盤53上。在裸片焊盤53的上表面和下表面中，設(shè)置縫隙56。在散熱器52和散熱器52與裸片焊盤53之間的邊界部分中(除此之外，在例如外引線等的基部中)，設(shè)置凹槽55?？p隙56和凹槽55設(shè)置用于確保樹脂模制體50與這些金屬基礎(chǔ)材料之間的集成度。在散熱器52的中間部分中，設(shè)置用于安裝的圓形開口57等。在半導(dǎo)體芯片2的器件表面1a之上，設(shè)置均由基于鋁的金屬等形成的金屬保護(hù)環(huán)3、金屬源極電極5、金屬柵極電極7等。在這些金屬保護(hù)環(huán)3、金屬源極電極5、金屬柵極電極7等與多個(gè)接線鍵合引線54之間，耦合諸如例如銀線之類的鍵合線58。樹脂模制體50通過(guò)轉(zhuǎn)移模制等、使用例如引線框架(其主要材料的例子包括無(wú)氧銅、銅錫合金、銅鋯合金等)和模制樹脂材料(樹脂片)來(lái)形成。模制樹脂材料包含例如作為主要樹脂材料的基于環(huán)氧的樹脂、作為固化劑的苯酚酚醛樹脂、作為催化劑的基于磷或胺的化合物、作為填充劑的熔融硅石、作為軟化劑的硅酮樹脂、作為耦合劑的基于環(huán)氧的硅烷化合物、作為內(nèi)部模制釋放劑的巴西棕櫚蠟或酯類化合物、阻燃劑、著色劑等。

2.對(duì)作為本發(fā)明第一實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET等的器件結(jié)構(gòu)(外圍2D超結(jié)和移位的FFP)的描述(主要參見圖49至圖55、圖91和圖92)

在該例子中，將對(duì)形成在基于硅的半導(dǎo)體襯底中并且具有約600伏的源極/漏極擊穿電壓的平面型功率MOSFET給出具體描述(關(guān)于平面型功率MOSFET，同樣也適用于以下章節(jié))。然而，將明白的是，本發(fā)明還可應(yīng)用于具有其它擊穿電壓值的功率MOSFET和其它器件。

圖49是作為根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的例子的、具有超結(jié)結(jié)構(gòu)的功率MOSFET的整個(gè)芯片(主要是其表面區(qū)域)的頂視圖。圖50是作為根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的例子的、具有超結(jié)結(jié)構(gòu)的功率MOSFET的整個(gè)芯片(主要是其摻雜結(jié)構(gòu)等)的頂視圖。圖51是與圖49的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖。圖52是與圖51的X-X’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖。圖53是與圖51的Y-Y’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖。圖54是示出圖51的P列區(qū)域與浮置場(chǎng)板之間的位置關(guān)系的器件示意橫截面圖。圖55是與圖49的有源單元部分的截取區(qū)域R2的A-A’橫截面對(duì)應(yīng)的芯片局部部分(對(duì)應(yīng)于兩個(gè)有源單元)的橫截面圖。圖91是用于圖示本發(fā)明第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件結(jié)構(gòu)的芯片的(第一)示意頂視圖。圖92是用于圖示本發(fā)明第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件結(jié)構(gòu)的芯片的(第二)示意頂視圖?；谶@些附圖，將對(duì)作為本發(fā)明第一實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET等的器件結(jié)構(gòu)(外圍2D超結(jié)和移位的FFP)給出描述。

首先，將對(duì)芯片的上表面(通常為若干毫米的方形)的示意性布局給出描述。如圖49所示，在其中元件形成在方形或矩形板形式的基于硅的半導(dǎo)體襯底(其在被劃分成各個(gè)芯片2之前為晶片1)之上的功率MOSFET元件芯片2中，位于中心部分中的金屬源極電極5(基于鋁的電極)占據(jù)主要面積。在金屬源極電極5之下，設(shè)置有源單元區(qū)域4，并且有源單元區(qū)域4的外端部分為P型主結(jié)6(P本體區(qū)域的外邊緣部分)。在P型主結(jié)6的內(nèi)側(cè)，設(shè)置有源單元區(qū)域4的重復(fù)結(jié)構(gòu)部分4r。在環(huán)狀P型主結(jié)6的外側(cè)，設(shè)置類似具有環(huán)狀形狀的P^-型表面降低表面場(chǎng)區(qū)域8和外圍超結(jié)區(qū)域9(其中位于其間的線性P列12p和N型漂移區(qū)域11n周期性地且基本等距地布置在外圍漂移區(qū)域11或其組合區(qū)域中的區(qū)域)。這里，P^-型表面降低表面場(chǎng)區(qū)域8的外端位于例如外圍超結(jié)區(qū)域9的外端9e附近。

此外，圍繞外圍超結(jié)區(qū)域9，設(shè)置基于鋁的金屬保護(hù)環(huán)3。在基于鋁的金屬保護(hù)環(huán)3與金屬源極電極5之間，設(shè)置用于將多晶硅柵極電極取出到外部的金屬柵極電極7。注意，在圖49中(這也適用于圖50和圖51)，為了容易理解邊緣端接區(qū)域的結(jié)構(gòu)，將金屬柵極電極7夸大地描繪成比實(shí)際等同物寬。

接下來(lái)，將對(duì)芯片2的二維擴(kuò)散結(jié)構(gòu)及其器件布局給出描述。如圖50所示，在芯片1的中心部分中，設(shè)置有源單元區(qū)域4(在該有源單元區(qū)域4之下存在有源單元部分超結(jié)結(jié)構(gòu)14即第一超結(jié)結(jié)構(gòu))。在有源單元區(qū)域4的內(nèi)側(cè)，提供大量線性多晶硅柵極電極15。此外，在作為有源單元區(qū)域4的外邊緣部分且圍繞有源單元區(qū)域4的環(huán)狀P型主結(jié)6的外側(cè)，設(shè)置耦合到P型主結(jié)6且圍繞有源單元區(qū)域4的環(huán)狀P^-型表面降低表面場(chǎng)區(qū)域8。

接下來(lái)，將對(duì)圍繞有源單元部分超結(jié)結(jié)構(gòu)14(即第一超結(jié)結(jié)構(gòu))的超結(jié)結(jié)構(gòu)(即，外圍超結(jié)結(jié)構(gòu)9(圖49))給出描述。在外圍側(cè)部區(qū)域16a和16c中，設(shè)置第二超結(jié)結(jié)構(gòu)18和第三超結(jié)結(jié)構(gòu)19，第二超結(jié)結(jié)構(gòu)18和第三超結(jié)結(jié)構(gòu)19中的每一個(gè)都耦合到有源單元部分超結(jié)結(jié)構(gòu)14并且具有與有源單元部分超結(jié)結(jié)構(gòu)14的取向相同的取向。另一方面，在外圍側(cè)部區(qū)域16b和16d中，設(shè)置第四超結(jié)結(jié)構(gòu)21和第五超結(jié)結(jié)構(gòu)22，第四超結(jié)結(jié)構(gòu)21和第五超結(jié)結(jié)構(gòu)22中的每一個(gè)都不耦合到有源單元部分超結(jié)結(jié)構(gòu)14并且具有與有源單元部分超結(jié)結(jié)構(gòu)14的取向正交的取向。注意，在列布局中，各個(gè)外圍拐角區(qū)域17a、17b、17c和17d形成位于其下或其上的外圍側(cè)部區(qū)域16b和16d的周期性延伸區(qū)域。

圖51示出了示出了與圖49的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的圖50的部分的示意放大圖(其中P列12p的數(shù)目減少為比實(shí)際情形中少，以清楚地示出各個(gè)元件之間的關(guān)系)。如圖51所示，P^-型表面降低表面場(chǎng)區(qū)域8的外端位于圍繞其整個(gè)外圍的外圍超結(jié)區(qū)域9的外端9e附近。如圖49所示，有源單元區(qū)域中的重復(fù)結(jié)構(gòu)部分4r設(shè)置有其中交替重復(fù)P+本體接觸區(qū)域23和多晶硅柵極電極15的周期性結(jié)構(gòu)(一維周期性結(jié)構(gòu))。附加地，在外圍超結(jié)結(jié)構(gòu)9中(圖49)，設(shè)置多個(gè)環(huán)狀浮置場(chǎng)板30(FFP)使得圍繞有源單元區(qū)域4。

圖52示出了圖51的X-X’橫截面，而圖53示出了圖51的Y-Y’橫截面。如圖52和圖53所示，在芯片2的背表面1b的N+漏極區(qū)域25(N型單晶硅襯底)的表面上，設(shè)置金屬背表面漏極電極24。在N+漏極區(qū)域25之上，設(shè)置漂移區(qū)域11，漂移區(qū)域11由N列12n、P列12b(P型漂移區(qū)域)、N型漂移區(qū)域11n等形成。在漂移區(qū)域11的表面區(qū)域中，設(shè)置P型主結(jié)6(P阱、P本體區(qū)域或其外邊緣部分)。在P本體區(qū)域6中，設(shè)置N+源極區(qū)域26、P+本體接觸區(qū)域23等。在P型主結(jié)6的外側(cè)，設(shè)置P^-型表面降低表面場(chǎng)區(qū)域8以與之耦合。在芯片2的端部中的N型漂移區(qū)域11n的表面區(qū)域中，設(shè)置N+溝道停止區(qū)域31、P+芯片外圍接觸區(qū)域32等。在成對(duì)N+源極區(qū)域26之間的半導(dǎo)體表面之上，經(jīng)由柵極絕緣膜27設(shè)置多晶硅柵極電極15。在多晶硅柵極電極15和場(chǎng)絕緣膜34之上，設(shè)置層間絕緣膜29。在層間絕緣膜29之上，形成包括金屬源極電極5和金屬保護(hù)環(huán)3的基于鋁的電極膜，每個(gè)基于鋁的電極膜都電耦合到N+漏極區(qū)域25、P+本體接觸區(qū)域23、N+溝道停止區(qū)域31、P+芯片外圍接觸區(qū)域32等。注意，N列12n的寬度Wn(厚度)和P列12p的寬度Wp(厚度)例如為約6微米和約4微米(參見圖54)。N列12n的雜質(zhì)(例如磷)濃度例如為約3.3×10¹⁵/cm³，而P列12p的雜質(zhì)(例如硼)濃度例如為約5.0×10¹⁵/cm³。

圖54是用于圖示外圍超結(jié)區(qū)域9(圖49)的主要部分(主要與外圍拐角區(qū)域17a、17b、17c和17d對(duì)應(yīng)的部分)中由浮置場(chǎng)板30覆蓋或者與浮置場(chǎng)板30鄰近的每個(gè)P列區(qū)域12p與圖51至圖53所示每個(gè)浮置場(chǎng)板30的位置等之間的相互關(guān)系的主要部分橫截面圖。如圖54所示，與標(biāo)準(zhǔn)浮置場(chǎng)板的位置30s相比，在本發(fā)明中主要使用的浮置場(chǎng)板30(FFP)的位置向有源單元區(qū)域4移位約超結(jié)節(jié)距(例如這里約為10微米)的20％或者移位約P列12p的寬度Wp(例如約為4微米)的一半。這從圖中P列區(qū)域12p的中線45和N列區(qū)域12n的中線46看是明顯的。注意，作為浮置場(chǎng)板30的寬度的優(yōu)選例子，可以示出等于超結(jié)節(jié)距寬度大約一半的尺度。而且，通過(guò)內(nèi)端限制47示出了浮置場(chǎng)板30的內(nèi)端的內(nèi)限制(在優(yōu)選范圍中)的例子，同時(shí)通過(guò)外端限制48示出了其外端的外限制(在優(yōu)選范圍中)的例子。與此對(duì)應(yīng)，通過(guò)內(nèi)端的范圍FI示出了浮置場(chǎng)板30的內(nèi)端的優(yōu)選范圍，并且通過(guò)外端的范圍FO示出了其外端的優(yōu)選范圍。就與P列區(qū)域12p的關(guān)系而言作為更優(yōu)選的例子，可以示出如下這樣的配置，其中浮置場(chǎng)板30的內(nèi)端和P列區(qū)域12p的內(nèi)端PCI基本匹配，并且浮置場(chǎng)板30的外端覆蓋P列區(qū)域12p的外端PCO并且進(jìn)一步稍微向外延伸(例如延伸約超結(jié)節(jié)距的10％)。

另一方面，圖91和圖92示出了在圖52至圖54中比圖50和圖51中更示意性地示出的每個(gè)部分中的P列區(qū)域和浮置場(chǎng)板30的二維位置等(其中P列區(qū)域的數(shù)目減少到比實(shí)際情況中少，以便清楚示出其間的相互關(guān)系)。如圖91和圖92所示，P列區(qū)域12pa1、12pa2和12pa3和N列區(qū)域12na1和12na2形成第二超結(jié)結(jié)構(gòu)18，并且P列區(qū)域12pc1、12pc2和12pc3和N列區(qū)域12nc1和12nc2形成第三超結(jié)結(jié)構(gòu)19。另一方面，P列區(qū)域12pb1、12pb2和12pb3和N列區(qū)域12nb1和12nb2形成第四超結(jié)結(jié)構(gòu)21，并且P列區(qū)域12pd1、12pd2和12pd3和N列區(qū)域12nd1和12nd2形成第五超結(jié)結(jié)構(gòu)22。這里，在圖51的例子中，浮置場(chǎng)板30呈現(xiàn)每個(gè)都為沿著P列環(huán)行區(qū)域49pb(圍繞內(nèi)P列環(huán)行區(qū)域49pa并被外P列環(huán)行區(qū)域49pc圍繞)的矩形框形式的環(huán)狀，該P(yáng)列環(huán)行區(qū)域49pb沿著當(dāng)在向外輻射方向中從有源單元區(qū)域4來(lái)計(jì)數(shù)時(shí)每個(gè)都具有相同序數(shù)的一組P列區(qū)域例如P列區(qū)域12pa2、12pb2、12pc2和12pd2而形成。然而，在外圍拐角區(qū)域17a、17b、17c和17d(圖50)中(即，在除了包括外圍側(cè)部區(qū)域16a、16b、16c和16d的外圍主要部分之外的區(qū)域中)，耗盡層擴(kuò)展時(shí)的等電勢(shì)表面被弧形化，因此浮置場(chǎng)板30的拐角部分并不限于直角形狀，而是還可以弧形化，如圖87所示。

圖55示出了圖49的有源單元部分的截取區(qū)域R2的A-A’橫截面(對(duì)應(yīng)于重復(fù)結(jié)構(gòu)的兩個(gè)周期)。如圖55所示，在芯片2的背表面1b的N+漏極區(qū)域25(N型單晶硅襯底)的表面上，設(shè)置金屬背表面漏極電極24。在N+漏極區(qū)域25之上，設(shè)置漂移區(qū)域11，該漂移區(qū)域11由N列12n(N型漂移區(qū)域11n)和P列12p(P型漂移區(qū)域11p)形成。在漂移區(qū)域11的表面區(qū)域中，設(shè)置P本體區(qū)域6。在P本體區(qū)域6中，設(shè)置N+源極區(qū)域26、P+本體接觸區(qū)域23等。在成對(duì)N+源極區(qū)域26之間的半導(dǎo)體表面之上，經(jīng)由柵極絕緣膜27設(shè)置多晶硅柵極電極15。在多晶硅柵極電極15之上，設(shè)置層間絕緣膜29。在層間絕緣膜29之上，形成包括金屬源極電極5的基于鋁的電極膜，該基于鋁的電極膜電耦合到N+漏極區(qū)域25和P+本體接觸區(qū)域23。

3.對(duì)與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝的描述(主要參見圖56至圖70)

在該章節(jié)中，將描述與第一章節(jié)和第二章節(jié)中的結(jié)構(gòu)對(duì)應(yīng)的工藝。然而，這些工藝步驟對(duì)于其它結(jié)構(gòu)而言是基本上共同的，所以原則上對(duì)于其它結(jié)構(gòu)將不重復(fù)以下描述。

圖56是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成溝槽的步驟)的、圖7所示器件部分的晶片橫截面圖。圖57是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(去除用于形成溝槽的硬掩膜的步驟)的、圖52所示器件部分的晶片橫截面圖。圖58是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(利用P型外延層填充溝槽的步驟)的、圖52所示器件部分的晶片橫截面圖。圖59是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(CMP步驟)的、圖52所示器件部分的晶片橫截面圖。圖60是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P^-型表面降低表面場(chǎng)區(qū)域的步驟)的、圖52所示器件部分的晶片橫截面圖。圖61是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(對(duì)場(chǎng)氧化物膜進(jìn)行構(gòu)圖的步驟)的、圖52所示器件部分的晶片橫截面圖。圖62是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P本體區(qū)域的步驟)的、圖52所示器件部分的晶片橫截面圖。圖63是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成柵極絕緣膜的步驟)的、圖52所示器件部分的晶片橫截面圖。圖64是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成柵極多晶硅膜的步驟)的、圖52所示器件部分的晶片橫截面圖。圖65是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(將柵極多晶硅膜構(gòu)圖為柵極電極的步驟)的、圖52所示器件部分的晶片橫截面圖。圖66是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成源極區(qū)域的步驟)的、圖52所示器件部分的晶片橫截面圖。圖67是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成層間絕緣膜的步驟)的、圖52所示器件部分的晶片橫截面圖。圖68是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成接觸孔的步驟)的、圖52所示器件部分的晶片橫截面圖。圖69是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(延伸接觸孔并引入本體接觸區(qū)域的步驟)的、圖52所示器件部分的晶片橫截面圖。圖70是用于圖示與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(形成基于鋁的導(dǎo)電膜的步驟)的、圖52所示器件部分的晶片橫截面圖。基于這些附圖，將對(duì)與本發(fā)明第一實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝等給出描述。

首先，如圖56所示，制備半導(dǎo)體晶片1，其中在摻雜有例如銻(以例如約10¹⁸/cm³至10¹⁹/cm³量級(jí)的濃度)的N型單晶硅襯底25(其例如為200mm晶片，但也可以具有150mm、300mm或450mm的晶片直徑)之上，形成具有例如約45微米厚度的磷摻雜N外延層10n(例如在約10¹⁵/cm³量級(jí)濃度的漂移區(qū)域，其是用作N型漂移區(qū)域11n并且也部分地用作N列12n的部分)。在半導(dǎo)體晶片1的器件表面1a(與背表面1b相對(duì)的主表面)之上，形成由例如P-TEOS(等離子體-正硅酸乙酯)等制成的用于形成P型列溝槽的硬掩膜33。接下來(lái)，如圖56所示，使用用于形成P型列溝槽的硬掩膜33作為掩膜，對(duì)N外延層10n等進(jìn)行干法刻蝕以形成P型列溝槽20?？梢允境龅母煞涛g氣氛的例子包括例如含Ar、SF₆、O₂等作為主要?dú)怏w組分的氣氛?？梢允境龅母煞涛g的深度范圍的例子包括例如約40微米至55微米的范圍。注意，P型列溝槽20優(yōu)選地到達(dá)N型單晶硅襯底25。然而，P型列溝槽20不一定需要到達(dá)N型單晶硅襯底25，只要與之接近即可。

接下來(lái)，如圖57所示，去除不再需要的硬掩膜33。

接下來(lái)，如圖58所示，關(guān)于P型列溝槽20執(zhí)行填充外延生長(zhǎng)(溝槽內(nèi)外延填充方法)以形成P型填充外延層10p(摻雜劑為在例如約10¹⁵/cm³量級(jí)濃度的硼)。P型外延區(qū)域10p是用作P型漂移區(qū)域11p并且也用作P列12p的部分?？梢允境龅挠糜谔畛渫庋由L(zhǎng)的條件的例子包括例如約1.3×10⁴帕斯卡至1.0×10⁵帕斯卡的處理壓力，四氯化硅、三氯硅烷、二氯硅烷、甲硅烷的原材料氣體，等等。

接下來(lái)，如圖59所示，通過(guò)平坦化步驟例如CMP(化學(xué)機(jī)械拋光)去除位于P型列溝槽20外部的P型填充外延層10p，而與此同時(shí)將半導(dǎo)體晶片1的表面1a平坦化。注意，這里除了溝槽填滿方法之外，也可以通過(guò)多外延方法形成如圖11所示的超結(jié)結(jié)構(gòu)。

接下來(lái)，如圖60所示，通過(guò)熱氧化，在半導(dǎo)體晶片1的基本上整個(gè)頂表面1a之上形成氧化硅膜34(場(chǎng)絕緣膜)，并通過(guò)光刻在氧化硅膜34上方形成用于引入P^-型降低表面場(chǎng)區(qū)域的抗蝕劑膜35。可以示出的場(chǎng)絕緣膜34的厚度的例子包括約350nm。

隨后，使用用于引入P^-型降低表面場(chǎng)區(qū)域的抗蝕劑膜35作為掩膜，通過(guò)(例如硼的)離子注入引入P^-型降低表面場(chǎng)區(qū)域8?？梢允境龅挠糜陔x子注入的條件的例子包括硼的離子種類、在例如大約200kev的優(yōu)選范圍中的注入能量以及例如約1×10¹¹/cm²至1×10¹²/cm²的優(yōu)選范圍中的劑量。之后，去除不再需要的抗蝕劑膜35。

接下來(lái)，如圖61所示，在半導(dǎo)體晶片1的頂表面1a之上，通過(guò)光刻形成用于刻蝕氧化硅膜的抗蝕劑膜36。隨后，使用抗蝕劑膜36作為掩膜，通過(guò)干法刻蝕，使用例如基于碳氟化合物的刻蝕氣體等，對(duì)場(chǎng)絕緣膜34進(jìn)行構(gòu)圖。之后，完全去除不再需要的抗蝕劑膜36。

接下來(lái)，如圖62所示，通過(guò)光刻，在半導(dǎo)體晶片1的頂表面1a之上形成用于引入P本體區(qū)域的抗蝕劑膜37(通常，在抗蝕劑膜37的形成之前，在半導(dǎo)體晶片1的頂表面1a之上形成抵抗離子注入的保護(hù)膜例如約10nm的熱氧化膜，但其描述省略以防復(fù)雜圖示，這在其它部分中也一樣)。隨后，使用用于引入P本體區(qū)域的抗蝕劑膜37作為掩膜，通過(guò)離子注入引入P本體區(qū)域6?？梢允境龅挠糜陔x子注入的條件的例子包括：(1)對(duì)于第一步驟而言，硼的離子種類、在例如大約200kev的優(yōu)選范圍中的注入能量以及在例如大約10¹³/cm²量級(jí)的優(yōu)選范圍中的劑量；以及(2)對(duì)于第二步驟而言，硼的離子種類、在例如大約75kev的優(yōu)選范圍中的注入能量以及在例如大約10¹²/cm²量級(jí)(濃度在例如約10¹⁷/cm³的量級(jí)上)的優(yōu)選范圍中的劑量。之后，完全去除不再需要的抗蝕劑膜37。

接下來(lái)，如圖63所示，在半導(dǎo)體晶片1的頂表面1a之上形成柵極氧化物膜27(柵極絕緣膜)?？梢允境龅臇艠O絕緣膜27的示例厚度例如從約50nm至200nm的范圍，盡管它依賴于擊穿電壓?？梢允境龅哪こ练e方法的例子包括CVD(化學(xué)氣相沉積)、熱氧化方法等。注意，為了在柵極氧化之前進(jìn)行晶片清潔，可以應(yīng)用濕法清潔，其中例如使用第一清潔溶液(即，氨、過(guò)氧化氫和純水以1:1:5(體積比)的混合溶液)和第二清潔溶液(即，鹽酸、過(guò)氧化氫和純水以1:1:6(體積比)的混合溶液)。

接下來(lái)，如圖64所示，通過(guò)例如低壓CVD(化學(xué)氣相沉積)在柵極氧化物膜27之上形成柵極電極多晶硅膜15(具有例如約200nm至800nm的厚度)。

接下來(lái)，如圖65所示，通過(guò)干法刻蝕，將柵極電極多晶硅膜15構(gòu)圖為柵極電極15和浮置場(chǎng)板30(FFP)。

接下來(lái)，如圖66所示，通過(guò)光刻形成用于引入N+源極區(qū)域的抗蝕劑膜38，并使用抗蝕劑膜38作為掩膜，通過(guò)離子注入引入在芯片邊緣部分中的N+源極區(qū)域26和N+溝道停止區(qū)域31。可以示出的用于離子注入的條件的例子包括砷的離子種類、在例如大約40kev的優(yōu)選范圍中的注入能量以及在例如大約10¹⁵/cm²量級(jí)(濃度在例如約10²⁰/cm³的量級(jí)上)的優(yōu)選范圍中的劑量。之后，完全去除不再需要的抗蝕劑膜38。

接下來(lái)，如圖67所示，在半導(dǎo)體晶片1的頂表面1a的基本上整個(gè)表面之上，通過(guò)CVD等沉積PSG(磷硅玻璃)膜29(層間絕緣膜)。注意，作為層間絕緣膜29，除了PSG膜之外，還可以使用BPSG膜、TEOS膜、SOG膜、HDP(高密度等離子體)氧化硅膜、PSG膜或上述膜中多個(gè)任意膜的疊置膜?？梢允境龅膶娱g絕緣膜29的總厚度的優(yōu)選例子包括約900nm。

接下來(lái)，如圖68所示，在半導(dǎo)體晶片1的頂表面1a之上形成用于形成源極接觸孔的抗蝕劑膜41，并使用抗蝕劑膜41作為掩膜，通過(guò)干法刻蝕對(duì)源極接觸孔39等進(jìn)行開口。隨后，完全去除不再需要的抗蝕劑膜41。

接下來(lái)，如圖69所示，刻蝕硅襯底，然后通過(guò)離子注入引入P+本體接觸區(qū)域23和P+芯片外圍接觸區(qū)域32。可以示出的用于離子注入的條件的例子包括BF₂的離子種類、在例如大約30kev的優(yōu)選范圍中的注入能量以及在例如大約10¹⁵/cm²量級(jí)(濃度在例如約10¹⁹/cm³的量級(jí)上)的優(yōu)選范圍中的劑量。

接下來(lái)，如圖70所示，經(jīng)由TiW等的阻擋金屬膜、通過(guò)濺射等沉積基于鋁的金屬層，并對(duì)基于鋁的金屬層進(jìn)行構(gòu)圖以形成金屬源極電極5、保護(hù)環(huán)電極3等。

然后，必要時(shí)，在上層中形成諸如例如無(wú)機(jī)最終鈍化膜或有機(jī)-無(wú)機(jī)最終鈍化膜之類的最終鈍化膜，并在最終鈍化膜中形成焊盤開口和柵極開口。作為最終鈍化膜，可以形成諸如無(wú)機(jī)最終鈍化膜或有機(jī)-無(wú)機(jī)最終鈍化膜之類的單層膜，或者除此之外，也可以在下層無(wú)機(jī)最終鈍化膜之上疊置有機(jī)-無(wú)機(jī)最終鈍化膜等。

接下來(lái)，執(zhí)行背面研磨處理，以將原始晶片厚度(例如約750微米)減小到例如約80微米至280微米(即少于300微米的厚度)。

此外，在晶片1的背表面1b之上，通過(guò)濺射膜沉積來(lái)沉積金屬背表面漏極電極24(參見圖52、圖53和圖55)。背表面金屬電極膜24包括例如背表面鈦膜(金和鎳的擴(kuò)散阻止層)、背表面鎳膜(對(duì)芯片鍵合材料的粘合層)、背表面金膜(鎳的氧化阻止層)等(按照與晶片1的距離增加的順序提及)。之后，將晶片1劃分成各個(gè)芯片，各個(gè)芯片經(jīng)受使用模制樹脂等的轉(zhuǎn)移模制，從而得到如圖46所示的封裝器件。

4.對(duì)作為本發(fā)明第二實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET等的器件結(jié)構(gòu)(外圍2D超結(jié)和N環(huán))的描述(主要參見圖71至圖74和圖92)

這里描述的降低表面場(chǎng)結(jié)構(gòu)達(dá)到與第二章節(jié)中描述的目的基本上相同的目的。這里，將對(duì)其中單獨(dú)使用降低表面場(chǎng)結(jié)構(gòu)的情況給出描述，但將明白的是，也可以組合使用降低表面場(chǎng)結(jié)構(gòu)。當(dāng)組合使用降低表面場(chǎng)結(jié)構(gòu)時(shí)，其效果得到相應(yīng)增強(qiáng)。

注意，在結(jié)構(gòu)上，除了浮置場(chǎng)板30被N環(huán)區(qū)域42n(第一導(dǎo)電類型的環(huán)區(qū)域)替換之外，降低表面場(chǎng)結(jié)構(gòu)基本與第二章節(jié)中描述的相同。因此，原則上以下將只對(duì)不同部分給出描述。

圖71是作為本發(fā)明第二實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的、與圖49的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖。圖72是與圖71的X-X’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖。圖73是與圖71的Y-Y’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖。圖74是用于圖示圖72和圖73的N環(huán)區(qū)域與P列區(qū)域之間的關(guān)系的器件示意橫截面圖?；谶@些附圖，將對(duì)作為本發(fā)明第二實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET等的器件結(jié)構(gòu)(外圍2D超結(jié)和N環(huán))給出描述。

如圖71至圖74所示(參見圖92)，沿著P列環(huán)行區(qū)域49pa、49pb和49pc中的每個(gè)的內(nèi)端PCI，設(shè)置呈現(xiàn)矩形框形式的環(huán)狀的N環(huán)區(qū)域42n(第一導(dǎo)電類型的環(huán)區(qū)域)。然而，在外圍拐角區(qū)域17a、17b、17c和17d(圖50)中(即，在除了包括外圍側(cè)部區(qū)域16a、16b、16c和16d的外圍主要部分之外的區(qū)域中)，耗盡層擴(kuò)展時(shí)的等電勢(shì)表面弧形化，因此N環(huán)區(qū)域42n的拐角部分并不限于直角形狀，而是還可以弧形化，如圖89所示。

N環(huán)區(qū)域42n中的劑量或雜質(zhì)濃度高于N列區(qū)域12n中的劑量或雜質(zhì)濃度，并且優(yōu)選地處于如下這樣的水平，該水平使得在阻擋模式中以與P^-型表面降低表面場(chǎng)區(qū)域8相同的方式實(shí)現(xiàn)完全耗盡。另一方面，N環(huán)區(qū)域42n的深度與例如P^-型表面降低表面場(chǎng)區(qū)域8的深度是同一量級(jí)上的。

5.對(duì)與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝等的描述(主要參見圖75和圖76)

在該章節(jié)中，將對(duì)第四章節(jié)的結(jié)構(gòu)的制造工藝的主要部分給出描述。整體上，制造工藝與第三章節(jié)中描述的基本相同。因此，以下原則上將只對(duì)不同部分給出描述。也就是，就處理而言不同的部分對(duì)應(yīng)于圖60。

圖75是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入N環(huán)區(qū)域的步驟)的、圖72所示器件部分的晶片橫截面圖。圖76是用于圖示與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P^-型表面降低表面場(chǎng)區(qū)域的步驟)的、圖72所示器件部分的晶片橫截面圖?；谶@些附圖，將對(duì)與本發(fā)明第二實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝等給出描述。

在完成圖59所示的處理之后，如圖75所示，在晶片1的基本上整個(gè)器件主表面1a之上形成用于引入N環(huán)的抗蝕劑膜43。然后，通過(guò)光刻等，對(duì)用于引入N環(huán)的抗蝕劑膜43進(jìn)行構(gòu)圖。使用構(gòu)圖的抗蝕劑膜43作為掩膜，通過(guò)離子注入等，向外圍部分(即，邊緣端接區(qū)域)中各個(gè)P列區(qū)域12p(第二導(dǎo)電類型的列區(qū)域)的內(nèi)端對(duì)應(yīng)的漂移區(qū)域11的表面部分中引入N環(huán)區(qū)域42n(第一導(dǎo)電類型的環(huán)區(qū)域)?？梢允境龅挠糜陔x子注入的條件的優(yōu)選例子包括磷的離子種類、在例如大約200kev的注入能量以及例如約5×10¹²/cm²(在約3×10¹²/cm²至7×10¹²/cm²的優(yōu)選范圍中)的劑量。之后，去除不再需要的抗蝕劑膜43。

接下來(lái)，如圖76所示，例如通過(guò)熱氧化在晶片1的基本上整個(gè)器件主表面1a之上形成氧化硅膜34(場(chǎng)絕緣膜)(可以示出的場(chǎng)絕緣膜34的厚度的例子包括約350nm)，并且通過(guò)光刻在氧化硅膜34上方形成用于引入P^-型降低表面場(chǎng)區(qū)域的抗蝕劑膜35。隨后，使用用于引入P^-型降低表面場(chǎng)區(qū)域的抗蝕劑膜35作為掩膜，通過(guò)(例如硼的)離子注入引入P^-型表面降低表面場(chǎng)區(qū)域8。可以示出的用于離子注入的條件的例子包括硼的離子種類、在例如大約200kev的優(yōu)選范圍中的注入能量以及例如約1×10¹¹/cm²至1×10¹²/cm²的優(yōu)選范圍中的劑量。之后，去除不再需要的抗蝕劑膜35。此后，晶片工藝移至圖61的步驟，并且之后工藝類似地執(zhí)行。

6.對(duì)作為本發(fā)明第三實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET等的器件結(jié)構(gòu)(外圍2D超結(jié)、N環(huán)和P環(huán))的描述(主要參見圖77至圖80和圖92)

第四章節(jié)的例子在避免負(fù)的可移動(dòng)電荷在模制樹脂的界面處和鈍化膜周圍的影響上是有效的。在該章節(jié)中，將對(duì)在避免正的可移動(dòng)電荷在類似界面等處的影響上是有效的降低表面場(chǎng)結(jié)構(gòu)(P環(huán)區(qū)域42p)給出描述。因此，如果可移動(dòng)電荷的主要類型(極性)是負(fù)的，則也可能只使用N環(huán)區(qū)域42n。類似地，如果可移動(dòng)電荷的主要類型是正的，則也可能只使用這里描述的P環(huán)區(qū)域42p。

這里描述的降低表面場(chǎng)結(jié)構(gòu)達(dá)到與第二章節(jié)描述的基本相同的目的。這里，將對(duì)其中單獨(dú)使用降低表面場(chǎng)結(jié)構(gòu)的情況給出描述，但將明白的是，也可以組合使用降低表面場(chǎng)結(jié)構(gòu)。當(dāng)組合使用降低表面場(chǎng)結(jié)構(gòu)時(shí)，其效果得到相應(yīng)增強(qiáng)。

注意，在結(jié)構(gòu)上，降低表面場(chǎng)結(jié)構(gòu)基本與第四章節(jié)中描述的相同。因此，原則上以下將只對(duì)不同部分給出描述。

圖77是作為本發(fā)明第三實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的、與圖49的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖。圖78是與圖77的X-X’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖。圖79是與圖77的Y-Y’橫截面對(duì)應(yīng)的芯片局部部分的橫截面圖。圖80是用于圖示圖78和圖79的N環(huán)區(qū)域(P環(huán)區(qū)域)與P列區(qū)域之間的關(guān)系的器件示意橫截面圖?；谶@些附圖，將對(duì)作為本發(fā)明第三實(shí)施例的半導(dǎo)體器件的例子的具有超結(jié)結(jié)構(gòu)的功率MOSFET的器件結(jié)構(gòu)(外圍2D超結(jié)、N環(huán)和P環(huán))給出描述。

如圖77至圖80所示(參見圖92)，沿著P列環(huán)行區(qū)域49pa、49pb和49pc中的每個(gè)的外端PCO，設(shè)置呈現(xiàn)矩形框形式的環(huán)狀的P環(huán)區(qū)域42p(第二導(dǎo)電類型的環(huán)區(qū)域)。然而，在外圍拐角區(qū)域17a、17b、17c和17d(圖50)中(即，在除了包括外圍側(cè)部區(qū)域16a、16b、16c和16d的外圍主要部分之外的區(qū)域中)，耗盡層擴(kuò)展時(shí)的等電勢(shì)表面弧形化，因此P環(huán)區(qū)域42p的拐角部分并不限于直角形狀，而是還可以弧形化，如圖89所示(其示出了N環(huán)區(qū)域42n的例子，但也適用于P環(huán)區(qū)域42p，基本無(wú)需更改)。

P環(huán)區(qū)域42p中的劑量或雜質(zhì)濃度高于P列區(qū)域12p和P^-型表面降低表面場(chǎng)區(qū)域8中的劑量或雜質(zhì)濃度，并且需要處于如下這樣的水平，該水平使得在阻擋模式中以與P^-型表面降低表面場(chǎng)區(qū)域8相同的方式實(shí)現(xiàn)完全耗盡。

7.對(duì)與本發(fā)明第三實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝等的描述(主要參見圖81和圖82)

在該章節(jié)中，將對(duì)第六章節(jié)的結(jié)構(gòu)的制造工藝的主要部分給出描述。整體上，制造工藝與第三章節(jié)和第五章節(jié)中描述的基本相同。因此，以下原則上將只對(duì)不同部分給出描述。也就是，就處理而言不同的部分對(duì)應(yīng)于圖60。注意，如果省略N環(huán)區(qū)域42n(第一導(dǎo)電類型的環(huán)區(qū)域)，則可以適應(yīng)地跳過(guò)圖75的步驟。

圖81是用于圖示與本發(fā)明第三實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P環(huán)區(qū)域的步驟)的、圖78所示器件部分的晶片橫截面圖。圖82是用于圖示與本發(fā)明第三實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝(引入P^-型表面降低表面場(chǎng)區(qū)域的步驟)的、圖78所示器件部分的晶片橫截面圖。基于這些附圖，將對(duì)與本發(fā)明第三實(shí)施例的半導(dǎo)體器件對(duì)應(yīng)的晶片工藝等給出描述。

在完成圖59和圖75所示的處理之后，如圖81所示，在晶片1的基本上整個(gè)器件主表面1a之上形成用于引入P環(huán)的抗蝕劑膜44。然后，通過(guò)光刻等，對(duì)用于引入P環(huán)的抗蝕劑膜44進(jìn)行構(gòu)圖。使用構(gòu)圖的抗蝕劑膜44作為掩膜，通過(guò)離子注入等，向外圍部分(即，邊緣端接區(qū)域)中的各個(gè)P列區(qū)域12p(第二導(dǎo)電類型的列區(qū)域)的外端對(duì)應(yīng)的漂移區(qū)域11的表面部分中引入P環(huán)區(qū)域42p(第二導(dǎo)電類型的環(huán)區(qū)域)?？梢允境龅挠糜陔x子注入的條件的優(yōu)選例子包括硼的離子種類、在例如大約200kev的注入能量以及例如約7×10¹²/cm²(在約5×10¹²/cm²至1×10¹³/cm²的優(yōu)選范圍中)的劑量。之后，去除不再需要的抗蝕劑膜44。

接下來(lái)，如圖82所示，例如通過(guò)熱氧化在晶片1的基本上整個(gè)器件主表面1a之上形成氧化硅膜34(場(chǎng)絕緣膜)(可以示出的場(chǎng)絕緣膜34的厚度的例子包括約350nm)，并且通過(guò)光刻在氧化硅膜34上方形成用于引入P^-型降低表面場(chǎng)區(qū)域的抗蝕劑膜35。隨后，使用用于引入P^-型降低表面場(chǎng)區(qū)域的抗蝕劑膜35作為掩膜，通過(guò)(例如硼的)離子注入引入P^-型表面降低表面場(chǎng)區(qū)域8?？梢允境龅挠糜陔x子注入的條件的例子包括硼的離子種類、在例如大約200kev的優(yōu)選范圍中的注入能量以及例如約1×10¹¹/cm²至1×10¹²/cm²的優(yōu)選范圍中的劑量。之后，去除不再需要的抗蝕劑膜35。此后，晶片工藝移至圖61的步驟，并且之后工藝類似地執(zhí)行。

8.對(duì)本發(fā)明第一至第三實(shí)施例的半導(dǎo)體器件的各個(gè)組件的變型的描述(主要參見圖83至圖90以及圖91和圖92)

在該章節(jié)中，將對(duì)形成第二章節(jié)、第四章節(jié)和第六章節(jié)的器件的各個(gè)組件的變型給出描述。

(1)列布局的變型(主要參見圖83至圖85)

圖83是用于圖示本發(fā)明第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(列布局)的變型(非對(duì)稱標(biāo)準(zhǔn)布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)。圖84是用于圖示本發(fā)明第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(列布局)的變型(非對(duì)稱削減布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)。圖85是用于圖示本發(fā)明第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(列布局)的變型(對(duì)稱L形布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)?；谶@些附圖，將對(duì)列布局的變型給出描述。

圖83示出了與圖50、圖51、圖71和圖77的列布局對(duì)應(yīng)的“非對(duì)稱標(biāo)準(zhǔn)列布局”。這里，用語(yǔ)“非對(duì)稱”表明，當(dāng)假定半導(dǎo)體芯片或外圍拐角區(qū)域的對(duì)角線40為線對(duì)稱軸時(shí)，列布局不是基本線對(duì)稱的。如圖83所示，在本例子中，外圍超結(jié)區(qū)域基本具有3D-降低表面場(chǎng)結(jié)構(gòu)。然而，外圍側(cè)部區(qū)域16b的對(duì)稱性已經(jīng)延伸到外圍拐角區(qū)域17b(17a、17c或17d)而沒有丟失(具有相同的對(duì)稱性)，所以就圍繞有源單元部分超結(jié)結(jié)構(gòu)14的對(duì)稱性而言，該布局具有低對(duì)稱性。在該部分中，布局不再具有單純的3D-降低表面場(chǎng)結(jié)構(gòu)，而可能使擊穿電壓降低。

為了解決此問(wèn)題，已經(jīng)提出圖84所示的“非對(duì)稱削減列布局”。在該列布局中，P列12p的外部已經(jīng)被削減從而在阻擋模式中提供基本與等電勢(shì)表面的形狀(更準(zhǔn)確而言，芯片2的頂表面1a和等電勢(shì)表面的交線)匹配的配置。這實(shí)現(xiàn)了改善每個(gè)外圍拐角區(qū)域17a、17b、17c和17d的宏觀對(duì)稱性和降低該部分中擊穿電壓降低的風(fēng)險(xiǎn)的效果。

因而，在圖84的例子中，可以相對(duì)容易地改善宏觀對(duì)稱性。然而，線對(duì)稱性已經(jīng)受到損害，由于損害的線對(duì)稱性造成的擊穿電壓降低的風(fēng)險(xiǎn)仍然存在。

相比之下，圖85示出了“對(duì)稱L形列布局”，其中對(duì)外圍拐角區(qū)域17b(17a、17c或17d)中的P列12p給出關(guān)于線對(duì)稱軸40的線對(duì)稱性，以確保微觀對(duì)稱性。

這些變型可以與第二章節(jié)、第四章節(jié)或第六章節(jié)的例子組合以及與其它組件的下列變型中的每個(gè)變型組合。

(2)浮置場(chǎng)板的布局等的變型(主要參見圖86和圖87)

圖86是用于圖示本發(fā)明第一實(shí)施例中的半導(dǎo)體器件中各個(gè)組件(浮置場(chǎng)板的布局)的變型(直角彎曲的拐角部分布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)。圖87是用于圖示本發(fā)明第一實(shí)施例的半導(dǎo)體器件中各個(gè)組件(浮置場(chǎng)板的布局)的變型(圓弧化的拐角部分布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)?；谶@些附圖，將對(duì)浮置場(chǎng)板的形狀、放置等的變型給出描述。

圖86所示的“具有直角彎曲的拐角部分的浮置場(chǎng)板的布局”是圖51所示的浮置場(chǎng)板30等的布局的提取。如這里所示，浮置場(chǎng)板30的平面配置整體上為矩形。浮置場(chǎng)板30的拐角部分可以是直角的或者圓化的，但通常是關(guān)于外圍拐角區(qū)域或半導(dǎo)體芯片的對(duì)角線(線對(duì)稱軸)40基本線對(duì)稱的(但不一定必需如此)。因此，通過(guò)實(shí)現(xiàn)在外圍拐角區(qū)域17b(17a、17c或17d)中的P^-型表面降低表面場(chǎng)區(qū)域8的對(duì)稱性與外圍拐角區(qū)域中浮置場(chǎng)板30的二維布局的對(duì)稱性之間的匹配，可以減少不期望的擊穿電壓降低的風(fēng)險(xiǎn)。也就是，將圖86的具有直角彎曲拐角部分的浮置場(chǎng)板布局與圖83或圖85組合是有用的。

同樣，通過(guò)實(shí)現(xiàn)在外圍拐角區(qū)域17b(17a、17c或17d)中的超結(jié)結(jié)構(gòu)的對(duì)稱性(宏觀對(duì)稱性)與外圍拐角區(qū)域中浮置場(chǎng)板30的二維布局的對(duì)稱性之間的匹配，可以減少不期望的擊穿電壓降低的風(fēng)險(xiǎn)。也就是，將圖85的具有直角彎曲拐角部分的浮置場(chǎng)板布局與圖84或圖87組合是有用的。

圖51的例子是具有直角彎曲拐角部分的浮置場(chǎng)板布局、圓化拐角P^-型表面降低表面場(chǎng)區(qū)域和非對(duì)稱標(biāo)準(zhǔn)列布局的組合。浮置場(chǎng)板布局和列布局的宏觀對(duì)稱性相對(duì)高，但其宏觀對(duì)稱性與P^-型表面降低表面場(chǎng)區(qū)域的對(duì)稱性之間的匹配程度低。

另一方面，在具有直角彎曲拐角部分的浮置場(chǎng)板布局與圖84的組合中，浮置場(chǎng)板布局和列布局的宏觀對(duì)稱性低，但其線對(duì)稱性得到改善。

接下來(lái)，在具有直角彎曲拐角部分的浮置場(chǎng)板布局與圖40的組合中，浮置場(chǎng)板布局和列布局的宏觀對(duì)稱性以及其線對(duì)稱性都得到改善。

圖87示出圖86的浮置場(chǎng)板布局的另一變型(具有圓弧化拐角部分的浮置場(chǎng)板)，其中具有矩形環(huán)狀的浮置場(chǎng)板30的拐角部分被圓化。因此，圖87的布局特別優(yōu)選地與圖84的列布局組合。

在該章節(jié)中已經(jīng)具體描述的這些變型也可以與第二章節(jié)、第四章節(jié)或第六章節(jié)的例子組合以及與該章節(jié)中其他組件的每個(gè)變型組合。

(3)N環(huán)等的布局(主要參見圖88、圖89和圖92)

這里，將僅對(duì)N環(huán)區(qū)域42n(第一導(dǎo)電類型的環(huán)區(qū)域)給出描述，但將明白的是，該描述也適用于P環(huán)區(qū)域42p(第二導(dǎo)電類型的區(qū)域)，而基本無(wú)需更改。

圖88是用于圖示本發(fā)明第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(N環(huán)區(qū)域)的變型(直角彎曲的拐角部分布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)。圖89是用于圖示本發(fā)明第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(N環(huán)區(qū)域)的變型(圓弧化拐角部分布置)的、與圖50的芯片拐角部分的截取區(qū)域R1對(duì)應(yīng)的芯片局部部分的頂視圖(接近于實(shí)際等同物)?；谶@些附圖，將對(duì)N環(huán)等的布局給出描述。

如圖71和圖88所示，N環(huán)區(qū)域42n可以形成為沿著P列環(huán)行區(qū)域49pa、49pb和49pc的內(nèi)端PCI恒定延伸且具有彎曲成直角的拐角部分的矩形形狀，或者也可以形成為具有圓化拐角部分的矩形形狀，如圖89所示。這是因?yàn)樵谕鈬战菂^(qū)域17a、17b、17c和17d(圖50)中，即，在除了包括外圍側(cè)部區(qū)域16a、16b、16c和16d的外圍主要部分之外的區(qū)域中，耗盡層擴(kuò)展時(shí)的等電勢(shì)表面弧形化。

在該章節(jié)中已經(jīng)具體描述的這些變型也可以與第二章節(jié)、第四章節(jié)或第六章節(jié)的例子組合以及與該章節(jié)中其他組件的每個(gè)變型組合。

(4)浮置場(chǎng)板的橫截面形狀等的變型(主要參見圖90)

圖90是示出用于圖示本發(fā)明第一至第三實(shí)施例中每一個(gè)的半導(dǎo)體器件的各個(gè)組件(浮置場(chǎng)板)的變型(臺(tái)階絕緣膜型FFP)的、在圖52或圖70等中均示出的P列區(qū)域與浮置場(chǎng)板之間的位置關(guān)系的器件示意橫截面圖?；谠摳綀D，將對(duì)浮置場(chǎng)板的橫截面形狀等的變型給出描述。

如圖90所示，就其水平位置而言，該浮置場(chǎng)板30s與圖54所示的標(biāo)準(zhǔn)浮置場(chǎng)板30s基本相同，但不同之處在于，其位于P列區(qū)域12p之上的主要部分形成在絕緣膜34t的部分(該部分與絕緣膜34t的其它部分相比相對(duì)薄)之上。通過(guò)這樣做，加強(qiáng)了將延伸的耗盡層向回推的效果，并因而可以實(shí)現(xiàn)與圖54的移位的浮置場(chǎng)板30實(shí)現(xiàn)的效果類似的效果。

9.對(duì)每個(gè)實(shí)施例的考慮和補(bǔ)充描述(主要參見圖93和圖94)

圖93是用于圖示本發(fā)明第一實(shí)施例的移位FFP的效果的數(shù)據(jù)繪圖。圖94是用于圖示本發(fā)明第二實(shí)施例的N環(huán)區(qū)域的效果的數(shù)據(jù)繪圖?；谶@些附圖，將對(duì)本發(fā)明的每個(gè)方面給出考慮并且將對(duì)其每個(gè)實(shí)施例給出補(bǔ)充描述。

(1)關(guān)于浮置場(chǎng)板(FFP)(主要參見圖93)

關(guān)于圖93，將首先對(duì)每個(gè)樣本給出描述?！盁o(wú)FFP”是通過(guò)從圖51所示芯片中去除浮置場(chǎng)板所獲得的樣本?！皹?biāo)準(zhǔn)FFP”是與圖54的每個(gè)標(biāo)準(zhǔn)浮置場(chǎng)板30s(其內(nèi)端位于對(duì)應(yīng)的P列區(qū)域12p的中心附近，其外端位于對(duì)應(yīng)的N列區(qū)域12n的中心附近)對(duì)應(yīng)的樣本?！鞍雽捯莆坏腇FP”，即第一實(shí)施例的浮置場(chǎng)板的內(nèi)端位于對(duì)應(yīng)的P列區(qū)域12p的內(nèi)端PCI附近(與標(biāo)準(zhǔn)FFP相比向內(nèi)移位(即向有源單元區(qū)域4移位)P列區(qū)域12p的寬度的一半)，而其外端延伸到P列區(qū)域12p的外端PCO以外并且到達(dá)P列區(qū)域12p稍外側(cè)的位置?！叭珜捯莆坏腇FP”是與標(biāo)準(zhǔn)FFP相比向內(nèi)移位(即向有源單元區(qū)域4移位)與P列區(qū)域12p的寬度對(duì)應(yīng)于的單位寬度的樣本。

圖93的橫軸表示在半導(dǎo)體芯片2的器件表面1a之上的界面等處的可移動(dòng)電荷的表面密度。如從圖中所見，在無(wú)FFP的樣本中，源極/漏極擊穿電壓由于少量負(fù)的可移動(dòng)電荷的存在而嚴(yán)重惡化?？梢姡谂c標(biāo)準(zhǔn)FFP對(duì)應(yīng)的樣本中，源極/漏極電壓開始下降的點(diǎn)移動(dòng)到負(fù)電荷密度范圍中。還可見，在與半寬移位的FFP對(duì)應(yīng)的樣本中，源極/漏極擊穿電壓開始下降的點(diǎn)進(jìn)一步在負(fù)電荷密度范圍中水平移動(dòng)。然而，在與全寬移位的FFP對(duì)應(yīng)的樣本中，源極/漏極擊穿電壓不會(huì)在負(fù)電荷密度范圍中變化太大，但基本的源極/漏極擊穿電壓(零電荷周圍)顯著下降。這可預(yù)想到是因?yàn)?，由于反向?chǎng)板效應(yīng)而發(fā)生了電場(chǎng)集中。

因此，從上面所示的數(shù)據(jù)可以考慮將浮置場(chǎng)板的內(nèi)端優(yōu)選地定位在P列區(qū)域12p的內(nèi)端PCI附近。

注意，通常，諸如浮置場(chǎng)板(或也可以是移位的浮置場(chǎng)板)之類的場(chǎng)板具有針對(duì)電荷在模制樹脂或鈍化膜的界面處的影響提供屏蔽的效果。本申請(qǐng)中描述的移位的浮置場(chǎng)板的內(nèi)端部分用作反向場(chǎng)板(即，向回推延伸的耗盡層)。因此，可以防止源極/漏極擊穿電壓由于蠕變現(xiàn)象而導(dǎo)致的惡化，該蠕變現(xiàn)象是由模制樹脂或鈍化膜的界面處的可移動(dòng)電荷在耗盡層中引起的。

(2)關(guān)于N環(huán)區(qū)域和P環(huán)區(qū)域(主要參見圖94)

將對(duì)圖94的每個(gè)樣本給出描述。“無(wú)N環(huán)”是與樣本“無(wú)FFP”相同的樣本，而其它四個(gè)樣本是通過(guò)圖75的步驟中的磷劑量而區(qū)分開的。從圖中可見，在樣本“無(wú)N環(huán)”中，源極/漏極擊穿電壓由于少量負(fù)的可移動(dòng)電荷的存在而嚴(yán)重惡化。然而，可見，隨著劑量增加，源極/漏極擊穿電壓開始下降的點(diǎn)在負(fù)電荷密度范圍中逐步移動(dòng)。還可見，在其中(例如磷的)劑量不少于2×10¹²/cm²、特別是不少于3×10¹²/cm²的范圍中，源極/漏極擊穿電壓水平延伸到相當(dāng)?shù)偷呢?fù)電荷密度。因此，每個(gè)N環(huán)區(qū)域42n的劑量的下限可以考慮為約2×10¹²/cm²或3×10¹²/cm²。對(duì)于其上限，需要低于發(fā)生完全耗盡的上限濃度，因此N環(huán)區(qū)域42n的劑量的上限可以考慮為約7×10¹²/cm²。

每個(gè)P環(huán)區(qū)域42p的(例如硼的)劑量的下限可以也考慮為約3×10¹²/cm²或5×10¹²/cm²。對(duì)于其上限，需要低于發(fā)生完全耗盡的上限濃度，因此P環(huán)區(qū)域42p的劑量的上限可以考慮為約1×10¹³/cm²。

每個(gè)N環(huán)區(qū)域在樹脂或鈍化膜的界面處存在負(fù)極性可移動(dòng)電荷的情況下禁止空穴反型層形成在N列的表面中，并且使得負(fù)極性可移動(dòng)電荷穿過(guò)該區(qū)域中的等電勢(shì)表面，由此確保每個(gè)N列的電壓支持能力。另一方面，每個(gè)P環(huán)區(qū)域在樹脂或鈍化膜的界面處存在負(fù)極性可移動(dòng)電荷的情況下禁止電子累積層形成在N列的表面中，以確保該區(qū)域中的電壓支持能力。

10.總結(jié)

盡管至此已經(jīng)基于本發(fā)明的實(shí)施例具體描述了本發(fā)明人實(shí)現(xiàn)的本發(fā)明，但本發(fā)明并不限于此。將明白的是，在不脫離本發(fā)明精神的范圍內(nèi)，可以在本發(fā)明中進(jìn)行各種變化和修改。

例如，每個(gè)上述實(shí)施例已經(jīng)通過(guò)使用具有平面型柵極結(jié)構(gòu)的MOS結(jié)構(gòu)作為例子進(jìn)行了具體描述，但本發(fā)明并不限于此。將明白的是，本發(fā)明可類似地完全應(yīng)用于U-MOSFET等的溝槽柵極結(jié)構(gòu)。而且，作為MOSFET的柵極電極的布局，示出了其中柵電極布置成與pn列并列的帶狀的例子，但本發(fā)明可適用于其中柵極電極布置在與pn列正交的方向中或者布置成格柵狀配置的各種布局。

注意，在每個(gè)上述實(shí)施例中，已經(jīng)具體描述了其中N溝道器件主要形成在N+單晶硅襯底之上的N外延層的上表面中的例子。然而，本發(fā)明并不限于此，并且P溝道器件也可以形成在P+單晶硅襯底之上的N外延層的上表面中。

每個(gè)上述實(shí)施例已經(jīng)使用功率MOSFET作為例子進(jìn)行了具體描述，但本發(fā)明并不限于此。將明白的是，本發(fā)明還可適用于每個(gè)具有超結(jié)結(jié)構(gòu)的功率器件，即二極管、雙極晶體管(包括IGBT)等。還將明白的是，本發(fā)明還可適用于其中嵌入有這種功率MOSFET、二極管、雙極晶體管等的半導(dǎo)體集成電路等。

同樣，在每個(gè)上述實(shí)施例中，溝槽填滿方法已經(jīng)主要作為超結(jié)結(jié)構(gòu)的形成方法進(jìn)行了具體描述，但本發(fā)明并不限于此。將明白的是，也可以使用例如多外延方法等。

在每個(gè)上述實(shí)施例中，主要具體地描述了在半導(dǎo)體襯底中形成的器件，但本發(fā)明并不限于此。將明白的是，本發(fā)明還可在基本無(wú)需任何修改的情況下適用于在基于GaAs的半導(dǎo)體襯底、基于碳化硅的半導(dǎo)體襯底以及基于氮化硅的半導(dǎo)體襯底中的器件。

<第三部分：主要涉及局部電荷平衡的部分>

0.第三部分的概要

本發(fā)明人已經(jīng)生產(chǎn)出各種功率型有源元件，諸如具有超結(jié)結(jié)構(gòu)的功率MISFET(或功率MOSFET)，并且關(guān)于此進(jìn)行了仿真以便研究可以恒定地確保所需擊穿電壓(諸如源極/漏極擊穿電壓)的布局。結(jié)果，關(guān)于有源單元部分等，已經(jīng)能夠配置幾乎令人滿意的超結(jié)結(jié)構(gòu)。然而，變得清楚的是，電場(chǎng)集中可能發(fā)生在芯片外圍部分中并且擊穿發(fā)生在其中失去電荷平衡的區(qū)域中，也就是，根據(jù)本發(fā)明人進(jìn)行的研究的結(jié)果，在例如2D外圍降低表面場(chǎng)結(jié)構(gòu)中，在從拐角部分的左側(cè)和右側(cè)延伸的成對(duì)P列之間的間隙、其間的連接部分(由此形成的彎曲部分)等中失去電荷平衡(失去電荷對(duì)稱性)。結(jié)果，電場(chǎng)集中發(fā)生在所關(guān)注部分的外圍中，從而導(dǎo)致?lián)舸╇妷旱南陆怠?/p>

下面是對(duì)本部分中公開的本發(fā)明的代表性實(shí)施例的概要的簡(jiǎn)要描述。

也就是，根據(jù)本部分中的本發(fā)明的方面，在具有超結(jié)結(jié)構(gòu)的功率MOSFET中，半導(dǎo)體芯片的拐角部分中的超結(jié)結(jié)構(gòu)(即，拐角部分超結(jié)結(jié)構(gòu))布置成使得維持局部電荷平衡。

以下是對(duì)根據(jù)本部分中公開的本發(fā)明的代表性實(shí)施例獲得的效果的簡(jiǎn)要描述。

也就是，在具有超結(jié)結(jié)構(gòu)的功率MOSFET中，半導(dǎo)體芯片的拐角部分中的超結(jié)結(jié)構(gòu)布置成使得維持局部電荷平衡。因此，可以避免由芯片拐角部分中的電荷失衡導(dǎo)致的不期望的電場(chǎng)集中。

1.對(duì)本發(fā)明第一實(shí)施例的半導(dǎo)體器件中的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)等的描述(主要參見圖95和圖97)

第二部分的例子涉及非電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)(具有浮置場(chǎng)板)，而本部分的例子涉及與其電荷平衡版本對(duì)應(yīng)的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)(不具有浮置場(chǎng)板)。因此，在第二部分的第一章節(jié)中詳細(xì)描述封裝等，在第二部分的第二、第四、第六等章節(jié)中詳細(xì)描述除了芯片拐角部分中的P列布局之外的芯片結(jié)構(gòu)等，在第二部分的第三、第五、第七等章節(jié)中詳細(xì)描述與之相關(guān)聯(lián)的工藝，在第二部分的第八等章節(jié)中詳細(xì)描述其變形等。因此，以下原則上將只對(duì)不同部分給出描述。

注意，在第三部分中，將對(duì)其中N列的厚度Wn與P列的厚度Wp不同(即，兩個(gè)區(qū)域的雜質(zhì)濃度不同)的情況給出特定描述。然而，將明白的是，N列的厚度Wn和P列的厚度Wp可以設(shè)置為基本相等(即，兩個(gè)區(qū)域的雜質(zhì)濃度基本相等)。

圖95是用于圖示本發(fā)明第三部分的第一實(shí)施例的半導(dǎo)體器件中的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)的、芯片拐角部分的截取區(qū)域R1的頂視圖。圖96是與圖95對(duì)應(yīng)的芯片拐角部分的示意頂視圖。圖97是與經(jīng)受電荷平衡化處理的圖96的拐角部分的部分截取區(qū)域R3對(duì)應(yīng)的局部放大圖(為了更容易地理解電荷平衡化處理，當(dāng)電荷平衡時(shí)每個(gè)N列的寬度減少?gòu)亩峁┫嗟鹊拿娣e)?；谶@些附圖，將對(duì)本發(fā)明第一實(shí)施例的半導(dǎo)體器件中的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)等給出描述。

例如，同樣在如圖83或圖85示出的非電荷平衡型拐角列布局中，在有源單元部分超結(jié)結(jié)構(gòu)14和外圍側(cè)部區(qū)域16a和16b(16c和16d)中，保持一維周期性從而相對(duì)容易地保持電荷平衡。另一方面，在外圍拐角區(qū)域17b(17a、17c或17d)中，執(zhí)行二維布局，并且例如從兩側(cè)延伸的P列區(qū)域12p以稍微隔開的關(guān)系彼此靠近或者在其間的連接點(diǎn)附近形成彎曲部分(例如，如圖85所示關(guān)于對(duì)角線基本對(duì)稱的布局，即偽對(duì)稱型)。在另一情況中，超結(jié)結(jié)構(gòu)以相同的對(duì)稱性從一側(cè)延伸(例如，如圖83所示關(guān)于對(duì)角線的非對(duì)稱布局，即非對(duì)稱型)。結(jié)果，在非對(duì)稱的非電荷平衡型拐角列布局中，耗盡層的對(duì)稱性不同于拐角部分中的列布局的對(duì)稱性，并且往往由該不同引發(fā)局部電荷失衡。另一方面，在偽對(duì)稱的非電荷平衡型拐角列布局中，與耗盡層在拐角部分中的對(duì)稱性的關(guān)系已經(jīng)相對(duì)得到改善，但圍繞其中P列區(qū)域斷開或形成彎曲部分的部分，往往引發(fā)局部電荷失衡。相比之下，本章節(jié)的例子基于偽對(duì)稱的非電荷平衡型拐角列布局，并且圍繞其中P列區(qū)域斷開或形成彎曲部分的部分執(zhí)行局部電荷平衡化處理。

圖95示出了在電荷平衡型芯片拐角部分中的P列布局。如圖95所示，該列布局在有源單元部分超結(jié)結(jié)構(gòu)14和外圍側(cè)部區(qū)域16a或16b(16c或16d)中與非電荷平衡型列布局相同。然而，在外圍拐角區(qū)域17b(17a、17c或17d)中，與非電荷平衡型彎曲布局(圖85)相比，P列區(qū)域12p在沿著對(duì)角線40的部分中斷開。而且，從兩側(cè)延伸的各個(gè)P列區(qū)域12p的相應(yīng)端部處于相互嚙合的位置關(guān)系中。

為易于理解該關(guān)系，圖96示意性地示出了減少數(shù)目的P列區(qū)域12p。為了描述在X方向和Y方向中延伸的P列區(qū)域12p之間的相互關(guān)系，經(jīng)受電荷平衡化處理的拐角部分中的部分截取區(qū)域R3被放大地變形并示于圖97中。在圖97中，以縮減的關(guān)系顯示每個(gè)N列的厚度Wn(“N列縮減顯示”)使得N列的厚度Wn和每個(gè)P列的厚度Wp在圖中基本相同(僅在該圖中，明顯滿足Wn＝Wp)。因此，包括在同一面積中的電荷量相等。如圖97所示，在電荷平衡型拐角列布局中，在P列區(qū)域12p的縱向側(cè)的兩側(cè)上的類似陰影化的半寬區(qū)域(具有均對(duì)應(yīng)于列厚度的一半的寬度Wn/2和Wp/2的彎曲狀區(qū)域)中的相應(yīng)電荷量具有相同的絕對(duì)值和相反的符號(hào)。因此，如果陰影部分布置成占據(jù)整個(gè)區(qū)域(例如，外圍拐角區(qū)域17b)的量，則因而保持局部電荷平衡。將理解到的是，為此目的，P列區(qū)域12p的較短邊的中間可以適當(dāng)?shù)匚挥谕鈬战菂^(qū)域或半導(dǎo)體芯片的對(duì)角線40上，并且鄰近的P列區(qū)域12p之間的最近距離可以適當(dāng)?shù)卦O(shè)為N列的厚度的約一半Wn/2。

注意，如圖96等所示，期望拐角部分超結(jié)結(jié)構(gòu)不包含微列，即極小的P列區(qū)域12p。這是因?yàn)?，如果存在微列，則當(dāng)根據(jù)溝槽外延填充方法執(zhí)行填充時(shí)，微列具有與其它宏觀P列區(qū)域12p不同的填充性質(zhì)，并因而減小允許良好保持填充性質(zhì)的工藝窗。這里，“微列”是指具有長(zhǎng)度小于其寬度或厚度Wp的兩倍的P列區(qū)域12p。而且，“宏列”是指具有長(zhǎng)度不小于其寬度或厚度Wp的兩倍的P列區(qū)域12p。

2.對(duì)本發(fā)明第二實(shí)施例的半導(dǎo)體器件中的電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)等的描述(主要參見圖98至圖100)

第一部分的例子涉及非電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)(具有半寬P^-型表面降低表面場(chǎng)區(qū)域)，而本部分的例子涉及與其電荷平衡版本對(duì)應(yīng)的電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)(不具有半寬P^-型表面降低表面場(chǎng)區(qū)域)。因此，例如在第一部分的第一、第三等章節(jié)中詳細(xì)描述除了芯片拐角部分中的P列布局之外的芯片結(jié)構(gòu)等，在第一部分的第二、第四等章節(jié)中詳細(xì)描述與之相關(guān)聯(lián)的工藝，并在第一部分的第五等章節(jié)中詳細(xì)描述其變形等。因此，以下原則上將只對(duì)不同部分給出描述。

注意，例如封裝等與第二部分的第一章節(jié)中描述的基本相同。

圖98是用于圖示本發(fā)明第三部分的第二實(shí)施例的半導(dǎo)體器件中的電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)的、芯片拐角部分的截取區(qū)域R1的頂視圖。圖99是與圖98對(duì)應(yīng)的芯片拐角部分的示意頂視圖。圖100是與經(jīng)受電荷平衡化處理的圖99的拐角部分的部分截取區(qū)域R3對(duì)應(yīng)的局部放大圖(為更容易地理解電荷平衡化處理，當(dāng)電荷平衡時(shí)每個(gè)N列的寬度減少?gòu)亩峁┫嗟鹊拿娣e，即“N列減少顯示”)?；谶@些附圖，將對(duì)本發(fā)明第二實(shí)施例的半導(dǎo)體器件中的電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)等給出描述。

例如，同樣在如圖34或圖36所示的非電荷平衡型列布局中，在有源單元部分超結(jié)結(jié)構(gòu)14和外圍側(cè)部區(qū)域16a和16b(16c和16d)中，保持一維周期性從而使得相對(duì)容易地保持電荷平衡。另一方面，在外圍拐角區(qū)域17b(17a、17c或17d)中，執(zhí)行二維布局，并且重復(fù)布置例如L形P列區(qū)域12p以關(guān)于對(duì)角線基本對(duì)稱(例如，如圖36所示的偽對(duì)稱型)。作為選擇，超結(jié)結(jié)構(gòu)以相同的對(duì)稱性從一側(cè)延伸(例如，關(guān)于對(duì)角線的非對(duì)稱布局，如圖34所示，即非對(duì)稱型)。結(jié)果，在非對(duì)稱的非電荷平衡型拐角列布局中，耗盡層的對(duì)稱性不同于拐角部分中的列布局的對(duì)稱性，并且往往由該不同引發(fā)局部電荷失衡。另一方面，在偽對(duì)稱的非電荷平衡型拐角列布局中，與拐角部分中耗盡層的對(duì)稱性的關(guān)系已經(jīng)相對(duì)改善，但圍繞其中P列區(qū)域斷開或形成彎曲部分的部分，往往引發(fā)局部電荷失衡。相比之下，本章節(jié)的例子基于偽對(duì)稱的非電荷平衡型拐角列布局，并且圍繞其中P列區(qū)域斷開或形成彎曲部分的部分執(zhí)行局部電荷平衡化處理。

圖98示出了電荷平衡型芯片拐角部分中的P列布局。如圖98所示，該列布局在有源單元部分超結(jié)結(jié)構(gòu)14和外圍側(cè)部區(qū)域16a和16b(16c和16d)中與非電荷平衡型列布局相同。然而，在外圍拐角區(qū)域17b(17a、17c或17d)中，與非電荷平衡型彎曲布局(圖36)相比，P列區(qū)域12p在沿著對(duì)角線40的部分中是斷開的。同樣，從兩側(cè)延伸的各個(gè)P列區(qū)域12p的相應(yīng)端部處于互鎖的位置關(guān)系中。

為易于理解該關(guān)系，圖99示意性地示出了減少數(shù)目的P列區(qū)域12p。為了描述在X方向和Y方向中延伸的P列區(qū)域12p之間的相互關(guān)系，經(jīng)受電荷平衡化處理的拐角部分中的部分截取區(qū)域R3被放大地變形并示于圖100中。在圖100中，以縮減的關(guān)系顯示每個(gè)N列的厚度Wn(“N列縮減顯示”)使得N列的厚度Wn和每個(gè)P列的厚度Wp在圖中基本相同(僅在該圖中，明顯滿足Wn＝Wp)。因此，包括在同一面積中的電荷量相等。如圖100所示，在電荷平衡型拐角列布局中，在P列區(qū)域12p的縱向側(cè)的兩側(cè)上的類似陰影化的半寬區(qū)域(具有均對(duì)應(yīng)于列厚度的一半的寬度Wn/2和Wp/2的彎曲狀區(qū)域)中的相應(yīng)電荷量具有相同的絕對(duì)值和相反的符號(hào)。因此，如果陰影部分布置成占據(jù)整個(gè)區(qū)域(例如，外圍拐角區(qū)域17b)的量，則因而保持局部電荷平衡。將理解到的是，為此目的，P列區(qū)域12p的較短邊的中間可以適當(dāng)?shù)匚挥谕鈬战菂^(qū)域或半導(dǎo)體芯片的對(duì)角線40上，并且鄰近的P列區(qū)域12p之間的最近距離可以適當(dāng)?shù)卦O(shè)為N列的厚度的約一半Wn/2。

3.對(duì)上述第二實(shí)施例的第一變型(3D外圍降低表面場(chǎng)結(jié)構(gòu)和半寬表面降低表面場(chǎng)層)的描述(主要參見圖101)

該章節(jié)的例子通過(guò)在第二章節(jié)描述的例子中使用半寬P^-型表面降低表面場(chǎng)區(qū)域代替全寬P^-型表面降低表面場(chǎng)區(qū)域而獲得。關(guān)于半寬P^-型表面降低表面場(chǎng)區(qū)域，在第一部分中進(jìn)行了詳細(xì)描述，所以這里不重復(fù)其描述。

圖101是用于圖示本發(fā)明第三部分的第二實(shí)施例的第一變型(3D外圍降低表面場(chǎng)結(jié)構(gòu)和半寬表面降低表面場(chǎng)層)的芯片拐角部分的示意頂視圖。基于該附圖，將對(duì)上述第二實(shí)施例的第一變型(3D外圍降低表面場(chǎng)結(jié)構(gòu)和半寬表面降低表面場(chǎng)層)給出描述。

如圖101所示，外圍拐角區(qū)域17b(17a、17c或17d)中的P列區(qū)域12p的布局是電荷平衡型的，并且使用半寬P^-型表面降低表面場(chǎng)區(qū)域8。

4.對(duì)上述第一實(shí)施例和第二實(shí)施例中每一個(gè)的第二變型(超結(jié)拐角部分的削減)的描述(主要參見圖102和圖103)

該章節(jié)的例子涉及與圖84對(duì)應(yīng)的第二部分的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)的拐角的削減和與圖35對(duì)應(yīng)的第一部分的電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)的拐角的削減。

圖102是用于圖示本發(fā)明第三部分的第一實(shí)施例的第二變型(超結(jié)拐角部分的削減)中的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)的、芯片拐角部分的截取區(qū)域R1的頂視圖。圖103是用于圖示本發(fā)明第三部分的第二實(shí)施例的第二變型(超結(jié)拐角部分的削減)中的電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)的、芯片拐角部分的截取區(qū)域R1的頂視圖?；谶@些附圖，將對(duì)上述第一實(shí)施例和第二實(shí)施例中每一個(gè)的第二變型(超結(jié)拐角部分的削減)給出描述。

(1)電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)的拐角的削減(主要參見圖102)

如圖95所示的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)與芯片拐角部分中耗盡層的對(duì)稱性具有相對(duì)良好的關(guān)系。然而，P列區(qū)域12p的延伸部分的包絡(luò)形狀不同于耗盡層中等電勢(shì)線的形狀，并且就此而言，可能失去電荷平衡。為了防止此情況，如圖102所示，這里根據(jù)芯片表面中耗盡層的等電勢(shì)線的形狀，對(duì)于圖95的P列區(qū)域12p的延伸部分執(zhí)行削減處理。

(2)電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)的拐角的削減(主要參見圖103)

如圖98所示的電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)與芯片拐角部分中耗盡層的對(duì)稱性具有相對(duì)良好的關(guān)系。然而，P列區(qū)域12p的延伸部分的包絡(luò)形狀不同于耗盡層中等電勢(shì)線的形狀，并且就這點(diǎn)而言，可能失去電荷平衡。為了防止此情況，如圖103所示，這里根據(jù)芯片表面中耗盡層的等電勢(shì)線的形狀，對(duì)于圖98的P列區(qū)域12p的延伸部分執(zhí)行削減處理。

5.對(duì)上述第一實(shí)施例和第二實(shí)施例中每一個(gè)的第三變型(與浮置場(chǎng)板的組合)的描述(主要參見圖104和圖105)

該章節(jié)的例子涉及與第二部分的第二章節(jié)對(duì)應(yīng)的浮置場(chǎng)板對(duì)電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)的應(yīng)用以及與第一部分的第三章節(jié)對(duì)應(yīng)的浮置場(chǎng)板對(duì)電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)的應(yīng)用。

圖104是用于圖示本發(fā)明第三部分的第一實(shí)施例的第三變型(與浮置場(chǎng)板的組合)的芯片拐角部分的示意頂視圖。圖105是用于圖示本發(fā)明第三部分的第二實(shí)施例的第三變型(與浮置場(chǎng)板的組合)的芯片拐角部分的示意頂視圖?；谶@些附圖，將對(duì)上述第一實(shí)施例和第二實(shí)施例中每一個(gè)的第三變型(與浮置場(chǎng)板的組合)給出描述。

(1)FFP對(duì)電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)的應(yīng)用(主要參見圖104)

如圖104所示，該例子通過(guò)將圖95的芯片拐角部分中的電荷平衡型P列區(qū)域布局應(yīng)用于第二部分的第二章節(jié)中描述的具有全寬P^-型表面區(qū)域8和浮置場(chǎng)板30的2D外圍降低表面場(chǎng)結(jié)構(gòu)而獲得。

(2)FFP對(duì)電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)的應(yīng)用(主要參見圖105)

如圖105所示，該例子通過(guò)將圖98的芯片拐角部分中的電荷平衡型P列區(qū)域布局應(yīng)用于第一部分的第一章節(jié)中描述的具有半寬P^-型表面區(qū)域8的3D外圍降低表面場(chǎng)結(jié)構(gòu)而獲得。

6.對(duì)上述第一實(shí)施例的第四變型(與N環(huán)或P環(huán)的組合)的描述(主要參見圖106)

第二部分的第四或第六章節(jié)的例子涉及非電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)，而該章節(jié)的例子涉及與其電荷平衡版本對(duì)應(yīng)的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)。因此，在第二部分的第一章節(jié)中詳細(xì)描述例如封裝等，在第二部分的第四、第六等章節(jié)中詳細(xì)描述除了芯片拐角部分中的P列布局等之外的芯片結(jié)構(gòu)，在第二部分的第五、第七等章節(jié)詳細(xì)描述與之關(guān)聯(lián)的工藝，并且在第二部分的第八等章節(jié)中詳細(xì)描述其變型等。因此，以下原則上將只對(duì)不同部分給出描述。

注意，這里將對(duì)具有N環(huán)區(qū)域和P環(huán)區(qū)域二者的例子給出描述，但顯然如果提供N環(huán)區(qū)域和P環(huán)區(qū)域中的至少一個(gè)則也是足夠的。

圖106是用于圖示本發(fā)明第三部分的第一實(shí)施例的第四變型(與N環(huán)或P環(huán)的組合)的芯片拐角部分的示意頂視圖?；谠摳綀D，將對(duì)上述第一實(shí)施例的第四變型(與N環(huán)或P環(huán)的組合)給出描述。

如圖106所示，該章節(jié)的例子通過(guò)將圖95所示的芯片拐角部分中的電荷平衡型P列區(qū)域布局應(yīng)用于第二部分的第六章節(jié)的具有N環(huán)區(qū)域42n和P環(huán)區(qū)域42p的2D外圍降低表面場(chǎng)結(jié)構(gòu)而獲得。注意，對(duì)于所得到的結(jié)構(gòu)，可以進(jìn)一步應(yīng)用如第五章節(jié)的第(1)條中描述的浮置場(chǎng)板。

7.對(duì)每個(gè)實(shí)施例的考慮和補(bǔ)充描述(主要參見圖107至圖109)

圖107是示出非電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)中的電荷平衡和擊穿電壓之間的關(guān)系的數(shù)據(jù)繪圖(包括單元部分中的仿真結(jié)果)。圖108是示出非電荷平衡型3D外圍降低表面場(chǎng)結(jié)構(gòu)中的電荷平衡和擊穿電壓之間的關(guān)系的數(shù)據(jù)繪圖(包括單元部分中的仿真結(jié)果)。圖109是示出在各種2D外圍降低表面場(chǎng)結(jié)構(gòu)的每一個(gè)中的電荷平衡和擊穿電壓之間的關(guān)系的數(shù)據(jù)繪圖(包括單元部分中的仿真結(jié)果)。基于這些附圖，將對(duì)其每個(gè)實(shí)施例給出考慮和補(bǔ)充描述。

在圖107中，不具有點(diǎn)的實(shí)線表示作為參考數(shù)據(jù)的有源單元部分中的仿真結(jié)果(即針對(duì)單元部分的計(jì)算值)，而由黑方形示出的數(shù)據(jù)表示與例如圖50所示的典型2D外圍降低表面場(chǎng)結(jié)構(gòu)(即2D非平衡型)中所關(guān)注部分的擊穿電壓與電荷失衡率的依賴關(guān)系。從圖中將理解到，在典型的2D外圍降低表面場(chǎng)結(jié)構(gòu)中，當(dāng)P列中的電荷量Qp過(guò)量時(shí)，特別是在拐角部分中存在擊穿電壓的顯著下降。

在圖108中，不具有點(diǎn)的實(shí)線表示作為參考數(shù)據(jù)的有源單元部分中的仿真結(jié)果(即針對(duì)單元部分的計(jì)算值)，而由黑方形示出的數(shù)據(jù)表示例如圖2所示的典型3D外圍降低表面場(chǎng)結(jié)構(gòu)(即3D非平衡型)中所關(guān)注部分的擊穿電壓與電荷失衡率的依賴關(guān)系。從圖中將理解到，在典型的3D外圍降低表面場(chǎng)結(jié)構(gòu)中，當(dāng)N列中的電荷量Qn過(guò)量時(shí)，特別是在拐角部分中存在擊穿電壓的顯著下降，但不如在2D外圍降低表面場(chǎng)結(jié)構(gòu)中那樣顯著。

在圖109中，不具有點(diǎn)的實(shí)線表示作為參考數(shù)據(jù)的有源單元部分中的仿真結(jié)果(即針對(duì)單元部分的計(jì)算值)，而由黑方形示出的數(shù)據(jù)表示例如圖50所示的典型2D外圍降低表面場(chǎng)結(jié)構(gòu)(即2D非平衡型)中所關(guān)注部分的擊穿電壓與電荷失衡率的依賴關(guān)系。另一方面，由白方形示出的數(shù)據(jù)表示例如圖96所示的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)(即2D平衡型)中所關(guān)注部分的擊穿電壓與電荷失衡率的依賴關(guān)系，而由黑三角形示出的數(shù)據(jù)表示例如圖104所示的具有浮置場(chǎng)板(FFP)的電荷平衡型2D外圍降低表面場(chǎng)結(jié)構(gòu)(即具有FFP的2D平衡型)中所關(guān)注部分的擊穿電壓與電荷失衡率的依賴關(guān)系。從圖中將理解到，在2D平衡型和具有FFP的2D平衡型的每個(gè)2D外圍降低表面場(chǎng)結(jié)構(gòu)中，當(dāng)P列中的電荷量QP過(guò)量時(shí)擊穿電壓的惡化已經(jīng)得到相當(dāng)大的改善。

8.總結(jié)

盡管至此已經(jīng)基于本發(fā)明的實(shí)施例具體描述了本發(fā)明人實(shí)現(xiàn)的本發(fā)明，但本發(fā)明并不限于此。將明白的是，在不脫離本發(fā)明精神的范圍內(nèi)，可以在本發(fā)明中進(jìn)行各種變化和修改。

例如，每個(gè)上述實(shí)施例已經(jīng)通過(guò)使用具有平面型柵極結(jié)構(gòu)的MOS結(jié)構(gòu)作為例子進(jìn)行了具體描述，但本發(fā)明并不限于此。將明白的是，本發(fā)明可類似地完全應(yīng)用于U-MOSFET等的溝槽柵極結(jié)構(gòu)。而且，作為MOSFET的柵極電極的布局，示出了其中柵電極布置成與pn列并列的帶狀的例子，但本發(fā)明可適用于其中柵極電極布置在與pn列正交的方向中或者布置成格柵狀配置的各種布局。

注意，在每個(gè)上述實(shí)施例中，已經(jīng)具體描述了其中N溝道器件主要形成在N+單晶硅襯底之上的N外延層的上表面中的例子。然而，本發(fā)明并不限于此，并且P溝道器件也可以形成在P+單晶硅襯底之上的N外延層的上表面中。

每個(gè)上述實(shí)施例已經(jīng)使用功率MOSFET作為例子進(jìn)行了具體描述，但本發(fā)明并不限于此。將明白的是，本發(fā)明還可適用于每個(gè)具有超結(jié)結(jié)構(gòu)的功率器件，即二極管、雙極晶體管(包括IGBT)等。還將明白的是，本發(fā)明還可適用于其中嵌入有這種功率MOSFET、二極管、雙極晶體管等的半導(dǎo)體集成電路器件等。

同樣，在每個(gè)上述實(shí)施例中，溝槽填滿方法已經(jīng)主要作為超結(jié)結(jié)構(gòu)的形成方法進(jìn)行了具體描述，但本發(fā)明并不限于此。將明白的是，也可以使用例如多外延方法等。

在每個(gè)上述實(shí)施例中，主要具體地描述了在半導(dǎo)體襯底中形成的器件，但本發(fā)明并不限于此。將明白的是，本發(fā)明還可在基本無(wú)需任何修改的情況下適用于在基于GaAs的半導(dǎo)體襯底、基于碳化硅的半導(dǎo)體襯底以及基于氮化硅的半導(dǎo)體襯底中的器件。