本發(fā)明涉及半導體制造技術領域，特別涉及一種半導體器件及其形成方法。

背景技術：

金屬互連結(jié)構(gòu)是半導體器件中不可或缺的結(jié)構(gòu)，用于實現(xiàn)有源區(qū)與有源區(qū)之間的互連、晶體管和晶體管之間的互連、或者不同層金屬線之間的互連，完成信號的傳輸和控制。因此，在半導體制造過程中，金屬互連結(jié)構(gòu)的形成對半導體器件的性能以及半導體制造成本有著很大的影響。為了增加器件的密度，在集成電路中的半導體器件的尺寸已經(jīng)被不斷減小，為了實現(xiàn)各個半導體器件的電連接，通常需要多層互連結(jié)構(gòu)。

一般的，在半導體器件制造過程的后端互連工藝中，第一層金屬層(M1)需要與下層的有源器件結(jié)構(gòu)(包含源漏區(qū)域和柵極結(jié)構(gòu)區(qū)域)之間形成電學連接。因此，在形成第一層金屬層之前，通常需要預先形成半導體器件的局部互連結(jié)構(gòu)(Local Interconnect)。所述局部互連結(jié)構(gòu)包含：與下層的源漏區(qū)電連接的第零層金屬層(M0)、以及與柵極結(jié)構(gòu)區(qū)域之間電連接的第零層柵金屬層(M0G)。

然而，現(xiàn)有技術中形成的半導體器件的性能有待進一步提高。

技術實現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導體器件及其形成方法，提高形成的半導體器件的電學性能。

為解決上述問題，本發(fā)明提供一種半導體器件的形成方法，包括：提供基底，所述基底表面形成有柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)兩側(cè)分別具有一個互連區(qū)，所述互連區(qū)的基底內(nèi)分別形成有位于柵極結(jié)構(gòu)兩側(cè)的源區(qū)和漏區(qū)，其中，每一互連區(qū)橫跨若干個源區(qū)或若干個漏區(qū)；在所述基底表面和柵極結(jié)構(gòu)表面形成第一介質(zhì)層；刻蝕位于互連區(qū)上方的第一介質(zhì)層，直至暴露出源區(qū)表面 或漏區(qū)表面，在所述互連區(qū)上方形成通孔，且每一通孔橫跨一互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)；形成填充滿所述通孔的互連層；在所述互連層頂部表面形成第零層導電層。

可選的，所述第零層導電層位于互連層部分頂部表面。

可選的，所述第零層導電層還位于第一介質(zhì)層部分頂部表面。

可選的，所述第一介質(zhì)層頂部與柵極結(jié)構(gòu)頂部齊平或低于柵極結(jié)構(gòu)頂部。

可選的，形成所述通孔的工藝步驟包括：在所述第一介質(zhì)層表面形成具有第一開口的第一圖形層，所述第一開口位于互連區(qū)上方，且橫跨每一互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)；以所述第一圖形層為掩膜，沿所述第一開口刻蝕位于互連區(qū)上方的第一介質(zhì)層，形成所述通孔；去除所述第一圖形層。

可選的，形成所述第一圖形層的工藝步驟包括：在所述第一介質(zhì)層表面形成第一掩膜層；在所述第一掩膜層表面形成第二掩膜層，且所述第一掩膜層和第二掩膜層的材料不同；在所述第二掩膜層表面形成第一光刻膠層，所述第一光刻膠層投影于柵極結(jié)構(gòu)頂部表面的圖形至少覆蓋相鄰互連區(qū)之間的柵極結(jié)構(gòu)整個頂部表面，相鄰第一光刻膠層之間的區(qū)域投影于基底表面的圖形為第一投影圖形，所述第一投影圖形覆蓋互連區(qū)以及與所述互連區(qū)相鄰的隔離層；以所述第一光刻膠層為掩膜，刻蝕所述第二掩膜層直至暴露出第一掩膜層表面；去除所述第一光刻膠層；在刻蝕后第二掩膜層表面以及暴露出的第一掩膜層表面形成第二光刻膠層，所述第二光刻膠層投影于基底表面的圖形為第二投影圖形，第二投影圖形對應位于第一投影圖形內(nèi)，且所述第二投影圖形覆蓋隔離層；以所述第二光刻膠層為掩膜，刻蝕所述暴露出的第一掩膜層直至暴露出第一介質(zhì)層表面，在所述第一掩膜層內(nèi)形成第一開口，所述刻蝕后的第一掩膜層作為第一圖形層；去除所述第二光刻膠層。

可選的，形成所述第零層導電層的工藝步驟包括：在所述互連層頂部表面、以及第一介質(zhì)層頂部表面形成導電膜；圖形化所述導電膜，形成所述第零層導電層。

可選的，形成所述第零層導電層的工藝步驟包括：在所述互連層頂部表面以及第一介質(zhì)層頂部表面形成第二介質(zhì)層；在所述第二介質(zhì)層頂部表面形 成具有第二開口的第二圖形層，所述第二開口底部暴露出互連層部分頂部表面；以所述第二圖形層為掩膜，沿第二開口刻蝕所述第二介質(zhì)層，直至暴露出互連層頂部表面，在所述第二介質(zhì)層內(nèi)形成溝槽；形成填充滿所述溝槽的第零層導電層；去除所述第二圖形層。

可選的，所述互連層的材料為銅、鋁、鎢、金、銀或鈦中的一種或多種；所述第零層導電層的材料為銅、鋁、鎢、金、銀或鈦中的一種或多種。

可選的，每一柵極結(jié)構(gòu)兩側(cè)分別形成有多個源區(qū)或多個漏區(qū)，每一互連區(qū)橫跨所述多個源區(qū)或多個漏區(qū)。

可選的，所述基底包括：襯底；位于襯底表面的若干分立的鰭部；位于所述襯底表面的隔離層，所述隔離層覆蓋鰭部的部分側(cè)壁表面，且所述隔離層頂部低于鰭部頂部；其中，所述柵極結(jié)構(gòu)橫跨所述鰭部，且所述柵極結(jié)構(gòu)位于部分隔離層表面、以及鰭部的側(cè)壁和頂部表面，所述源區(qū)和漏區(qū)分別位于所述柵極結(jié)構(gòu)兩側(cè)的鰭部內(nèi)。

可選的，所述鰭部的數(shù)量大于1，且若干鰭部平行排列，所述柵極結(jié)構(gòu)橫跨至少一個鰭部；所述柵極結(jié)構(gòu)的數(shù)量大于1，且若干柵極結(jié)構(gòu)平行排列，每一柵極結(jié)構(gòu)橫跨多個鰭部。

可選的，每一互連區(qū)橫跨同一柵極結(jié)構(gòu)對應的多個鰭部內(nèi)的源區(qū)或漏區(qū)。

可選的，還包括步驟：形成與柵極結(jié)構(gòu)中的導電柵極電連接的第零層柵導電層，且所述第零層柵導電層頂部與第零層導電層齊平。

本發(fā)明還提供一種半導體器件，包括：基底，所述基底表面形成有柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)兩側(cè)分別具有一個互連區(qū)，所述互連區(qū)的基底內(nèi)分別形成有位于柵極結(jié)構(gòu)兩側(cè)的源區(qū)和漏區(qū)，其中，每一互連區(qū)橫跨若干個源區(qū)或若干個漏區(qū)；位于所述基底表面和柵極結(jié)構(gòu)表面的第一介質(zhì)層；位于所述互連區(qū)上方第一介質(zhì)層內(nèi)的通孔，所述通孔暴露出源區(qū)表面或漏區(qū)表面，且每一通孔橫跨每一互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)；填充滿所述通孔的互連層，所述互連層I橫跨每一互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)；位于所述互連層頂部表面的第零層導電層。

可選的，所述第零層導電層位于互連層部分頂部表面。

可選的，所述第零層導電層還位于第一介質(zhì)層部分頂部表面。

可選的，所述基底包括：襯底；位于襯底表面的若干分立的鰭部；位于所述襯底表面的隔離層，所述隔離層覆蓋鰭部的部分側(cè)壁表面，且所述隔離層頂部低于鰭部頂部；其中，所述柵極結(jié)構(gòu)橫跨所述鰭部，且所述柵極結(jié)構(gòu)位于部分隔離層表面、以及鰭部的側(cè)壁和頂部表面，所述源區(qū)和漏區(qū)分別位于所述柵極結(jié)構(gòu)兩側(cè)的鰭部內(nèi)。

可選的，所述鰭部的數(shù)量大于1，且若干鰭部平行排列，所述柵極結(jié)構(gòu)橫跨至少一個鰭部；所述柵極結(jié)構(gòu)的數(shù)量大于1，且若干柵極結(jié)構(gòu)平行排列，每一柵極結(jié)構(gòu)橫跨多個鰭部，其中，每一互連區(qū)橫跨同一柵極結(jié)構(gòu)對應的多個鰭部內(nèi)的源區(qū)或漏區(qū)。

可選的，還包括：與所述柵極結(jié)構(gòu)中導電柵極電連接的第零層柵導電層，且所述第零層柵導電層頂部與第零層導電層齊平。

與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：

本發(fā)明提供半導體器件形成方法的技術方案中，基底表面和柵極結(jié)構(gòu)表面形成第一介質(zhì)層；刻蝕位于互連區(qū)上方的第一介質(zhì)層，直至暴露出源區(qū)表面或漏區(qū)表面，在互連區(qū)上方形成通孔，且每一通孔橫跨一互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)；接著，形成填充滿所述通孔的互連層，使得所述互連層位于源區(qū)表面或漏區(qū)表面，且每一互連層將一互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)電連接起來；然后，在所述互連層頂部表面形成第零層導電層，每一第零層導電層與一互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)電連接。本發(fā)明中，由于在形成第零層導電層之前首先形成了互連層，所述互連層將互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)電連接，因此本發(fā)明中形成的第零層導電層僅需與互連層相接觸，就能夠?qū)崿F(xiàn)第零層導電層與互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)電連接的目的，使得形成半導體器件的工藝靈活性增加，第零層導電層與互連區(qū)內(nèi)全部源區(qū)或全部漏區(qū)之間的電連接性能良好，避免了現(xiàn)有技術中的互連區(qū)內(nèi)某些源區(qū)或漏區(qū)與第零層導電層之間電連接性能差的問題，從而提高半導體器件的電學性能。

進一步，所述第一介質(zhì)層頂部與柵極結(jié)構(gòu)頂部齊平或低于柵極結(jié)構(gòu)頂部， 使得刻蝕第一介質(zhì)層形成的通孔深度較淺，所述通孔具有較小的縱寬比，從而提高形成的通過的位置精確度和形貌精確度，且互連層填充通孔的能力得到提高，避免形成的互連層內(nèi)出現(xiàn)孔洞，提高形成的互連層的位置精確度和形貌精確度。

更進一步，形成所述通孔的工藝步驟包括：在所述第一介質(zhì)層表面形成具有第一開口的第一圖形層，所述第一開口位于互連區(qū)上方，且橫跨每一互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)；以所述第一圖形層為掩膜，沿所述第一開口刻蝕位于互連區(qū)上方的第一介質(zhì)層，形成所述通孔；去除所述第一圖形層。其中，形成所述第一圖形層的方法為雙重圖形化法，將材料不同的第一掩膜層和第二掩膜層進行兩次圖形化，從而形成所述第一圖形層，進一步提高了形成的通孔的位置精確度和形貌精確度，且滿足器件小型化微型化的發(fā)展趨勢。

本發(fā)明還提供一種結(jié)構(gòu)性能優(yōu)越的半導體器件，包括：基底，所述基底表面形成有柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)兩側(cè)分別具有一個互連區(qū)，所述互連區(qū)的基底內(nèi)分別形成有位于柵極結(jié)構(gòu)兩側(cè)的源區(qū)和漏區(qū)，其中，每一互連區(qū)橫跨若干個源區(qū)或若干個漏區(qū)；位于所述基底表面和柵極結(jié)構(gòu)表面的第一介質(zhì)層；位于所述互連區(qū)上方第一介質(zhì)層內(nèi)的通孔，所述通孔暴露出源區(qū)表面或漏區(qū)表面，且每一通孔橫跨每一互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)；填充滿所述通孔的互連層，所述互連層I橫跨每一互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)；位于所述互連層頂部表面的第零層導電層。本發(fā)明提供的半導體器件中，所述第零層導電層僅需與互連層相接觸，因此所述半導體器件中的第零層導電層的位置和形貌選擇范圍廣，通過合理設置第零層導電層的位置和形貌，能夠獲得更為優(yōu)化的半導體器件版圖設計，且使得半導體器件具有較高的電學性能和可靠性。

附圖說明

圖1至圖2為現(xiàn)有技術半導體器件的結(jié)構(gòu)示意圖；

圖3至圖19為本發(fā)明一實施例提供的半導體器件形成過程的結(jié)構(gòu)示意圖。

具體實施方式

由背景技術可知，現(xiàn)有技術形成的半導體器件的性能有待進一步提高。

研究發(fā)現(xiàn)，參考圖1及圖2，圖1為現(xiàn)有技術半導體器件俯視圖，圖2為圖1沿XX1方向的剖面圖，形成所述半導體器件的工藝步驟包括：提供襯底101，位于襯底101表面的鰭部102，位于襯底101表面以及鰭部102側(cè)壁表面的隔離層103，所述隔離層103頂部低于鰭部102頂部，橫跨所述鰭部102的柵極結(jié)構(gòu)113，所述柵極結(jié)構(gòu)113覆蓋鰭部102部分頂部表面和側(cè)壁表面，其中，所述柵極結(jié)構(gòu)兩側(cè)分別具有一個互連區(qū)，分別位于柵極結(jié)構(gòu)113兩側(cè)鰭部102內(nèi)的源區(qū)或漏區(qū)，所述互連區(qū)橫跨若干個鰭部102內(nèi)的源區(qū)或漏區(qū)；在所述隔離層103表面以及柵極結(jié)構(gòu)113表面形成第一介質(zhì)層104，所述第一介質(zhì)層104頂部與柵極結(jié)構(gòu)113頂部齊平；在所述第一介質(zhì)層104表面形成第二介質(zhì)層105；形成貫穿所述第一介質(zhì)層104和第二介質(zhì)層105內(nèi)的通孔，所述通孔位于互連區(qū)上方，且所述通孔橫跨互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)；形成填充滿所述通孔的第零層導電層106；形成貫穿所述第二介質(zhì)層105的溝槽，所述溝槽位于柵極結(jié)構(gòu)上方，且所述溝槽暴露處柵極結(jié)構(gòu)中的導電柵極表面；形成填充滿所述溝槽的第零層柵導電層。

現(xiàn)有技術中，考慮到第零層柵導電層頂部與第零層導電層頂部齊平或高度相差較小，位于隔離層103表面的介質(zhì)層的頂部應高于柵極結(jié)構(gòu)113頂部，因此現(xiàn)有技術中介質(zhì)層包括第一介質(zhì)層104和位于第一介質(zhì)層104頂部表面的第二介質(zhì)層105。在形成第零層導電層106之前，需要刻蝕位于源區(qū)或漏區(qū)上方的介質(zhì)層形成通孔，然后在通孔內(nèi)填充滿第零層導電層106，由于所述介質(zhì)層的厚度為第一介質(zhì)層104和第二介質(zhì)層105的厚度之和，因此現(xiàn)有技術中形成的通孔深度較深，所述通孔的縱寬比大，采用刻蝕工藝形成的通孔的位置和形貌出現(xiàn)偏差的概率大。尤其是當半導體器件的尺寸越來越小時，越容易導致通孔未暴露出某些本該被暴露出的源區(qū)表面或漏區(qū)表面，進而造成半導體器件的電學性能變差。

為此，本發(fā)明提供一種半導體器件的形成方法，提供基底，所述基底表面形成有柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)兩側(cè)分別具有一個互連區(qū)，所述互連區(qū)的基底內(nèi)分別形成有位于柵極結(jié)構(gòu)兩側(cè)的源區(qū)和漏區(qū)，其中，每一互連區(qū)橫跨 若干個源區(qū)或若干個漏區(qū)；在所述基底表面和柵極結(jié)構(gòu)表面形成第一介質(zhì)層；刻蝕位于互連區(qū)上方的第一介質(zhì)層，直至暴露出源區(qū)表面或漏區(qū)表面，在所述互連區(qū)上方形成通孔，且每一通孔橫跨每一互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)；形成填充滿所述通孔的互連層；在所述互連層頂部表面形成第零層導電層。本發(fā)明首先在厚度較薄的第一介質(zhì)層內(nèi)形成互連層，所述互連層將每一互連區(qū)的全部源區(qū)或全部漏區(qū)電連接，且所述互連層具有較高的位置精確度和形貌精確度；接著，在互連層頂部表面形成第零層導電層，所述第零層導電層僅需與互連層之間相接觸，就能夠使第零層導電層與每一互連區(qū)內(nèi)的全部源區(qū)或全部漏區(qū)電連接，形成的第零層導電層的工藝靈活性增加，且半導體器件的電學性能得到提高。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。

圖3至圖19為本發(fā)明一實施例提供的半導體器件形成過程的結(jié)構(gòu)示意圖。

參考圖3至圖5，圖3為俯視圖，圖4為圖3沿YY1方向的剖面結(jié)構(gòu)示意圖，圖5為圖3沿ZZ1方向的剖面結(jié)構(gòu)示意圖，提供基底，所述基底表面形成有柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)兩側(cè)分別具有一個互連區(qū)I，所述互連區(qū)I的基底內(nèi)分別形成有位于柵極結(jié)構(gòu)兩側(cè)的源區(qū)(未標示)和漏區(qū)(未標示)，其中，每一互連區(qū)I橫跨若干個源區(qū)或若干個漏區(qū)。

本實施例中，形成的半導體器件為鰭式場效應管，所述基底包括：襯底201，位于襯底201表面的若干分立的鰭部202，位于襯底201表面的隔離層203，所述隔離層203覆蓋鰭部202的部分側(cè)壁表面，且所述隔離層203頂部低于鰭部202頂部。所述柵極結(jié)構(gòu)橫跨鰭部202，且所述柵極結(jié)構(gòu)覆蓋鰭部202的部分頂部和側(cè)壁表面、以及部分隔離層203表面。

在另一實施例中，所述半導體器件為平面晶體管，所述基底為平面基底，所述平面基底為硅襯底、鍺襯底、硅鍺襯底或碳化硅襯底、絕緣體上硅襯底或絕緣體上鍺襯底、玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，柵極結(jié)構(gòu)形成于所述平面基底表面。

所述襯底201的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦，所述襯底201還能夠為絕緣體上的硅襯底或者絕緣體上的鍺襯底；所述鰭部202的材料包括硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦；所述隔離層203作為半導體器件的隔離結(jié)構(gòu)，起到電隔離相鄰鰭部202的作用，所述隔離層203的材料為氧化硅、氮化硅或氮氧化硅。本實施例中，所述襯底201為硅襯底，所述鰭部202的材料為硅，所述隔離層203的材料為氧化硅。

每一柵極結(jié)構(gòu)兩側(cè)分別形成有多個源區(qū)或多個漏區(qū)，每一互連區(qū)I橫跨所述多個源區(qū)或多個漏區(qū)。本實施例中，所述鰭部202的數(shù)量大于1，且所述鰭部202平行排列，所述柵極結(jié)構(gòu)橫跨至少一個鰭部202；所述柵極結(jié)構(gòu)的數(shù)量也大于1，且所述柵極結(jié)構(gòu)平行排列，所述柵極結(jié)構(gòu)的排列方向與鰭部202的排列方向相互垂直，且每一柵極結(jié)構(gòu)橫跨多個鰭部202；每一互連區(qū)I橫跨同一柵極結(jié)構(gòu)對應的多個鰭部202內(nèi)的源區(qū)或漏區(qū)。

在一個具體實施例中，每一互連區(qū)I橫跨同一柵極結(jié)構(gòu)對應的2個鰭部202內(nèi)的源區(qū)或漏區(qū)；在其他具體實施例中，每一互連區(qū)還能夠橫跨同一柵極結(jié)構(gòu)對應的若干個鰭部內(nèi)的源區(qū)或漏區(qū)，所述若干個為大于2的任一自然數(shù)個。

所述源區(qū)和漏區(qū)還形成有應力層(未標示)，所述應力層的材料為碳化硅或鍺化硅。所述應力層的材料為碳化硅時，所述應力層內(nèi)摻雜有N型離子，例如為P、As或Sb；所述應力層的材料為鍺化硅時，所述應力層內(nèi)摻雜有P型離子，例如為B、Ga或In。本實施例以每一柵極結(jié)構(gòu)兩側(cè)對應形成有獨立的源區(qū)或漏區(qū)作為示例，在其他實施例中，相鄰柵極結(jié)構(gòu)還能夠具有摻雜區(qū)作為各自的源區(qū)或漏區(qū)，即，相鄰柵極結(jié)構(gòu)之間具有共源漏結(jié)構(gòu)。

所述柵極結(jié)構(gòu)包括：柵介質(zhì)層211、位于柵介質(zhì)層211表面的功函數(shù)層212、以及位于功函數(shù)層212表面的導電柵極213。本實施例中，所述柵極結(jié)構(gòu)還包括：位于柵介質(zhì)層211側(cè)壁表面、功函數(shù)層212側(cè)壁表面以及導電柵極213側(cè)壁表面的側(cè)墻(未圖示)。

所述柵介質(zhì)層211的材料為高k柵介質(zhì)材料，高k柵介質(zhì)材料為HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。所述功函數(shù)層212 的材料為N型功函數(shù)材料或P型功函數(shù)材料，其中，N型功函數(shù)材料為TiAl、TaAlN、TiAlN、MoN、TaCN或AlN，P型功函數(shù)材料為Ta、TiN、TaN、TaSiN或TiSiN。所述導電柵極213的材料為Al、Cu、Ag、Au、Pt、Ni、Ti或W。

本實施例中，所述柵極結(jié)構(gòu)還包括：位于導電柵極213頂部表面的硬掩膜層206，所述硬掩膜層206能夠起到保護導電柵極213的作用。本實施例中，所述硬掩膜層206的材料為氮化硅。在其他實施例中，所述硬掩膜層的材料還能夠為氮氧化硅或碳氮氧化硅。

在其他實施例中，所述柵極結(jié)構(gòu)還能夠為偽柵結(jié)構(gòu)(dummy gate)，其中，柵極結(jié)構(gòu)為單層結(jié)構(gòu)或疊層結(jié)構(gòu)。

繼續(xù)參考圖3至圖5，在所述柵極結(jié)構(gòu)頂部表面和側(cè)壁表面、以及基底表面形成層間介質(zhì)層204。

需要說明的是，為了便于圖示和說明，圖3中僅示出了鰭部202以及柵極結(jié)構(gòu)的位置關系，圖3中未示出層間介質(zhì)層204，后續(xù)工藝步驟中提供的俯視圖也未示出半導體器件的完整結(jié)構(gòu)。

本實施例中，所述層間介質(zhì)層204頂部與柵極結(jié)構(gòu)頂部齊平。在其他實施例中，所述層間介質(zhì)層頂部低于柵極結(jié)構(gòu)頂部；或者，所述層間介質(zhì)層頂部高于柵極結(jié)構(gòu)頂部。

所述層間介質(zhì)層204的材料為氧化硅、氮化硅、氮氧化硅中的一種或多種，形成工藝包括化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。本實施例中，所述層間介質(zhì)層204的材料為氧化硅，形成工藝包括等離子體增強化學氣相沉積(PECVD)工藝。

參考圖6及圖7，圖6為在圖4基礎上示意圖，圖7為在圖5基礎上示意圖，在所述第一介質(zhì)層204表面形成具有第一開口208的第一圖形層207，所述第一開口208位于互連區(qū)I上方，且橫跨每一互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)。

本實施例中，所述第一開口208投影于基底表面的投影圖形鋪滿所述互連區(qū)I，從而保證后續(xù)形成的互連層能夠?qū)⒚恳换ミB區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)電連接。

所述第一圖形層207的材料為氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、氮化鈦或氮化鉭。所述第一圖形層207的材料與第一介質(zhì)層204的材料不同，本實施例中，所述第一圖形層207的材料為氮化硅，形成所述第一圖形層207的工藝步驟包括：在所述第一介質(zhì)層204表面形成圖形膜；在所述圖形膜表面形成圖形化的光刻膠層；以所述圖形化的光刻膠層為掩膜，刻蝕所述圖形膜形成所述第一圖形層207；去除所述圖形化的光刻膠層。

在其他實施例中，還能夠采用雙重圖形化法形成所述具有第一開口的第一圖形層，形成所述第一圖形層的工藝步驟包括：在所述第一介質(zhì)層表面形成第一掩膜層；在所述第一掩膜層表面形成第二掩膜層，且所述第一掩膜層和第二掩膜層的材料不同；在所述第二掩膜層表面形成第一光刻膠層，所述第一光刻膠層投影于柵極結(jié)構(gòu)頂部表面的圖形至少覆蓋相鄰互連區(qū)之間的柵極結(jié)構(gòu)整個頂部表面，相鄰第一光刻膠層之間的區(qū)域投影于基底表面的圖形為第一投影圖形，所述第一投影圖形覆蓋互連區(qū)以及與所述互連區(qū)相鄰的隔離層；以所述第一光刻膠層為掩膜，刻蝕所述第二掩膜層直至暴露出第一掩膜層表面；去除所述第一光刻膠層；在刻蝕后第二掩膜層表面以及暴露出的第一掩膜層表面形成第二光刻膠層，所述第二光刻膠層投影于基底表面的圖形為第二投影圖形，每一第二投影圖形對應位于一第一投影圖形內(nèi)，且所述第二投影圖形覆蓋隔離層；以所述第二光刻膠層為掩膜，刻蝕所述暴露出的第一掩膜層直至暴露出第一介質(zhì)層表面，在所述第一掩膜層內(nèi)形成第一開口，所述刻蝕后的第一掩膜層作為第一圖形層；去除所述第二光刻膠層。

在其他實施例中，所述第一圖形層的材料還能夠為光刻膠材料。

參考圖8及圖9，圖8為在圖6基礎上的示意圖，圖9為在圖7基礎上的示意圖，刻蝕位于互連區(qū)I上方的第一介質(zhì)層204，直至暴露出源區(qū)表面或漏區(qū)表面，在所述互連區(qū)I上方形成通孔218。

具體的，以所述第一圖形層207(參考圖6及圖7)為掩膜，沿所述第一開口208刻蝕位于互連區(qū)I上方的第一介質(zhì)層204，形成所述通孔218。采用干法刻蝕工藝刻蝕所述第一介質(zhì)層204，干法刻蝕工藝的刻蝕氣體包括CF₄或CHF₃。

所述通孔218的數(shù)量與互連區(qū)I的數(shù)量相同，且每一通孔218橫跨每一互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)，從而使得后續(xù)形成的互連層將每一互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)電連接起來。

本實施例中，所述通孔218僅貫穿第一介質(zhì)層204的厚度。與現(xiàn)有技術相比，本實施例中刻蝕形成的通孔218的深度更淺，從而使得本實施例中形成通孔218的工藝難度減小，且提高了形成的通孔218的形貌，提高通孔218的位置精確度和形貌精確度，進而使得后續(xù)形成的互連層具有較高的位置精確度和形貌精確度，提高形成的半導體器件的電連接可靠性。

而現(xiàn)有技術中，源區(qū)或漏區(qū)表面形成有第零層導電層，且柵極結(jié)構(gòu)頂部表面形成有第零層柵導電層，考慮到第零層導電層頂部與第零層柵導電層的頂部齊平或相差較小，需要在第一介質(zhì)層表面形成第二介質(zhì)層，使得第二介質(zhì)層頂部高于柵極結(jié)構(gòu)頂部，從而在第二介質(zhì)層內(nèi)形成與柵極結(jié)構(gòu)電連接的第零層柵導電層，相應的，形成所述第零層導電層所需的通孔貫穿第一介質(zhì)層厚度和第二介質(zhì)層厚度，由于通孔的深度較深，使得形成的通孔的位置和形貌容易出現(xiàn)偏差，特別當半導體器件的尺寸越來越小時，還可能導致通孔未暴露出互連區(qū)內(nèi)某些源區(qū)或漏區(qū)的問題。

參考圖10至圖12，圖10為俯視圖，圖11為圖10沿YY1方向的剖面圖，圖12為圖10沿ZZ1方向的剖面圖，形成填充滿所述通孔218(參考圖8及圖9)的互連層228。

所述互連層228的材料為銅、鋁、鎢、金、銀或鈦中的一種或多種。本實施例中，所述互連層228的材料為鎢。

形成所述互連層228的工藝步驟包括：形成填充滿所述通孔218的互連膜，所述互連膜頂部高于第一介質(zhì)層204頂部；去除高于第一介質(zhì)層204頂部的互連膜，形成所述互連層228。

所述互連層228位于互連區(qū)I上方，所述互連層228位于源區(qū)表面或漏區(qū)表面。所述互連層228的數(shù)量與互連區(qū)I的數(shù)量相同，且互連層228橫跨每一互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)，從而使得互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)通過互連層228實現(xiàn)電連接。

由前述分析可知，本實施例中形成的互連層228具有較高的位置精確度和形貌精確度，使得互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)之間的電連接性能可靠性得到提高。

參考圖13及圖14，圖13為在圖11基礎上示意圖，圖14為在圖12基礎上示意圖，在所述互連層228頂部表面以及第一介質(zhì)層204頂部表面形成第二介質(zhì)層301。

本實施例中，所述第二介質(zhì)層301為后續(xù)形成第零層導電層以及第零層柵導電層提供工藝基礎，且保護后續(xù)形成的第零層導電層以及第零層柵導電層。

所述第二介質(zhì)層301的材料為氧化硅、氮化硅、氮氧化硅或碳氮氧化硅；采用化學氣相沉積、物理氣相沉積或原子層沉積工藝形成所述第二介質(zhì)層301。本實施例中，所述第二介質(zhì)層301的材料為氧化硅。

參考圖15及圖16，圖15為在圖13基礎上示意圖，圖16為在圖14基礎上示意圖，在所述第二介質(zhì)層301頂部表面形成具有第二開口303的第二圖形層302，所述第二開口303底部暴露出互連層228頂部表面。

所述第二圖形層302的材料為氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、氮化鈦或氮化鉭。所述第二圖形層302的材料與第二介質(zhì)層301的材料不同，本實施例中，所述第二圖形層302的材料為氮化硅。

本實施例中，所述第二開口303底部暴露出互連層228部分頂部表面，就能夠通過互連層228使后續(xù)形成的第零層導電層與互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)電連接，所述第二開口303底部還能夠暴露出第一介質(zhì)層204部分頂部表面。在其他實施例中，所述第二開口底部暴露出互連層全部頂部表面。

所述第二開口303無需橫跨每一互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)。因此，本實施例中，所述第二開口303的位置和形貌的設計范圍較廣，從而使得所述具有第二開口303的第二圖形層302的形成工藝靈活性高，降低了半導體器件的工藝難度，使得第二開口303的布局更為靈活，從而能夠使半導體器件的版圖設計更為優(yōu)化。

在一個具體實施例中，形成所述具有第二開口303的第二圖形層302的 工藝步驟包括：在所述第二介質(zhì)層301表面形成初始圖形層；在所述初始圖形層表面形成圖形化的光刻膠層；以所述圖形化的光刻膠層為掩膜，刻蝕所述初始圖形層形成所述第二圖形層302，所述第二圖形層302內(nèi)具有第二開口303。

在其他實施例中，所述第二圖形層的材料為光刻膠材料。

參考圖17，圖17為在圖16基礎上的示意圖，以所述第二圖形層302(參考圖16)為掩膜，沿第二開口303(參考圖16)刻蝕第二介質(zhì)層301，直至暴露出互連層228頂部表面，在所述第二介質(zhì)層301內(nèi)形成溝槽313。

所述溝槽313暴露出互連層228頂部表面。本實施例中，所述溝槽313暴露出互連層228部分頂部表面，還暴露出第一介質(zhì)層204部分頂部表面。在其他實施例中，所述溝槽僅暴露出互連層部分頂部表面；或者，所述溝槽暴露出互連層全部頂部表面。

采用干法刻蝕工藝，刻蝕所述第二介質(zhì)層301。在形成所述溝槽313之后，去除所述第二圖形層302。

參考圖18至圖19，圖18為俯視圖，圖19為圖18沿ZZ1方向的剖面圖，在所述互連層228頂部表面形成第零層導電層323。

具體的，本實施例中，形成填充滿所述溝槽313(參考圖17)的第零層導電層323。所述第零層導電層323的材料為銅、鋁、鎢、金、銀或鈦中的一種或多種。本實施例中，所述第零層導電層323的材料為鎢。

每一第零層導電層323與一互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)電連接。所述第零層導電層323與互連層228具有接觸面，即能夠通過互連層228使得第零層導電層323將互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)電連接，所述第零層導電層323的位置和形貌的設計范圍寬，從而提高了半導體器件工藝靈活性。

本實施例中，所述第零層導電層323位于互連層228部分頂部表面，所述第零層導電層323還位于第一介質(zhì)層204部分頂部表面。在其他實施例中，所述第零層導電層位于互連層全部頂部表面。

在其他實施例中，還可以在形成第二介質(zhì)層之前，形成所述第零層導電 層。形成所述第零層導電層的工藝步驟包括：在所述互連層頂部表面、以及第一介質(zhì)層頂部表面形成導電膜；圖形化所述導電膜，形成所述第零層導電層，所述第零層導電層位于互連層部分頂部表面，或者，所述第零層導電層位于互連層全部頂部表面。

還包括步驟：形成與柵極結(jié)構(gòu)中的導電柵極213電連接的第零層柵導電層，且所述第零層柵導電層頂部與第零層導電層323齊平。其中，所述第零層柵導電層所在的區(qū)域與互連區(qū)I相互獨立。具體的，刻蝕位于柵極結(jié)構(gòu)上方的第二介質(zhì)層301，在所述柵極結(jié)構(gòu)上方的第二介質(zhì)層301內(nèi)形成凹槽，且還刻蝕去除位于凹槽下方的硬掩膜層206，其中，所述凹槽與第零層導電層323相互獨立；形成填充滿所述凹槽的第零層柵導電層。

本發(fā)明實施例還提供一種半導體結(jié)構(gòu)，參考圖13、圖18及圖19，圖18為俯視圖，圖19為圖18沿ZZ1方向的剖面圖，圖13為圖18沿YY1方向的剖面圖，所述半導體結(jié)構(gòu)包括：

基底，所述基底表面形成有柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)兩側(cè)分別具有一個互連區(qū)I，所述互連區(qū)I的基底內(nèi)分別形成有位于柵極結(jié)構(gòu)兩側(cè)的源區(qū)和漏區(qū)，其中，每一互連區(qū)I橫跨若干個源區(qū)或若干個漏區(qū)；

位于所述基底表面和柵極結(jié)構(gòu)表面的第一介質(zhì)層204；

位于所述互連區(qū)I上方第一介質(zhì)層204內(nèi)的通孔，所述通孔暴露出源區(qū)表面或漏區(qū)表面，且每一通孔橫跨每一互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)；

填充滿所述通孔的互連層228；

位于所述互連層228頂部表面的第零層導電層323。

以下將對本實施例提供的半導體結(jié)構(gòu)進行詳細說明。

所述基底包括：襯底201；位于襯底201表面的若干分立的鰭部202；位于所述襯底201表面的隔離層203，所述隔離層203覆蓋鰭部202的部分側(cè)壁表面，且所述隔離層20頂部低于鰭部202頂部；其中，所述柵極結(jié)構(gòu)橫跨所述鰭部202，且所述柵極結(jié)構(gòu)位于部分隔離層203表面、以及鰭部202的側(cè)壁和頂部表面，所述源區(qū)和漏區(qū)分別位于所述柵極結(jié)構(gòu)兩側(cè)的鰭部202內(nèi)。

本實施例中，所述鰭部202的數(shù)量大于1，且若干鰭部平行排列，所述柵極結(jié)構(gòu)橫跨至少一個鰭部202；所述柵極結(jié)構(gòu)的數(shù)量大于1，且若干柵極結(jié)構(gòu)平行排列，每一柵極結(jié)構(gòu)橫跨多個鰭部202，其中，每一互連區(qū)I橫跨同一柵極結(jié)構(gòu)對應的多個鰭部202內(nèi)的源區(qū)或漏區(qū)。

所述柵極結(jié)構(gòu)包括：柵介質(zhì)層211、位于柵介質(zhì)層211表面的功函數(shù)層212、以及位于功函數(shù)層212表面的導電柵極213。所述互連層228橫跨每一互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)，從而使得互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)通過互連層228電連接起來，每一第零層導電層323與一互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)電連接。本實施例中，所述第零層導電層323位于互連層228部分頂部表面，所述第零層導電層323還位于第一介質(zhì)層204部分頂部表面。在其他實施例中，所述第零層導電層還能夠位于互連層全部頂部表面。

由于互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)通過互連層228電連接起來，因此所述第零層導電層323僅需與互連層228相接觸，就能夠使第零層導電層323與互連區(qū)I內(nèi)的全部源區(qū)或全部漏區(qū)電連接，因此本實施例中提供的半導體器件中，第零層導電層323的位置和形貌具有較寬的選擇范圍，通過合理設置第零層導電層323的位置和形貌，能夠改善半導體器件的版圖設計，且使得半導體器件具有較高的電學性能和可靠性。

所述半導體器件還包括：位于第一介質(zhì)層204頂部表面的第二介質(zhì)層301，所述第二介質(zhì)層301覆蓋第零層導電層323側(cè)壁表面。還包括：與所述柵極結(jié)構(gòu)中導電柵極213電連接的第零層柵導電層，且所述第零層柵導電層頂部與第零層導電層齊平，且所述第零層柵導電層所在區(qū)域與互連區(qū)I相互獨立。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。