采用鰭式場(chǎng)效應(yīng)晶體管工藝的同質(zhì)結(jié)二極管結(jié)構(gòu)的制作方法
【專利摘要】通過(guò)利用鰭式場(chǎng)效應(yīng)晶體管(FinFET)形成工藝中的各個(gè)工藝步驟，在包括FinFET的IC器件中形成二極管和雙極結(jié)型晶體管(BJT)。二極管或BJT包括隔離鰭區(qū)域和鰭陣列區(qū)域，具有不同深度的n阱和位于鰭陣列區(qū)域的一部分中并圍繞隔離鰭區(qū)域中的n阱的p阱。與FinFET的n阱和p阱一起注入二極管和BJT的n阱和p阱。本發(fā)明提供了采用鰭式場(chǎng)效應(yīng)晶體管工藝的同質(zhì)結(jié)二極管結(jié)構(gòu)。
【專利說(shuō)明】采用鰭式場(chǎng)效應(yīng)晶體管工藝的同質(zhì)結(jié)二極管結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]一般而言，本發(fā)明涉及集成電路（IC)器件，更具體而言，涉及用于在包括鰭式場(chǎng)效應(yīng)晶體管（FinFET)的IC器件中形成二極管結(jié)構(gòu)的結(jié)構(gòu)和方法。
【背景技術(shù)】
[0002]在迅速發(fā)展的半導(dǎo)體制造產(chǎn)業(yè)中，互補(bǔ)金屬氧化物半導(dǎo)體（CMOS)FinFET器件用于許多邏輯和其他應(yīng)用中并且集成到各種不同類型的半導(dǎo)體器件中。FinFET器件包括其中形成晶體管的溝道和源極/漏極區(qū)域的半導(dǎo)體鰭。在半導(dǎo)體鰭的一部分的上方以及沿著半導(dǎo)體鰭的該部分的側(cè)面形成柵極。與具有相同的器件區(qū)域的平面型晶體管相比，F(xiàn)inFET中的溝道和源極/漏極區(qū)域的表面積增大促使形成更快速、更可靠以及更好控制的半導(dǎo)電體晶體管器件。
[0003]包括CMOS FinFET的IC器件還需要其他半導(dǎo)體結(jié)構(gòu)和晶體管，諸如二極管和雙極結(jié)型晶體管（BJT)。采用相同的材料和工藝，沿著FinFET的側(cè)面以及與FinFET同時(shí)形成這些其他半導(dǎo)體結(jié)構(gòu)和晶體管。在熱傳感器應(yīng)用的一個(gè)實(shí)例中，采用在隔離部件之間的η型摻雜娃上外延生長(zhǎng)的娃鍺（SiGe)p結(jié)和在隔離部件的P結(jié)對(duì)面形成的碳化娃(SiC)η結(jié)形成二極管。采用兩個(gè)共用η結(jié)的這種二極管形成NPN BJT。
[0004]繼續(xù)尋求采用相同的制造工藝沿著側(cè)面FinFET形成的利用形成用于FinFET的鰭結(jié)構(gòu)同時(shí)最小化其他制造步驟并具有改善的電氣性質(zhì)的二極管和BJT結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0005]為了改進(jìn)上述技術(shù)方案，一方面，本發(fā)明提供了一種二極管，包括：半導(dǎo)體襯底，具有位于隔離鰭區(qū)域中的多個(gè)鰭和位于鰭陣列區(qū)域中的多個(gè)鰭陣列；位于所述隔離鰭區(qū)域中的η阱，該η阱具有η阱深度；位于所述隔離鰭區(qū)域中的P阱，該P(yáng)阱位于所述η阱的下方；以及位于所述鰭陣列區(qū)域中的P阱，該P(yáng)阱的P阱深度大于所述η阱深度，并且該P(yáng)阱與位于所述隔離鰭區(qū)域中的P阱相連；其中，所述隔離鰭區(qū)域中的鰭間距大于約O. 3微米，并且所述鰭陣列區(qū)域中的陣列內(nèi)鰭間距小于約50納米（nm)。
[0006]在所述的二極管中，位于所述隔離鰭區(qū)域中的P阱的最小厚度為35nm。
[0007]所述的二極管還包括：在位于所述隔離鰭區(qū)域中的P阱以及所述鰭陣列區(qū)域的下方的深η阱；以及在側(cè)面圍繞位于所述鰭陣列區(qū)域中的P阱的至少一個(gè)η阱。
[0008]在所述的二極管中，所述至少一個(gè)η阱是雙極結(jié)型晶體管（BJT)中的集電極端。
[0009]在所述的二極管中，所述鰭陣列區(qū)域中的多個(gè)鰭陣列中的每一個(gè)鰭陣列都包括2個(gè)鰭。
[0010]所述的二極管還包括位于所述鰭陣列區(qū)域中的多個(gè)鰭陣列之間的一個(gè)或多個(gè)淺溝槽隔離（STI)部件。
[0011]另一方面，本發(fā)明提供了一種雙極結(jié)型晶體管（BJT)，包括：半導(dǎo)體襯底，具有位于隔離鰭區(qū)域中的多個(gè)鰭和位于鰭陣列區(qū)域中的多個(gè)鰭陣列；淺溝槽隔離（STI)部件，側(cè)面圍繞所述隔離鰭區(qū)域中的多個(gè)鰭；位于所述隔離鰭區(qū)域中的η阱，該η阱部分地位于所述STI部件下方；位于所述隔離鰭區(qū)域中的P阱，該P(yáng)阱位于所述η阱下方并且該P(yáng)阱的最小厚度為35nm ;位于所述鰭陣列區(qū)域中的P阱，該P(yáng)阱的P阱深度大于所述隔離鰭區(qū)域中的η阱深度，并且該P(yáng)阱與位于所述隔離鰭區(qū)域中的P阱相連；一個(gè)或多個(gè)STI部件，位于所述鰭陣列區(qū)域中的鰭陣列之間；在側(cè)面圍繞位于所述鰭陣列區(qū)域中的P阱的η阱；以及位于所述鰭陣列區(qū)域中的P阱和η阱下方的深η阱，所述深η阱與所述鰭陣列區(qū)域中的所述η阱相連，其中，所述隔離鰭區(qū)域中的所述STI部件的深度大于所述鰭陣列區(qū)域中的所述STI部件的深度。
[0012]在所述的BJT中，位于所述隔離鰭區(qū)域中的η阱是二極管的負(fù)接線端，而位于所述鰭陣列中的P阱是所述二極管的正接線端。
[0013]在所述的BJT中，位于所述隔離鰭區(qū)域中的η阱在所述STI部件之下為約35nm至約 IOOnm。
[0014]在所述的BJT中，位于所述隔離鰭區(qū)域中的η阱的最大寬度介于約O. 2微米至約5微米之間。
[0015]又一方面，本發(fā)明提供了一種在鰭式場(chǎng)效應(yīng)晶體管（FinFET)器件中形成一個(gè)或多個(gè)二極管的方法，所述方法包括：提供半導(dǎo)體襯底；形成具有鰭圖案的硬掩模層，所述鰭圖案包括具有低鰭密度的隔離鰭區(qū)域、具有較高鰭密度的鰭陣列區(qū)域和FinFET區(qū)域；采用所述鰭圖案在所述半導(dǎo)體襯底中蝕刻出多個(gè)鰭；在所述半導(dǎo)體襯底上方沉積介電材料以填充所述多個(gè)鰭之間的空間；使所述半導(dǎo)體襯底平坦化以暴露所述硬掩模層型摻雜物注入到所述鰭陣列區(qū)域和部分所述FinFET區(qū)域中以形成P阱；將η型摻雜物注入到所述隔離鰭區(qū)域、圍繞所述P阱的所述鰭陣列區(qū)域的一部分以及部分所述FinFET區(qū)域中以形成η阱；以及對(duì)所述半導(dǎo)體襯底進(jìn)行退火；其中，所述隔離鰭區(qū)域中的η阱和所述鰭陣列區(qū)域的所述一部分中的η阱具有不同的深度。
[0016]所述的方法還包括在使所述半導(dǎo)體襯底平坦化之后，去除位于所述鰭陣列區(qū)域上方的所述介電材料的一部分。
[0017]所述的方法還包括在所述半導(dǎo)體襯底中形成深η阱。
[0018]在所述的方法中，所述隔離鰭區(qū)域中的η阱和所述鰭陣列區(qū)域的所述一部分中的η講的深度相差至少35nm。
[0019]在所述的方法中，所述鰭陣列區(qū)域的陣列內(nèi)鰭間距小于約50nm，而陣列與陣列之間的距離大于60nm。
[0020]在所述的方法中，位于所述鰭陣列區(qū)域中的鰭陣列中的每一個(gè)鰭陣列具有2個(gè)鰭。
[0021]在所述的方法中，所述隔離鰭區(qū)域包括至少3個(gè)鰭。
[0022]在所述的方法中，所述隔離鰭區(qū)域中的η阱的最大寬度大于所述隔離鰭區(qū)域中的鰭的長(zhǎng)度。
[0023]所述的方法還包括：在所述隔離鰭區(qū)域中的每一個(gè)鰭和所述鰭陣列區(qū)域中的每一個(gè)鰭陣列的上方外延生長(zhǎng)硅鍺或碳化硅蓋頂；在所述鰭陣列區(qū)域中的P阱上方的鰭陣列的上方形成二極管的正接觸件；以及在所述隔離鰭區(qū)域中的鰭上方形成所述二極管的負(fù)接觸件。[0024]所述的方法還包括：在所述隔離鰭區(qū)域的每一個(gè)鰭和所述鰭陣列區(qū)域中的每一個(gè)鰭陣列的上方外延生長(zhǎng)硅鍺或碳化硅蓋頂；在所述鰭陣列區(qū)域中的P阱上方的鰭陣列上方形成雙極結(jié)型晶體管（BJT)的基極接觸件；在所述鰭陣列區(qū)域中的η阱上方的鰭陣列上方形成所述BJT的集電極接觸件；以及在所述隔離鰭區(qū)域中的鰭上方形成所述BJT的發(fā)射極接觸件。
【專利附圖】

【附圖說(shuō)明】
[0025]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明的各方面。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，對(duì)各種部件沒(méi)有按比例繪制。實(shí)際上，為了清楚的論述，各種部件的尺寸可以被任意增大或減小。
[0026]圖IA是根據(jù)本發(fā)明的各個(gè)實(shí)施例的采用鰭式場(chǎng)效應(yīng)晶體管（FinFET)制造工藝形成的部分制造的雙極結(jié)型晶體管（BJT)的俯視圖。
[0027]圖IB是根據(jù)本發(fā)明的各個(gè)實(shí)施例的圖IA的部分制造的BJT的截面圖。
[0028]圖2Α示出根據(jù)本發(fā)明的各個(gè)實(shí)施例的隔離鰭區(qū)域的截面圖。
[0029]圖2Β示出根據(jù)本發(fā)明的各個(gè)實(shí)施例的鰭陣列區(qū)域的截面圖。
[0030]圖3是根據(jù)本發(fā)明的各個(gè)實(shí)施例的用于制造二極管和BJT結(jié)構(gòu)的方法的流程圖。
[0031]圖4Α至圖4L示出根據(jù)本發(fā)明的各個(gè)實(shí)施例的根據(jù)圖3的方法中的各個(gè)步驟的部分制造的器件的橫截面。
[0032]圖5是根據(jù)本發(fā)明的各個(gè)實(shí)施例形成的二極管或BJT的透視圖。
【具體實(shí)施方式】
[0033]在下面詳細(xì)論述了說(shuō)明性實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在廣泛多種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的發(fā)明構(gòu)思。在下面描述元件和布置的特定實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然這些僅是實(shí)例且并不打算限定。例如，以下描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接觸形成的實(shí)施例，并且還可以包括其中可以在第一部件和第二部件之間以形成額外的部件，使得第一和第二部件可以不直接接觸的實(shí)施例。當(dāng)然，說(shuō)明書(shū)會(huì)具體闡述部件相互之間是否直接接觸。另外，本發(fā)明可以在各個(gè)實(shí)例中重復(fù)參考數(shù)字和/或字母。所論述的具體實(shí)施例僅是說(shuō)明性的而不限定本發(fā)明的范圍。
[0034]描述了鰭式場(chǎng)效應(yīng)晶體管（FinFET)和制造工藝的一般性說(shuō)明以提供用于二極管和雙極結(jié)型晶體管（BJT)結(jié)構(gòu)和制造工藝的環(huán)境。FinFET使用基本上為矩形的硅鰭結(jié)構(gòu)。矩形鰭結(jié)構(gòu)長(zhǎng)且窄，具有寬邊和窄邊。可以經(jīng)由通過(guò)圖案化的硬掩模蝕刻至塊狀硅襯底中來(lái)形成硅鰭。沉積介電材料諸如淺溝槽隔離（STI)來(lái)填充鰭之間的間隙。在進(jìn)一步加工之后，在STI部件之間暴露鰭的頂部。用η型摻雜物或P型摻雜物注入鰭以在源極/漏極和溝道區(qū)域中形成η阱或P阱。在鰭和STI層上方沉積柵極介電層和柵電極層，并且將柵極介電層和柵電極層圖案化以在鰭的溝道區(qū)域上方形成柵極堆疊件。柵電極層形成在柵極介電層上并且可以由導(dǎo)電材料諸如摻雜的多晶硅、金屬或金屬氮化物形成。然后任選地對(duì)未位于柵極堆疊件下方的鰭部分進(jìn)行摻雜以形成輕摻雜的漏極和源極（LDD)區(qū)域?？梢酝ㄟ^(guò)離子注入或通過(guò)等離子體摻雜對(duì)LDD區(qū)進(jìn)行摻雜，其中將摻雜物沉積到鰭上并且對(duì)其進(jìn)行退火。
[0035]根據(jù)本發(fā)明的各個(gè)實(shí)施例，二極管或BJT包括隔離鰭區(qū)域和鰭陣列區(qū)域，具有不同深度的η阱和位于鰭陣列區(qū)域中的圍繞隔離鰭區(qū)域中的η阱的P阱。與FinFET的η阱和P阱一起注入二極管和BJT的η阱和P阱，從而避免用于二極管或BJT形成的其他工藝步驟。通過(guò)基于鰭密度利用蝕刻的局部負(fù)載效應(yīng)（localized loading effect),在不同的鰭密度區(qū)域中鄰近鰭形成不同深度的STI部件。反過(guò)來(lái)，不同的STI深度容許控制注入劑量而無(wú)需其他光掩模步驟來(lái)實(shí)現(xiàn)具有不同深度的η阱。
[0036]圖IA是采用FinFET制造工藝的部分制造的雙極結(jié)型晶體管（BJT)或二極管100的俯視圖。圖IB是沿著線102切割的圖IA的BJT100的截平面圖。BJT100包括分成兩個(gè)區(qū)域的若干鰭。隔離鰭區(qū)域106包括隔離鰭104 ;而鰭陣列區(qū)域112包括分組到鰭陣列110中的鰭108或120。如圖所示，隔離鰭區(qū)域106包括3個(gè)鰭。根據(jù)各個(gè)實(shí)施例，隔離鰭區(qū)域包括至少2個(gè)鰭或至少3個(gè)鰭。隔離鰭區(qū)域中的鰭間距（fin pitch)大于約O. 3微米。鄰近的隔離鰭之間的距離可以是約O. 3微米至I. 2微米。在一些實(shí)施例中，隔離鰭可以包括2列或更多列的隔離鰭。
[0037]如圖IA所示，鰭陣列110中的每個(gè)陣列包括2個(gè)鰭，但是每個(gè)陣列可以使用更多個(gè)鰭。例如,鰭陣列可以包括3-5個(gè)鰭。根據(jù)要求的STI厚度，選擇每個(gè)陣列的鰭數(shù)量以實(shí)現(xiàn)期望的注入深度。鰭陣列區(qū)域112比隔離鰭區(qū)域106具有更高的鰭密度。陣列內(nèi)鰭間距(陣列中鄰近的鰭中心之間的距離）小于約50納米（nm)。鰭陣列之間的距離或鄰近的陣列中最近的鰭之間的距離大于60nm。雖然圖IA示出隔離鰭區(qū)域106位于BJT100的中間，但隔離鰭區(qū)域106可以偏離中心或位于BJT100的邊緣處。鰭陣列區(qū)域112被框114分成兩個(gè)區(qū)域：具有鰭120的P阱區(qū)域116和具有鰭108的η阱區(qū)域118。
[0038]圖IB示出隔離鰭區(qū)域106和鰭陣列區(qū)域112。圖IB示出在硅襯底101上形成的BJT100，硅襯底101是P型襯底。深η阱103形成在ρ型襯底101中并且連同η阱105 —起用于隔離P阱107以便減少襯底噪聲。虛線123示出連接并圍繞ρ阱107的η型阱。η阱105在側(cè)面（laterally)圍繞ρ阱107。ρ阱107包括兩個(gè)區(qū)域107Α和107Β。ρ阱區(qū)域107Α形成在鰭陣列區(qū)域112中并且圍繞η阱109。η阱109位于隔離鰭區(qū)域106中。ρ阱區(qū)域107Β位于η阱109和深η阱103之間并且與ρ阱區(qū)域107Α相連。
[0039]根據(jù)各個(gè)實(shí)施例，ρ阱區(qū)域107Β的厚度111大于約35nm。ρ型區(qū)域諸如位于η阱109和深η阱103之間的ρ阱區(qū)域107Β阻止工作期間使二極管或BJT禁用的穿通現(xiàn)象。η阱109的頂部被隔離的STI部件117圍繞并且具有與鰭104的長(zhǎng)度相同的寬度115。η阱109的底部的寬度113大于η阱109的頂部的寬度115。寬度113是η阱109的最大寬度并且可以是約O. 2微米至約5微米。η阱109的底部具有厚度119，其可以介于約35nm至約IOOnm的范圍內(nèi)。STI部件121將鰭陣列區(qū)域112中的各個(gè)鰭列分開(kāi)并且還將鰭陣列區(qū)域112中的ρ阱區(qū)域116和η阱區(qū)域118分開(kāi)。隔離STI部件117比STI部件121具有更大的厚度或深度，這是由局部負(fù)載蝕刻效應(yīng)引起的并且可以通過(guò)圖案化蝕刻得到進(jìn)一步加強(qiáng)。雖然STI部件121和117具有不同的厚度，但鰭108、120和104具有相同的總高度。如果圖案化蝕刻用于增強(qiáng)STI厚度的差異，則鰭108、120和104的暴露部分將具有不同的高度。
[0040]在鰭形成的情況下，局部負(fù)載蝕刻效應(yīng)導(dǎo)致在較低鰭密度區(qū)域中進(jìn)行更多的蝕亥|J。在一個(gè)實(shí)例中，由于窄部件內(nèi)的質(zhì)傳限制引起的較低的蝕刻劑濃度限制高密度區(qū)域中的蝕刻速率。在低密度區(qū)域中，較高的蝕刻劑濃度不限制反應(yīng)速率，因此去除了更多的硅。在如圖2A和圖2B示出的一個(gè)測(cè)試中，在圖2A的隔離區(qū)域中，鰭高度201達(dá)到170nm，而在圖2B中的具有包含兩個(gè)鰭的陣列的鰭陣列區(qū)域中，陣列內(nèi)鰭高度205達(dá)到lOOnm。雖然陣列內(nèi)鰭高度205比隔離鰭高度201短得多，但整個(gè)陣列的鰭高度203約為165nm，與隔離鰭高度201大致相同?？梢酝ㄟ^(guò)調(diào)整工藝以及改變鰭陣列中的鰭間距離和鰭數(shù)量來(lái)獲得不同的高度比，諸如201 ： 205或201 ： 203或203 ： 205之間的比值。
[0041]根據(jù)本發(fā)明的各個(gè)實(shí)施例，采用諸如圖3的流程圖300中所述的方法的工藝形成
二極管或BJT。將圖3與圖4A至圖4L 一起進(jìn)行論述，圖4A至圖4L示出對(duì)應(yīng)于圖3的一個(gè)或多個(gè)操作的各個(gè)部分制造的橫截面。圖4A至圖4L的橫截面是由圖IA的切線122切割得到的平面的部分。圖IA的切線122與形成圖IB的截面圖的切線102垂直。圖4A至圖4L的平面包括鰭的窄邊而不是圖IB中示出的寬邊。在圖4A至圖4L中的每幅圖中，包括具有P阱區(qū)域和η阱區(qū)域的隔離鰭區(qū)域和鰭陣列區(qū)域。在操作301中，提供了半導(dǎo)體襯底。根據(jù)各個(gè)實(shí)施例，半導(dǎo)體襯底是硅晶圓、硅鍺晶圓或絕緣體上硅（SOI)晶圓。半導(dǎo)體襯底可以是摻雜的。根據(jù)一些實(shí)施例，半導(dǎo)體襯底是P型硅襯底。對(duì)半導(dǎo)體襯底實(shí)施各種操作，并且處于部分制造狀態(tài)的具有各個(gè)層的半導(dǎo)體襯底被稱為工件。
[0042]在圖3的操作303中，形成具有包括隔離鰭區(qū)域、鰭陣列區(qū)域和FinFET區(qū)域的鰭圖案的硬掩模層。隔離鰭區(qū)域具有低鰭密度。鰭陣列區(qū)域比隔離鰭區(qū)域具有更高的鰭密度。FinFET區(qū)域是形成FinFET的地方并且通常包括高鰭密度的鰭。圖4Α示出具有隔離鰭區(qū)域402和鰭陣列區(qū)域404的半導(dǎo)體襯底407。在鰭陣列區(qū)域404中，將鰭分組到2個(gè)鰭一組的鰭陣列中。在一些實(shí)施例中，將鰭分組到多于2個(gè)鰭一組的鰭陣列中。一個(gè)陣列內(nèi)的鰭間距離小于鰭陣列之間的間隔。隔離鰭區(qū)域402中的鰭間距離至少為鰭陣列之間的距離，并且通常大于鰭陣列之間的距離?？梢允紫仍诎雽?dǎo)體襯底上沉積粘著層409，然后沉積硬掩模層411。粘著層可以是很好地粘附于半導(dǎo)體襯底407和硬掩模層411的氧化硅，其中硬掩模層411可以是氮化硅或氧化硅。在一些實(shí)施例中，光刻膠層沉積在硬掩模層上方并且暴露以形成鰭圖案，諸如光掩模圖案401、403和405。對(duì)硬掩模層411進(jìn)行蝕刻以將鰭圖案轉(zhuǎn)印到硬掩模層411。在其他實(shí)施例中，掩模圖案406可以是作為圍繞去除的光刻膠心軸（未示出）沉積的間隔件形成的另一硬掩模層。
[0043]返回參照?qǐng)D3，在操作305中，采用鰭圖案在半導(dǎo)體襯底中蝕刻出多個(gè)鰭。圖4Β示出蝕刻結(jié)果。蝕刻工藝消耗至少部分的掩模圖案406，并且僅粘著層409和硬掩模層411保留在鰭上方。在隔離鰭區(qū)域402中，形成其間具有溝槽412的鰭421。溝槽412具有深度413。在鰭陣列區(qū)域404中，在具有2個(gè)鰭的陣列中形成鰭423。因?yàn)榫植控?fù)載效應(yīng)，鰭之間的溝槽具有不同的深度。陣列內(nèi)溝槽414具有深度415。陣列間溝槽416具有深度417。溝槽深度413和417大于陣列內(nèi)溝槽深度415。如所論述的，可以調(diào)整蝕刻工藝和鰭圖案的幾何形狀來(lái)形成更大或更小的溝槽深度差。
[0044]在圖3的操作307中，在襯底上方沉積介電材料以填充多個(gè)鰭之間的空間。在一些實(shí)施例中，介電材料是采用常用工藝（包括化學(xué)汽相沉積（CVD)、熱氧化沉積或原子層沉積（ALD))沉積的氧化硅。本領(lǐng)域的技術(shù)人員將選擇可以有效填充鰭間間隙的沉積工藝。在具有高縱橫比的鰭間間隙的至少一個(gè)實(shí)例中，可以使用高密度等離子體（HDP)CVD工藝。介電材料填充鰭間空間并且覆蓋鰭的頂部以確保完全填充。
[0045]參照?qǐng)D3的下一步操作309，使工件平坦化以去除鰭上方多余的介電材料并暴露硬掩模層，例如，圖4C的硬掩模層411。平坦化工藝包括工件表面的化學(xué)機(jī)械拋光（CMP)，以及可以另外地或替代地包括工件的蝕刻。圖4C示出平坦化之后的部分制造的BJT的橫截面。在隔離鰭區(qū)域402中，介電材料425填充隔離鰭結(jié)構(gòu)之間的間隙，隔離鰭結(jié)構(gòu)包括鰭421、粘著層409和硬掩模411。介電材料425被稱為隔離淺溝槽隔離（STI)425。在鰭陣列區(qū)域404中，介電材料429填充鰭陣列405之間的間隙，鰭陣列405在示出的實(shí)施例中包括兩個(gè)鰭423、粘著層409和硬掩模411。介電材料429被稱為陣列間STI429。在鰭陣列區(qū)域404中的一個(gè)鰭陣列405中的鰭結(jié)構(gòu)之間，介電材料427填充鰭結(jié)構(gòu)之間的間隙，該鰭結(jié)構(gòu)包括鰭423、粘著層409和硬掩模411。介電材料427被稱為陣列內(nèi)STI427。隔離STI425、陣列間STI429和陣列內(nèi)STI427統(tǒng)稱為STI部件。雖然隔離STI425和陣列間STI429具有類似的厚度，但它們的厚度大于陣列內(nèi)STI427的厚度。
[0046]返回參照?qǐng)D3，在任選的操作311中，去除鰭陣列區(qū)域上方的介電材料的一部分。圖4D是去除了鰭陣列區(qū)域404上方的介電材料的一部分（來(lái)自陣列間STI429和陣列內(nèi)STI427)的部分制造的BJT的截面圖。該操作包括首先掩蔽隔離鰭區(qū)域402不進(jìn)行蝕刻工藝（干蝕刻或濕蝕刻）。在至少一個(gè)實(shí)例中，在部分制造的BJT上方沉積光刻膠層并且使其圖案化以暴露鰭陣列區(qū)域404。然后以選擇性地去除硬掩模材料411上方的STI材料的蝕刻工藝對(duì)部分制造的BJT進(jìn)行蝕刻。在下一步操作之前，去除光刻膠層。
[0047]在圖3的操作312中，去除硬掩模層。根據(jù)一些實(shí)施例，硬掩模材料是氮化硅、氮氧化硅或碳摻雜的氮化硅。采用選擇性地去除STI材料上方的硬掩模材料（通常是氧化硅）的蝕刻工藝。圖4E是去除硬掩模層之后的部分制造的BJT的截面圖。僅粘著層409和STI部件保留在具有鰭圖案的半導(dǎo)體襯底407上方。
[0048]返回參照?qǐng)D3，在操作313中，在半導(dǎo)體襯底中形成深η阱。通過(guò)在高能量下將諸如磷和砷的η型摻雜物注入到半導(dǎo)體襯底中導(dǎo)致?lián)诫s物在BJT的η阱和ρ阱之下的深度處濃度高來(lái)形成深η阱。根據(jù)各個(gè)實(shí)施例，深η阱（DNW)在鰭的頂部之下至少250nm并且可以大于400nm至約1600nm。圖4F示出DNW形成的工藝和結(jié)果。將摻雜物431注入到部分制造的BJT中以在預(yù)定深度處形成DNW433。因此，圖4A至圖4E的半導(dǎo)體襯底407的一部分轉(zhuǎn)化成DNW433，而剩余部分435保持ρ型導(dǎo)電性。半導(dǎo)體襯底407位于鰭421/423和DNW433之間的另一剩余部分408也保持ρ型導(dǎo)電性。
[0049]返回參照?qǐng)D3，在下一步操作314中，將諸如硼的P型摻雜物注入到一部分鰭陣列區(qū)域和FinFET區(qū)域中以形成ρ阱。如參考FinFET形成所論述的，在FinFET的源極和漏極區(qū)域中形成P講和η講。在FinFET中形成ρ講的同時(shí),也在部分制造的BJT中形成ρ講，如圖4G所示。沉積光刻膠437以掩蔽隔離鰭區(qū)域402和一部分鰭陣列區(qū)域404不進(jìn)行ρ型摻雜物注入445。光刻膠437將鰭陣列區(qū)域404分成ρ阱區(qū)域441和η阱區(qū)域443。僅將P阱區(qū)域441暴露于ρ型摻雜物注入445。與形成ρ型襯底部分407的劑量相比，該注入涉及采用相對(duì)較高的劑量來(lái)形成P阱區(qū)域451，并且得到的摻雜物濃度差是一個(gè)或兩個(gè)數(shù)量級(jí)。P阱區(qū)域451的深度可以深約40nm至約240nm。在ρ型摻雜物注入445之后，去除光刻膠437。
[0050]返回參照?qǐng)D3，在下一步操作315中，將諸如磷的η型摻雜物注入到一部分鰭陣列區(qū)域、隔離鰭區(qū)域和FinFET區(qū)域中以形成η阱。如參考FinFET形成所論述的，在FinFET的源極和漏極區(qū)域中形成P阱和η阱。在FinFET中形成η阱的同時(shí)，也在部分制造的BJT中形成η阱，如圖4Η所示。沉積光刻膠439以保護(hù)ρ阱區(qū)域441免受η型摻雜物注入447。因此，鰭陣列區(qū)域404中的η阱區(qū)域443和隔離鰭區(qū)域402暴露于η型摻雜物注入447。與用于形成DNW433的劑量相比，該注入涉及采用相對(duì)較高的劑量來(lái)形成η阱453和455。盡管η講453和455暴露于同一注入工藝,但形成具有不同深度的η講。η講453與ρ講451具有相同的深度，深約40nm至約240nm，因?yàn)檫@些阱上方的鰭和材料層都是相同的。η阱453和ρ阱451與FinFET中形成的阱類似。另一方面，η阱455具有較小的深度。因?yàn)殡x子以不同的速率注入通過(guò)不同的材料（諸如STI和硅），與η阱453相比，具有不同厚度的STI部件使得不同量的摻雜物離子到達(dá)η阱455。換句話說(shuō)，隔離STI425比陣列間STI429和陣列內(nèi)STI427吸收了更多的摻雜物離子?？梢酝ㄟ^(guò)STI材料的類型和量以及注入劑量和能量來(lái)控制η阱深度的差，η阱深度差使得下面的區(qū)域457相對(duì)不包含η型摻雜物。在η型摻雜物注入447之后，去除光刻膠439。
[0051]在下一步操作317中，對(duì)半導(dǎo)體襯底進(jìn)行退火。退火使操作313、314和315中注入的各種摻雜物活化，并且促進(jìn)一些摻雜物遷移。因?yàn)槲挥讦勤?55下方的區(qū)域457輕摻雜有P型，所以特別容易發(fā)生從重?fù)诫s的P阱451遷移。圖41是經(jīng)受熱能449并且在η阱455下方形成ρ阱459的部分制造的BJT的截面圖。在退火期間，來(lái)自側(cè)面圍繞η阱455的P阱451的ρ型摻雜物遷移至η阱455下方的區(qū)域并且圍繞η阱455形成包含ρ阱451和P阱459的連續(xù)的ρ阱。結(jié)果，ρ阱459中的摻雜物濃度低于ρ阱451中的摻雜物濃度。
[0052]在退火之前或之后，可以對(duì)STI部件進(jìn)行蝕刻以暴露鰭的一部分，如圖4J所示。STI蝕刻還去除位于鰭上方的任何粘著層409。在STI蝕刻之后，鰭421和423的頂部暴露在STI部件上方，并且鰭421和423的底部嵌入在STI部件內(nèi)。
[0053]返回參照?qǐng)D3，在操作319中，在每個(gè)鰭上方外延生長(zhǎng)硅鍺或碳化硅蓋頂（cap)。如圖4K所示，在鰭421的頂部上方生長(zhǎng)蓋頂461，而在鰭423的頂部上方生長(zhǎng)蓋頂463，其中具有高密度的鰭423導(dǎo)致為每個(gè)鰭陣列生長(zhǎng)的蓋頂合為一體（merge)。蓋頂?shù)木唧w形狀取決于生長(zhǎng)條件和暴露的鰭的量。在一些實(shí)施例中，在鰭上方沉積多晶硅材料并且對(duì)其進(jìn)行圖案化。
[0054]返回參照?qǐng)D3，根據(jù)形成的器件是用作二極管還是BJT來(lái)選擇下一步操作321和323。操作321形成用于二極管的正接觸件和負(fù)接觸件。圖4L示出具有正接觸件473和負(fù)接觸件471。可選地，可以選擇操作323來(lái)形成用于BJT的基極接觸件、集電極接觸件和發(fā)射極接觸件。如圖4L所示，BJT400包括基極接觸件471、集電極接觸件475和發(fā)射極接觸件 473。
[0055]圖5是根據(jù)本發(fā)明的各個(gè)實(shí)施例形成的二極管或BJT500的透視圖。x_z平面的橫截面是圖IB的橫截面。y-ζ平面的橫截面是圖4A至圖4L的橫截面。當(dāng)接觸件503和505是二極管的正接線端和負(fù)接線端時(shí)，接觸件501可以接地以減少襯底噪聲。接觸件501、η阱511、深η阱521 —起形成圍繞二極管的η摻雜封套（envelope)。作為BJT500，接觸件501是集電極；接觸件503是基極；以及接觸件505是發(fā)射極。可以在整個(gè)BJT周?chē)褂闷渌綦x。
[0056]根據(jù)本發(fā)明的各方面，公開(kāi)了利用FinFET制造步驟同時(shí)避免其他工藝的新型二極管或BJT。二極管包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有位于隔離鰭區(qū)域中的多個(gè)鰭和位于鰭陣列區(qū)域中的多個(gè)鰭陣列；位于隔離鰭區(qū)域中的具有η阱深度的η阱；位于隔離鰭區(qū)域中并位于η阱下方的P阱；以及位于鰭陣列區(qū)域中的具有大于隔離鰭區(qū)域中的η阱深度的P阱深度并且與隔離鰭區(qū)域中的P阱相連的P阱。隔離鰭區(qū)域中的鰭間距大于約O. 3微米。鰭陣列區(qū)域中的陣列內(nèi)鰭間距小于約50納米（nm)。BJT包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有位于隔離鰭區(qū)域中的多個(gè)鰭和位于鰭陣列區(qū)域中的多個(gè)鰭陣列；以及在側(cè)面圍繞隔離鰭區(qū)域中的多個(gè)鰭的淺溝槽隔離（STI)部件。隔離鰭區(qū)域中的η阱部分地位于STI部件下方，并且隔離鰭區(qū)域中的位于η阱下方的ρ阱的最小厚度為35nm。鰭陣列區(qū)域中的ρ阱具有大于隔離鰭區(qū)域中的η阱深度的ρ阱深度并且與隔離鰭區(qū)域中的P阱相連。鰭陣列之間的一個(gè)或多個(gè)STI部件以及在側(cè)面圍繞ρ阱的η阱位于鰭陣列區(qū)域中。深η阱位于鰭陣列區(qū)域中的P阱和η阱下方并且與鰭陣列區(qū)域中的η阱相連。隔離鰭區(qū)域中的STI部件的深度大于鰭陣列區(qū)域中的STI部件的深度。
[0057]根據(jù)本發(fā)明的其他方面，公開(kāi)了利用FinFET制造步驟同時(shí)避免其他工藝的用于在鰭式場(chǎng)效應(yīng)晶體管（FinFET)器件中形成一個(gè)或多個(gè)二極管的方法。該方法包括提供半導(dǎo)體襯底；形成具有鰭圖案的硬掩模層；采用鰭圖案在半導(dǎo)體襯底中蝕刻出多個(gè)鰭；在半導(dǎo)體襯底上方沉積介電材料以填充多個(gè)鰭之間的空間；進(jìn)行平坦化以暴露硬掩模層Jfp型摻雜物注入到鰭陣列區(qū)域中以形成P阱以及注入到部分FinFET區(qū)域中以形成ρ阱；將11型摻雜物注入到隔離鰭區(qū)域和圍繞P阱的鰭陣列區(qū)域的一部分中以形成η阱以及注入到部分FinFET區(qū)域種以形成η阱；以及進(jìn)行退火。鰭圖案包括具有低鰭密度的隔離鰭區(qū)域、具有較高鰭密度的鰭陣列區(qū)域和FinFET區(qū)域。隔離鰭區(qū)域中的η阱和鰭陣列區(qū)域的所述一部分中的η阱具有不同的深度。
[0058]盡管已經(jīng)詳細(xì)地描述了本發(fā)明的實(shí)施例及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，在其中做各種不同的改變、替換和更改。而且，本申請(qǐng)的范圍并不僅限于說(shuō)明書(shū)中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明的
【發(fā)明內(nèi)容】
將很容易理解，根據(jù)本發(fā)明可以利用現(xiàn)有的或今后開(kāi)發(fā)的用于執(zhí)行與根據(jù)本文所述相應(yīng)實(shí)施例基本上相同的功能或獲得基本上相同結(jié)果的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。因此，所附權(quán)利要求應(yīng)該在其范圍內(nèi)包括這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。
【權(quán)利要求】
1.一種二極管，包括： 半導(dǎo)體襯底，具有位于隔離鰭區(qū)域中的多個(gè)鰭和位于鰭陣列區(qū)域中的多個(gè)鰭陣列； 位于所述隔離鰭區(qū)域中的n阱，該n阱具有n阱深度； 位于所述隔離鰭區(qū)域中的P阱，該P(yáng)阱位于所述n阱的下方；以及位于所述鰭陣列區(qū)域中的P阱，該P(yáng)阱的P阱深度大于所述n阱深度，并且該p阱與位于所述隔離鰭區(qū)域中的P阱相連； 其中，所述隔離鰭區(qū)域中的鰭間距大于約0. 3微米，并且 所述鰭陣列區(qū)域中的陣列內(nèi)鰭間距小于約50納米（nm)。
2.根據(jù)權(quán)利要求1所述的二極管，其中，位于所述隔離鰭區(qū)域中的P阱的最小厚度為35nm。
3.根據(jù)權(quán)利要求1所述的二極管，還包括： 在位于所述隔離鰭區(qū)域中的P阱以及所述鰭陣列區(qū)域的下方的深n阱；以及 在側(cè)面圍繞位于所述鰭陣列區(qū)域中的P阱的至少ー個(gè)n阱。
4.根據(jù)權(quán)利要求1所述的二極管，其中，所述至少ー個(gè)n阱是雙極結(jié)型晶體管（BJT)中的集電極端。
5.根據(jù)權(quán)利要求1所述的二極管，其中，所述鰭陣列區(qū)域中的多個(gè)鰭陣列中的每ー個(gè)鰭陣列都包括2個(gè)鰭。
6.根據(jù)權(quán)利要求1所述的二極管，還包括位于所述鰭陣列區(qū)域中的多個(gè)鰭陣列之間的一個(gè)或多個(gè)淺溝槽隔離（STI)部件。
7.一種雙極結(jié)型晶體管（BJT)，包括： 半導(dǎo)體襯底，具有位于隔離鰭區(qū)域中的多個(gè)鰭和位于鰭陣列區(qū)域中的多個(gè)鰭陣列； 淺溝槽隔離（STI)部件，側(cè)面圍繞所述隔離鰭區(qū)域中的多個(gè)鰭； 位于所述隔離鰭區(qū)域中的n阱，該n阱部分地位于所述STI部件下方； 位于所述隔離鰭區(qū)域中的P阱，該P(yáng)阱位于所述n阱下方并且該p阱的最小厚度為35nm ； 位于所述鰭陣列區(qū)域中的P阱，該P(yáng)阱的P阱深度大于所述隔離鰭區(qū)域中的n阱深度，并且該P(yáng)阱與位于所述隔離鰭區(qū)域中的P阱相連； ー個(gè)或多個(gè)STI部件，位于所述鰭陣列區(qū)域中的鰭陣列之間； 在側(cè)面圍繞位于所述鰭陣列區(qū)域中的P阱的n阱；以及 位于所述鰭陣列區(qū)域中的P阱和n阱下方的深n阱，所述深n阱與所述鰭陣列區(qū)域中的所述n阱相連， 其中，所述隔離鰭區(qū)域中的所述STI部件的深度大于所述鰭陣列區(qū)域中的所述STI部件的深度。
8.根據(jù)權(quán)利要求7所述的BJT，其中： 位于所述隔離鰭區(qū)域中的n阱在所述STI部件之下為約35nm至約IOOnm ;或者 位于所述隔離鰭區(qū)域中的n阱的最大寬度介于約0. 2微米至約5微米之間。
9.一種在鰭式場(chǎng)效應(yīng)晶體管（FinFET)器件中形成一個(gè)或多個(gè)二極管的方法，所述方法包括： 提供半導(dǎo)體襯底；形成具有鰭圖案的硬掩模層，所述鰭圖案包括具有低鰭密度的隔離鰭區(qū)域、具有較高鰭密度的鰭陣列區(qū)域和FinFET區(qū)域； 采用所述鰭圖案在所述半導(dǎo)體襯底中蝕刻出多個(gè)鰭； 在所述半導(dǎo)體襯底上方沉積介電材料以填充所述多個(gè)鰭之間的空間； 使所述半導(dǎo)體襯底平坦化以暴露所述硬掩模層； 將P型摻雜物注入到所述鰭陣列區(qū)域和部分所述FinFET區(qū)域中以形成P阱； 將η型摻雜物注入到所述隔離鰭區(qū)域、圍繞所述P阱的所述鰭陣列區(qū)域的一部分以及部分所述FinFET區(qū)域中以形成η阱；以及對(duì)所述半導(dǎo)體襯底進(jìn)行退火； 其中，所述隔離鰭區(qū)域中的η阱和所述鰭陣列區(qū)域的所述一部分中的η阱具有不同的深度。
10.根據(jù)權(quán)利要求9所述的方法，還包括： 在所述隔離鰭區(qū)域中的每一個(gè)鰭和所述鰭陣列區(qū)域中的每一個(gè)鰭陣列的上方外延生長(zhǎng)硅鍺或碳化硅蓋頂； 在所述鰭陣列區(qū)域中的P阱上方的鰭陣列的上方形成二極管的正接觸件；以及 在所述隔離鰭區(qū)域中的鰭上方 形成所述二極管的負(fù)接觸件。
【文檔編號(hào)】H01L21/822GK103489863SQ201310046641
【公開(kāi)日】2014年1月1日 申請(qǐng)日期:2013年2月5日 優(yōu)先權(quán)日:2012年6月12日
【發(fā)明者】胡嘉欣, 張勝杰, 洪照俊, 陳重輝 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司