半導(dǎo)體結(jié)構(gòu)及其形成方法
【專利摘要】一種半導(dǎo)體結(jié)構(gòu)及其形成方法，所述半導(dǎo)體結(jié)構(gòu)包括：半導(dǎo)體層，位于所述半導(dǎo)體層表面的鰭部結(jié)構(gòu)，位于所述鰭部結(jié)構(gòu)一側(cè)側(cè)壁表面的主柵結(jié)構(gòu)，位于所述鰭部結(jié)構(gòu)另一側(cè)側(cè)壁表面的應(yīng)力材料層，位于所述應(yīng)力材料層側(cè)壁表面的背柵結(jié)構(gòu)，所述應(yīng)力材料層位于鰭部結(jié)構(gòu)和背柵結(jié)構(gòu)之間。由于所述半導(dǎo)體結(jié)構(gòu)具有雙柵結(jié)構(gòu)，靠近主柵結(jié)構(gòu)的鰭部結(jié)構(gòu)側(cè)壁形成溝道區(qū)，且所述應(yīng)力材料層位于鰭部結(jié)構(gòu)和背柵結(jié)構(gòu)之間，利用所述應(yīng)力材料層可以為溝道區(qū)提供大小均勻的應(yīng)力作用，從而有利于提高溝道區(qū)的載流子遷移率。且所述應(yīng)力材料層與主柵結(jié)構(gòu)之間具有鰭部結(jié)構(gòu)，使得所述應(yīng)力材料層對(duì)主柵結(jié)構(gòu)的柵介質(zhì)層的應(yīng)力作用較小，不會(huì)影響柵介質(zhì)層的電學(xué)性能。
【專利說明】半導(dǎo)體結(jié)構(gòu)及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造工藝，特別涉及一種具有雙柵結(jié)構(gòu)的半導(dǎo)體結(jié)構(gòu)及其形成方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體工藝技術(shù)的不斷發(fā)展，隨著工藝節(jié)點(diǎn)逐漸減小，金屬柵極工藝得到了廣泛應(yīng)用，來(lái)獲得理想的閾值電壓，改善器件性能。但是當(dāng)器件的特征尺寸(CD，CriticalDimension)進(jìn)一步下降時(shí)，即使采用金屬柵極工藝，常規(guī)的MOS場(chǎng)效應(yīng)管的結(jié)構(gòu)也已經(jīng)無(wú)法滿足對(duì)器件性能的需求，多柵器件作為常規(guī)器件的替代得到了廣泛的關(guān)注。
[0003]鰭式場(chǎng)效應(yīng)管(Fin FET)是一種常見的多柵器件，圖1示出了現(xiàn)有技術(shù)的一種鰭式場(chǎng)效應(yīng)管的立體結(jié)構(gòu)示意圖。如圖1所示，包括:半導(dǎo)體襯底10，所述半導(dǎo)體襯底10上形成有凸出的鰭部14，鰭部14 一般是通過對(duì)半導(dǎo)體襯底10刻蝕后得到的；介質(zhì)層11，覆蓋所述半導(dǎo)體襯底10的表面以及鰭部14側(cè)壁的一部分；柵極結(jié)構(gòu)12，橫跨在所述鰭部14上，覆蓋所述鰭部14的頂部和側(cè)壁，柵極結(jié)構(gòu)12包括柵介質(zhì)層(未標(biāo)示)和位于柵介質(zhì)層上的柵電極(未標(biāo)示)。對(duì)于Fin FET，鰭部14的頂部以及兩側(cè)的側(cè)壁與柵極結(jié)構(gòu)12相接觸的部分都成為溝道區(qū)，即具有多個(gè)柵，有利于增大驅(qū)動(dòng)電流，改善器件性能。
[0004]然而，為了進(jìn)一步提高鰭式場(chǎng)效應(yīng)管的器件性能，需要提高溝道區(qū)的載流子遷移率，即采用應(yīng)變硅工藝調(diào)整溝道區(qū)的應(yīng)力來(lái)提高溝道區(qū)的載流子遷移率。專利號(hào)為“US7915112B2”的美國(guó)專利公開了一種提高溝道區(qū)的載流子遷移率的鰭式場(chǎng)效應(yīng)管，形成高K柵介質(zhì)層后，在所述高K柵介質(zhì)層表面形成應(yīng)力金屬層，在所述應(yīng)力金屬層表面形成金屬柵電極，利用所述應(yīng)力金屬層對(duì)鰭式場(chǎng)效應(yīng)管的溝道區(qū)的晶格進(jìn)行拉伸或壓縮，從而有利于提高鰭式場(chǎng)效應(yīng)管的溝道區(qū)的載流子遷移率。
[0005]但由于所述應(yīng)力金屬層需要通過高K柵介質(zhì)層對(duì)鰭式場(chǎng)效應(yīng)管的溝道區(qū)的晶格進(jìn)行拉伸或壓縮，會(huì)影響高K柵介質(zhì)層的電學(xué)性能，會(huì)導(dǎo)致高K柵介質(zhì)層內(nèi)的缺陷變多，柵極漏電流增大，柵極擊穿電壓變小。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種半導(dǎo)體結(jié)構(gòu)及其形成方法，既能提高鰭式場(chǎng)效應(yīng)管的溝道區(qū)的載流子遷移率，又不影響柵介質(zhì)層的電學(xué)性能。
[0007]為解決上述問題，本發(fā)明技術(shù)方案提供了一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括:提供半導(dǎo)體層，對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，形成第一開口 ；在所述第一開口內(nèi)填充滿應(yīng)力材料；對(duì)所述應(yīng)力材料進(jìn)行刻蝕，形成第二開口，所述第二開口的寬度小于第一開口的寬度，在第二開口側(cè)壁形成應(yīng)力材料層；對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，在所述應(yīng)力材料層的一側(cè)側(cè)壁表面形成鰭部結(jié)構(gòu)；在所述鰭部結(jié)構(gòu)側(cè)壁表面形成主柵結(jié)構(gòu)，在所述應(yīng)力材料層的側(cè)壁表面形成背柵結(jié)構(gòu)。
[0008]可選的，形成所述應(yīng)力材料層的工藝包括:在所述半導(dǎo)體層表面形成具有第三開口的第一掩膜層，以所述第一掩膜層為掩膜，對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，形成第一開口 ；在所述第一掩膜層的第三開口側(cè)壁形成側(cè)墻，以所述側(cè)墻和第一掩膜層為掩膜，對(duì)所述應(yīng)力材料進(jìn)行刻蝕，形成第二開口，在所述第二開口的兩側(cè)側(cè)壁形成應(yīng)力材料層。
[0009]可選的，形成所述鰭部結(jié)構(gòu)的工藝包括:去除所述側(cè)墻，對(duì)所述第三開口側(cè)壁的第一掩膜層進(jìn)行刻蝕，形成開口寬度更大的第四開口，在所述第二開口和第四開口內(nèi)形成第二掩膜層；去除第一掩膜層，以所述第二掩膜層為掩膜，對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，在所述應(yīng)力材料層的一側(cè)側(cè)壁表面形成鰭部結(jié)構(gòu)；去除所述第二掩膜層。
[0010]可選的，所述第二掩膜層的材料與第一掩膜層的材料不同。
[0011]可選的，對(duì)所述第三開口側(cè)壁的第一掩膜層進(jìn)行刻蝕的工藝為干法刻蝕工藝或濕法刻蝕工藝。
[0012]可選的，所述第二開口的深度大于或等于第一開口的深度。
[0013]可選的，當(dāng)所述半導(dǎo)體結(jié)構(gòu)對(duì)應(yīng)形成PMOS晶體管時(shí)，所述應(yīng)力材料為碳化硅；當(dāng)所述半導(dǎo)體結(jié)構(gòu)對(duì)應(yīng)形成NMOS晶體管時(shí)，所述應(yīng)力材料為鍺硅。
[0014]可選的，形成所述主柵結(jié)構(gòu)和背柵結(jié)構(gòu)的具體工藝為:在所述鰭部結(jié)構(gòu)和應(yīng)力材料層側(cè)壁和頂部表面形成柵介質(zhì)層和位于柵介質(zhì)層表面的柵電極，利用回刻蝕工藝或化學(xué)機(jī)械研磨工藝去除位于鰭部結(jié)構(gòu)和應(yīng)力材料頂部表面的柵介質(zhì)層和柵電極，在所述鰭部結(jié)構(gòu)側(cè)壁表面形成主柵結(jié)構(gòu)，在所述應(yīng)力材料層的側(cè)壁表面形成背柵結(jié)構(gòu)。
[0015]可選的，所述第一開口的寬度范圍為10納米?100納米，所述第一開口的深度范圍為10納米?100納米。
[0016]可選的，還包括:在所述主柵結(jié)構(gòu)和背柵結(jié)構(gòu)對(duì)應(yīng)位置兩側(cè)的鰭部結(jié)構(gòu)內(nèi)形成源區(qū)和漏區(qū)。
[0017]可選的，所述半導(dǎo)體層為體硅襯底、體鍺襯底、絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層。
[0018]可選的，當(dāng)所述半導(dǎo)體層為體硅襯或體鍺襯底時(shí)，形成鰭部結(jié)構(gòu)后，在所述半導(dǎo)體層表面形成介質(zhì)材料層。
[0019]可選的，當(dāng)所述半導(dǎo)體層為絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層時(shí)，所述第二開口的深度與硅材料層或鍺材料層的厚度相等。
[0020]本發(fā)明技術(shù)方案還提供了一種半導(dǎo)體結(jié)構(gòu)，包括:半導(dǎo)體層，位于所述半導(dǎo)體層表面的鰭部結(jié)構(gòu)，位于所述鰭部結(jié)構(gòu)一側(cè)側(cè)壁表面的應(yīng)力材料層，位于所述鰭部結(jié)構(gòu)另一側(cè)側(cè)壁表面的主柵結(jié)構(gòu)，位于所述應(yīng)力材料層另一側(cè)側(cè)壁表面的背柵結(jié)構(gòu)，所述應(yīng)力材料層位于鰭部結(jié)構(gòu)和背柵結(jié)構(gòu)之間。
[0021]可選的，所述應(yīng)力材料層的寬度范圍為5納米?15納米。
[0022]可選的，所述鰭部結(jié)構(gòu)的寬度范圍為5納米?30納米。
[0023]可選的，當(dāng)所述半導(dǎo)體結(jié)構(gòu)對(duì)應(yīng)形成PMOS晶體管時(shí)，所述應(yīng)力材料層的材料為碳化硅；當(dāng)所述半導(dǎo)體結(jié)構(gòu)對(duì)應(yīng)形成NMOS晶體管時(shí)，所述應(yīng)力材料層的材料為鍺硅。
[0024]可選的，位于所述主柵結(jié)構(gòu)和背柵結(jié)構(gòu)對(duì)應(yīng)位置兩側(cè)的鰭部結(jié)構(gòu)內(nèi)的源區(qū)和漏區(qū)。
[0025]可選的，所述半導(dǎo)體層為體硅襯底、體鍺襯底、絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層。[0026]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn):
[0027]本發(fā)明實(shí)施例的半導(dǎo)體結(jié)構(gòu)的形成方法通過在所述鰭部結(jié)構(gòu)兩側(cè)形成主柵結(jié)構(gòu)和背柵結(jié)構(gòu)，靠近主柵結(jié)構(gòu)的鰭部結(jié)構(gòu)側(cè)壁作為溝道區(qū)，且所述應(yīng)力材料層位于鰭部結(jié)構(gòu)和背柵結(jié)構(gòu)之間，利用所述應(yīng)力材料層可以為溝道區(qū)提供大小均勻的應(yīng)力作用，從而有利于提高溝道區(qū)的載流子遷移率。且所述應(yīng)力材料層與主柵結(jié)構(gòu)之間具有鰭部結(jié)構(gòu)，使得所述應(yīng)力材料層對(duì)主柵結(jié)構(gòu)的柵介質(zhì)層的應(yīng)力作用較小，不會(huì)影響柵介質(zhì)層的電學(xué)性能。
[0028]進(jìn)一步的，利用側(cè)墻來(lái)刻蝕應(yīng)力材料，形成應(yīng)力材料層，通過控制側(cè)墻的寬度即可控制應(yīng)力材料層的寬度，由于側(cè)墻的寬度可以根據(jù)刻蝕角度、刻蝕速率、刻蝕功率、刻蝕氣體進(jìn)行調(diào)節(jié)，最終形成的側(cè)墻的寬度可以遠(yuǎn)遠(yuǎn)小于目前光刻工藝的特征尺寸，因此可以形成寬度非常小的側(cè)墻。且利用所述側(cè)墻作為自對(duì)準(zhǔn)的掩膜層對(duì)應(yīng)力材料進(jìn)行刻蝕，不需要進(jìn)行光刻、對(duì)準(zhǔn)工藝，簡(jiǎn)化了工藝且提高了后續(xù)形成的應(yīng)力材料層寬度的精準(zhǔn)度。
[0029]進(jìn)一步的，利用濕法刻蝕工藝對(duì)所述第三開口側(cè)壁的第一掩膜層進(jìn)行刻蝕，形成第四開口，由于濕法刻蝕工藝的刻蝕速率較慢，可以非常精確的控制第三開口側(cè)壁的第一掩膜層被刻蝕的寬度，有利于控制后續(xù)形成的鰭部結(jié)構(gòu)的寬度，有利于形成寬度非常小的鰭部結(jié)構(gòu)，從而有利于提高器件的集成度，且所述濕法刻蝕工藝是自對(duì)準(zhǔn)地進(jìn)行刻蝕，不需要進(jìn)行額外的光刻、對(duì)準(zhǔn)工藝，簡(jiǎn)化了工藝且提高了后續(xù)形成的鰭部結(jié)構(gòu)寬度的精準(zhǔn)度。且本發(fā)明實(shí)施例最終形成的晶體管為雙柵鰭式場(chǎng)效應(yīng)晶體管，較窄的鰭部結(jié)構(gòu)更有利于利用背柵結(jié)構(gòu)來(lái)調(diào)節(jié)雙柵鰭式場(chǎng)效應(yīng)晶體管的閾值電壓，更有利于利用應(yīng)力材料層將應(yīng)力施加到溝道區(qū)中。
【專利附圖】

【附圖說明】
[0030]圖1是現(xiàn)有技術(shù)形成的鰭式場(chǎng)效應(yīng)管的結(jié)構(gòu)示意圖；
[0031]圖2至圖11為本發(fā)明實(shí)施例的半導(dǎo)體結(jié)構(gòu)的形成過程的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0032]從【背景技術(shù)】中可知，為了進(jìn)一步提高鰭式場(chǎng)效應(yīng)管的器件性能，需要提高溝道區(qū)的載流子遷移率，但利用現(xiàn)有技術(shù)提高溝道區(qū)的載流子遷移率會(huì)影響高K柵介質(zhì)層的電學(xué)性能。
[0033]因此，本發(fā)明實(shí)施例提供了一種半導(dǎo)體結(jié)構(gòu)及其形成方法，所述半導(dǎo)體結(jié)構(gòu)包括:半導(dǎo)體層，位于所述半導(dǎo)體層表面的鰭部結(jié)構(gòu)，位于所述鰭部結(jié)構(gòu)一側(cè)側(cè)壁表面的主柵結(jié)構(gòu)，位于所述鰭部結(jié)構(gòu)另一側(cè)側(cè)壁表面的應(yīng)力材料層，位于所述應(yīng)力材料層側(cè)壁表面的背柵結(jié)構(gòu)，所述應(yīng)力材料層位于鰭部結(jié)構(gòu)和背柵結(jié)構(gòu)之間。由于所述半導(dǎo)體結(jié)構(gòu)具有雙柵結(jié)構(gòu)，靠近主柵結(jié)構(gòu)的鰭部結(jié)構(gòu)側(cè)壁形成溝道區(qū)，且所述應(yīng)力材料層位于鰭部結(jié)構(gòu)和背柵結(jié)構(gòu)之間，利用所述應(yīng)力材料層可以為溝道區(qū)提供大小均勻的應(yīng)力作用，從而有利于提高溝道區(qū)的載流子遷移率。且所述應(yīng)力材料層與主柵結(jié)構(gòu)之間具有鰭部結(jié)構(gòu)，使得所述應(yīng)力材料層對(duì)主柵結(jié)構(gòu)的柵介質(zhì)層的應(yīng)力作用較小，不會(huì)影響柵介質(zhì)層的電學(xué)性能。
[0034]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】做詳細(xì)的說明。
[0035]圖2至圖11是本發(fā)明實(shí)施例的半導(dǎo)體結(jié)構(gòu)的形成過程的剖面結(jié)構(gòu)示意圖。[0036]請(qǐng)參考圖2，提供半導(dǎo)體層100，在所述半導(dǎo)體層100表面形成第一掩膜層110，所述第一掩膜層110內(nèi)具有第三開口 111。
[0037]在本實(shí)施例中，所述半導(dǎo)體層100為體硅襯底。在其他實(shí)施例中，所述半導(dǎo)體層為體鍺襯底、絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層。其中，所述絕緣體上娃襯底包括娃基底、位于所述娃基底表面的絕緣材料層和位于所述絕緣材料層表面的娃材料層，所述絕緣體上鍺襯底包括娃基底、位于所述娃基底表面的絕緣材料層和位于所述絕緣材料層表面的鍺材料層。后續(xù)通過刻蝕所述半導(dǎo)體層100得到鰭部結(jié)構(gòu)。
[0038]所述第一掩膜層110的材料為光刻膠、氧化硅、氮化硅、氮氧化硅、無(wú)定形碳或聚合物，在本實(shí)施例中，所述第一掩膜層110的材料為氮化硅，且所述第一掩膜層110的厚度大于后續(xù)形成鰭部結(jié)構(gòu)的寬度。所述第三開口 111的寬度對(duì)應(yīng)于后續(xù)形成的第一開口的寬度，且對(duì)應(yīng)于后續(xù)形成的相鄰兩個(gè)鰭部結(jié)構(gòu)之間的間距。
[0039]請(qǐng)參考圖3，以所述第一掩膜層110為掩膜，對(duì)所述暴露出的半導(dǎo)體層100進(jìn)行刻蝕，形成第一開口 120。
[0040]在本實(shí)施例中，形成所述第一開口 120的工藝為干法刻蝕工藝。在其他實(shí)施例中，形成所述第一開口 120后，還可以對(duì)所述第一開口 120的側(cè)壁進(jìn)行濕法刻蝕，使得所述第一開口 120的側(cè)壁表面更加光滑，有利于減少后續(xù)形成的鰭部結(jié)構(gòu)和應(yīng)力材料層之間的晶格缺陷，從而提高應(yīng)力材料層對(duì)鰭部結(jié)構(gòu)施加的應(yīng)力作用。
[0041]在本實(shí)施例中，所述第一開口 120的寬度范圍為10納米?100納米，所述第一開口120的深度范圍為10納米?100納米。
[0042]在其他實(shí)施例中，當(dāng)所述半導(dǎo)體層為絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層時(shí)，所述第一開口的深度小于或等于半導(dǎo)體層的厚度。
[0043]請(qǐng)參考圖4，在所述第一開口 120 (請(qǐng)參考圖3)內(nèi)填充滿應(yīng)力材料121。
[0044]在本實(shí)施例中，形成所述應(yīng)力材料121的工藝為選擇性外延工藝，具體工藝包括:反應(yīng)溫度為500攝氏度?800攝氏度，氣壓為I托?100托，反應(yīng)氣體包括硅源氣體(SiH4或SiH2C12X以及鍺源氣體(GeH4)或碳源氣體(CH4、CH3Cl或CH2Cl2)，所述硅源氣體、鍺源氣體或碳源氣體的流量為I標(biāo)準(zhǔn)毫升每分鐘?1000標(biāo)準(zhǔn)毫升每分鐘；所述選擇性外延工藝的氣體還包括HCl和H2,利用所述氣體進(jìn)行選擇性外延，且所述HCl的流量為I標(biāo)準(zhǔn)毫升每分鐘?1000標(biāo)準(zhǔn)暈升每分鐘，H2的流量為0.1標(biāo)準(zhǔn)升每分鐘?50標(biāo)準(zhǔn)升每分鐘。
[0045]利用所述選擇性外延工藝在所述第一開口 120內(nèi)形成應(yīng)力材料121，且所述應(yīng)力材料121的厚度等于第一開口 120的深度，使得最終形成的應(yīng)力材料層的頂部表面和鰭部結(jié)構(gòu)的頂部表面齊平。
[0046]在其他實(shí)施例中，也可以采用化學(xué)氣相沉積工藝形成所述應(yīng)力材料。
[0047]當(dāng)最終形成的半導(dǎo)體結(jié)構(gòu)為NMOS晶體管時(shí)，對(duì)應(yīng)的應(yīng)力材料為鍺硅。由于鍺硅的晶格常數(shù)大于體硅的晶格常數(shù)，最終形成的應(yīng)力材料層會(huì)對(duì)鰭部結(jié)構(gòu)產(chǎn)生拉伸應(yīng)力，使得鰭部結(jié)構(gòu)的晶格常數(shù)變大，有利于提高電子的遷移率，且由于NMOS晶體管溝道區(qū)的載流子為電子，因此可以提聞NMOS晶體管的溝道區(qū)的載流子的遷移率，有利于提聞NMOS晶體管的電學(xué)性能。
[0048]當(dāng)最終形成的半導(dǎo)體結(jié)構(gòu)為PMOS晶體管時(shí),對(duì)應(yīng)的應(yīng)力材料為碳化娃。由于碳化硅的晶格常數(shù)小于體硅的晶格常數(shù)，最終形成的應(yīng)力材料層會(huì)對(duì)鰭部結(jié)構(gòu)產(chǎn)生壓縮應(yīng)力，使得鰭部結(jié)構(gòu)的晶格常數(shù)變小，有利于提高空穴的遷移率，且由于PMOS晶體管溝道區(qū)的載流子為空穴，因此可以提聞PMOS晶體管的溝道區(qū)的載流子的遷移率，有利于提聞PMOS晶體管的電學(xué)性能。
[0049]請(qǐng)參考圖5，在所述第一掩膜層110的第三開口 111側(cè)壁形成側(cè)墻112，以所述側(cè)墻112和第一掩膜層110為掩膜，對(duì)所述應(yīng)力材料121 (請(qǐng)參考圖4)進(jìn)行刻蝕，形成第二開口 122，在所述第二開口 122的兩側(cè)側(cè)壁形成應(yīng)力材料層123。
[0050]形成所述側(cè)墻112的具體工藝包括:在所述第一掩膜層110和應(yīng)力材料121表面形成一層或多層側(cè)墻材料層，所述側(cè)墻材料層的材料為氧化硅、氮化硅或氮氧化硅，對(duì)所述側(cè)墻材料層進(jìn)行無(wú)掩膜的回刻蝕，直到暴露出所述第一掩膜層110和應(yīng)力材料121表面，在所述第一掩膜層110的第三開口 111側(cè)壁形成側(cè)墻112。所述側(cè)墻112的材料與第一掩膜層110的材料相同或不同。在本實(shí)施例中，所述側(cè)墻112的材料與第一掩膜層110的材料相同，同為氮化硅，所述側(cè)墻112可以在后續(xù)刻蝕第一掩膜層110的工藝中同步除去。由于側(cè)墻112的寬度可以根據(jù)刻蝕角度、刻蝕速率、刻蝕功率、刻蝕氣體進(jìn)行調(diào)節(jié)，最終形成的側(cè)墻的寬度可以遠(yuǎn)遠(yuǎn)小于目前光刻工藝的特征尺寸，因此可以形成寬度非常小的側(cè)墻112。且后續(xù)利用所述側(cè)墻112作為自對(duì)準(zhǔn)的掩膜層對(duì)應(yīng)力材料121進(jìn)行刻蝕，不需要進(jìn)行光刻、對(duì)準(zhǔn)工藝，簡(jiǎn)化了工藝且提高了后續(xù)形成的應(yīng)力材料層寬度的精準(zhǔn)度。
[0051]對(duì)所述應(yīng)力材料121進(jìn)行刻蝕的工藝為各向異性的干法刻蝕工藝。由于所述干法刻蝕工藝以所述側(cè)墻112為掩膜，形成應(yīng)力材料層123，因此所述側(cè)墻112的寬度對(duì)應(yīng)于應(yīng)力材料層123的寬度。因此，通過控制所述側(cè)墻的寬度，從而可以形成寬度非常小的應(yīng)力材料層123，有利于降低器件的尺寸，提高集成度。且通過控制應(yīng)力材料層123的不同寬度，還可以對(duì)MOS晶體管的閾值電壓進(jìn)行微調(diào)。在本實(shí)施例中，所述應(yīng)力材料層123的寬度(即側(cè)墻的寬度)范圍為5納米?15納米。
[0052]在本實(shí)施例中，所述干法刻蝕工藝形成的第二開口 122的深度大于第一開口的深度，且由于后續(xù)會(huì)在所述第二開口 122的底部表面形成介質(zhì)材料層以將主柵結(jié)構(gòu)、背柵結(jié)構(gòu)與半導(dǎo)體層100相隔離，通過控制所述第二開口 122的深度和后續(xù)形成的介質(zhì)材料層的厚度，使得所述介質(zhì)材料層的頂部表面等于或高于應(yīng)力材料層123的底部表面，使得后續(xù)形成的背柵結(jié)構(gòu)完全位于應(yīng)力材料層的側(cè)壁表面。且由于背柵結(jié)構(gòu)和主柵結(jié)構(gòu)的總高度通常一致，使得應(yīng)力材料層123的總高度大于或等于主柵結(jié)構(gòu)的總高度，所述應(yīng)力材料層123對(duì)不同高度的主柵結(jié)構(gòu)相對(duì)應(yīng)的溝道區(qū)施加的應(yīng)力大小一致，從而有利于提高載流子的遷移率。
[0053]在其他實(shí)施例中，所述干法刻蝕工藝形成的第二開口的深度也可以小于或等于第一開口的深度。當(dāng)所述半導(dǎo)體層為絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層時(shí)，且所述第一開口的深度等于半導(dǎo)體層的厚度時(shí)，所述干法刻蝕工藝形成的第二開口的深度等于第一開口的深度。
[0054]在其他實(shí)施例中，也可以利用圖形化的光刻膠層為掩膜對(duì)所述第一開口內(nèi)的應(yīng)力材料進(jìn)行刻蝕，形成第二開口，所述第二開口的寬度小于第一開口的寬度，使得所述第二開口的至少一側(cè)側(cè)壁形成應(yīng)力材料層，對(duì)應(yīng)與應(yīng)力材料層相接觸的半導(dǎo)體層后續(xù)用于形成鰭部結(jié)構(gòu)。
[0055]請(qǐng)參考圖6,去除所述側(cè)墻112 (請(qǐng)參考圖5),對(duì)所述第三開口 111 (請(qǐng)參考圖5)側(cè)壁的第一掩膜層110進(jìn)行刻蝕，形成開口寬度更大的第四開口 113。
[0056]在本實(shí)施例中，由于所述側(cè)墻112和第一掩膜層110的材料都為氮化硅，因此利用同一濕法刻蝕工藝去除側(cè)墻112和第一掩膜層110。在去除側(cè)墻112后，由于濕法刻蝕工藝是各向同性的，對(duì)第一掩膜層110的第三開口 111側(cè)壁進(jìn)行刻蝕的同時(shí)，還會(huì)對(duì)所述第一掩膜層110的頂部表面刻蝕對(duì)應(yīng)的厚度。且由于第三開口 111側(cè)壁的第一掩膜層110被刻蝕的寬度對(duì)應(yīng)于半導(dǎo)體層100被暴露出的寬度，對(duì)應(yīng)于后續(xù)形成的鰭部結(jié)構(gòu)的寬度，因此所述第一掩膜層110的厚度必須大于所述鰭部結(jié)構(gòu)的寬度，使得對(duì)所述第一掩膜層110進(jìn)行刻蝕，形成開口寬度更大的第四開口 113后，仍有部分厚度的第一掩膜層110保留，后續(xù)可以利用所述第一掩膜層110形成第二掩膜層。且由于濕法刻蝕工藝的刻蝕速率較慢，可以非常精確的控制第三開口 111側(cè)壁的第一掩膜層110被刻蝕的寬度，有利于控制后續(xù)形成的鰭部結(jié)構(gòu)的寬度，有利于形成寬度非常小的鰭部結(jié)構(gòu)，從而有利于提高器件的集成度，且所述濕法刻蝕工藝是自對(duì)準(zhǔn)地進(jìn)行刻蝕，不需要進(jìn)行額外的光刻、對(duì)準(zhǔn)工藝，簡(jiǎn)化了工藝且提高了后續(xù)形成的鰭部結(jié)構(gòu)寬度的精準(zhǔn)度。且本發(fā)明實(shí)施例最終形成的晶體管為雙柵鰭式場(chǎng)效應(yīng)晶體管，較窄的鰭部結(jié)構(gòu)更有利于利用背柵結(jié)構(gòu)來(lái)調(diào)節(jié)雙柵鰭式場(chǎng)效應(yīng)晶體管的閾值電壓，更有利于利用應(yīng)力材料層將應(yīng)力施加到溝道區(qū)中。在本實(shí)施例中，所述第三開口115側(cè)壁的第一掩膜層110被刻蝕的寬度范圍為5納米?30納米，即后續(xù)形成的鰭部結(jié)構(gòu)的寬度范圍為5納米?30納米。
[0057]在其他實(shí)施例中，當(dāng)所述側(cè)墻和第一掩膜層的材料不相同時(shí)，也可以先利用濕法刻蝕工藝去除所述側(cè)墻，再利用不同的濕法刻蝕工藝或干法刻蝕刻蝕工藝去除第三開口側(cè)壁的部分第一掩膜層，形成開口寬度更大的第四開口。
[0058]在其他實(shí)施例中，也可以利用圖形化的光刻膠層為掩膜對(duì)所述第一開口側(cè)壁的側(cè)墻和部分寬度的第一掩膜層進(jìn)行刻蝕，形成第四開口，所述第四開口暴露出部分與應(yīng)力材料層平行的半導(dǎo)體層表面。
[0059]請(qǐng)參考圖7，在所述第二開口 122 (請(qǐng)參考圖6)和第四開口 113 (請(qǐng)參考圖6)內(nèi)形成第二掩膜層130。
[0060]形成所述第二掩膜層130的工藝為:利用化學(xué)氣相沉積工藝在所述第二開口 122和第四開口 117內(nèi)、第一掩膜層110表面形成第二掩膜材料層(未圖示)，對(duì)所述第二掩膜材料層進(jìn)行化學(xué)機(jī)械研磨，以所述第一掩膜層110為研磨阻擋層，在所述第二開口 122和第四開口 117內(nèi)形成第二掩膜層130。所述第二掩膜層130的材料與第一掩膜層110的材料不相同，使得后續(xù)利用濕法刻蝕工藝去除所述第一掩膜層110時(shí)，不會(huì)對(duì)所述第二掩膜層130造成損傷。所述第二掩膜層130的材料為氮化娃、氧化娃、氮氧化娃、無(wú)定形碳或聚合物等，在本實(shí)施例中，所述第二掩膜層130的材料為氧化硅。
[0061]且后續(xù)利用所述第二掩膜層130作為自對(duì)準(zhǔn)的掩膜層對(duì)半導(dǎo)體層100進(jìn)行刻蝕，不需要進(jìn)行光刻、對(duì)準(zhǔn)工藝，簡(jiǎn)化了工藝且提高了后續(xù)形成的鰭部結(jié)構(gòu)寬度的精準(zhǔn)度。
[0062]請(qǐng)參考圖8，去除所述第一掩膜層110 (請(qǐng)參考圖7)，以所述第二掩膜層130為掩膜，對(duì)所述半導(dǎo)體層100進(jìn)行刻蝕，在所述應(yīng)力材料層127的一側(cè)側(cè)壁表面形成鰭部結(jié)構(gòu)140。
[0063]去除所述第一掩膜層110的工藝為濕法刻蝕工藝，由于所述第一掩膜層110和第二掩膜層130的材料不同，通過選擇合適的濕法刻蝕溶液在去除第一掩膜層110的同時(shí)，不會(huì)對(duì)第二掩膜層130造成損傷。
[0064]所述對(duì)半導(dǎo)體層100刻蝕的深度與第二開口 122 (請(qǐng)參考圖6)的深度相同，使得后續(xù)形成的主柵結(jié)構(gòu)與鰭部相接觸區(qū)域、背柵結(jié)構(gòu)與應(yīng)力材料層相接觸區(qū)域兩者的面積相同，從而可以利用背柵結(jié)構(gòu)有效的調(diào)節(jié)雙柵鰭式場(chǎng)效應(yīng)晶體管的閾值電壓。
[0065]在其他實(shí)施例中，也可以不形成所述第二掩膜層，去除所述第一掩膜層后，在所述半導(dǎo)體層表面形成圖形化的光刻膠層，所述圖形化的光刻膠層覆蓋應(yīng)力材料層的一側(cè)的一定寬度的半導(dǎo)體層，以所述圖形化的光刻膠層為掩膜，對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，在所述應(yīng)力材料層的一側(cè)側(cè)壁表面形成鰭部結(jié)構(gòu)，所述暴露出的半導(dǎo)體層的寬度即對(duì)應(yīng)于鰭部結(jié)構(gòu)的寬度。
[0066]請(qǐng)參考圖9，在所述半導(dǎo)體層100表面形成介質(zhì)材料層135。
[0067]當(dāng)所述半導(dǎo)體層100為體硅襯底或體鍺襯底時(shí)，為了避免后續(xù)形成主柵結(jié)構(gòu)和背柵結(jié)構(gòu)與半導(dǎo)體層100相連接，需要在所述半導(dǎo)體層100與主柵結(jié)構(gòu)背柵結(jié)構(gòu)之間形成介質(zhì)材料層。因此，形成主柵結(jié)構(gòu)和背柵結(jié)構(gòu)之前，需要在所述半導(dǎo)體層100表面形成介質(zhì)材料層135。
[0068]在其他實(shí)施例中，當(dāng)所述半導(dǎo)體層為絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層時(shí)，由于絕緣體上娃襯底或絕緣體上鍺襯底本身具有絕緣材料層，因此不需要形成所述介質(zhì)材料層。
[0069]在本實(shí)施例中，所述介質(zhì)材料層135的材料為氧化硅，形成所述介質(zhì)材料層135的具體工藝包括:在所述半導(dǎo)體層100表面、第二掩膜層130表面形成氧化硅層，且所述氧化硅層的厚度大于第二開口的深度；利用化學(xué)機(jī)械研磨工藝對(duì)所述氧化硅層進(jìn)行研磨，直到暴露出所述應(yīng)力材料層123和鰭部結(jié)構(gòu)140的頂部表面；對(duì)所述應(yīng)力材料層123和鰭部結(jié)構(gòu)140兩側(cè)的氧化硅層進(jìn)行回刻蝕，在所述半導(dǎo)體層100表面形成厚度均勻的介質(zhì)材料層135。且通過控制所述介質(zhì)材料層135的厚度，可以控制最終暴露出的鰭部結(jié)構(gòu)的高度，且最終暴露出的鰭部結(jié)構(gòu)的側(cè)壁對(duì)應(yīng)為MOS晶體管的溝道區(qū)，從而可以控制溝道區(qū)的剖面面積，控制MOS晶體管的驅(qū)動(dòng)電流。且當(dāng)所述暴露出的鰭部結(jié)構(gòu)140的高度小于或等于應(yīng)力材料層123的高度時(shí)，不同高度的溝道區(qū)受到的應(yīng)力作用相同，有利于提高載流子的遷移率。
[0070]在其他實(shí)施例中，也可以先去除所述第二掩膜層，在所述半導(dǎo)體層表面、應(yīng)力材料層和鰭部結(jié)構(gòu)表面形成氧化硅層，且所述氧化硅層的厚度大于第二開口的深度；利用化學(xué)機(jī)械研磨工藝對(duì)所述氧化硅層進(jìn)行研磨，直到暴露出所述應(yīng)力材料層和鰭部結(jié)構(gòu)的頂部表面；對(duì)所述應(yīng)力材料層和鰭部結(jié)構(gòu)兩側(cè)的氧化硅層進(jìn)行回刻蝕，在所述半導(dǎo)體層表面形成厚度均勻的介質(zhì)材料層。
[0071]在其他實(shí)施例中，也可以先去除所述第二掩膜層，在所述半導(dǎo)體層表面、應(yīng)力材料層和鰭部結(jié)構(gòu)表面形成氧化硅層，利用局部回刻蝕工藝去除所述應(yīng)力材料層和鰭部結(jié)構(gòu)的頂部表面和部分側(cè)壁表面的氧化硅層，在所述半導(dǎo)體層表面形成厚度均勻的介質(zhì)材料層。
[0072]請(qǐng)參考圖10，在所述介質(zhì)材料層135表面、應(yīng)力材料層123和鰭部結(jié)構(gòu)140表面形成柵介質(zhì)層151，在所述柵介質(zhì)層151表面形成柵電極152。
[0073]所述柵介質(zhì)層151的材料為氧化硅或高K柵介質(zhì)材料，所述高K柵介質(zhì)材料為氧化鉿、氧化錯(cuò)、氧化鑭、氧化鈦、氧化鉭、氧化招、氧化鉿娃、氧化錯(cuò)娃、氧化鋇銀鈦、氧化鋇鈦、氧化鍶鈦等其中的一種。當(dāng)所述柵介質(zhì)層151的材料為氧化硅，對(duì)應(yīng)的柵電極152為多晶硅柵電極。當(dāng)所述柵介質(zhì)層151的材料為高K柵介質(zhì)材料時(shí)，對(duì)應(yīng)的柵電極152為金屬柵電極，形成所述金屬柵電極的工藝為“前柵”工藝或“后柵”工藝。在本實(shí)施例中，所述柵介質(zhì)層151的材料為氧化硅，對(duì)應(yīng)的柵電極152為多晶硅柵電極，所述柵介質(zhì)層151的厚度范圍為0.5納米?5納米，所述柵電極152的厚度范圍為10納米?100納米。所述柵介質(zhì)層151和柵電極152的厚度大于所述暴露出的鰭部結(jié)構(gòu)140的高度。
[0074]形成所述柵介質(zhì)層151和柵電極152后，在所述柵介質(zhì)層151和柵電極152兩側(cè)的應(yīng)力材料層123和鰭部結(jié)構(gòu)140內(nèi)形成源區(qū)和漏區(qū)(未圖示)。形成源區(qū)和漏區(qū)的工藝為離子注入工藝或原位摻雜工藝。
[0075]請(qǐng)參考圖11，去除所述位于應(yīng)力材料層127和鰭部結(jié)構(gòu)140頂部表面的柵介質(zhì)層151 (請(qǐng)參考圖10)和柵電極152 (請(qǐng)參考圖10)，在所述鰭部結(jié)構(gòu)140側(cè)壁表面形成主柵結(jié)構(gòu)160，在所述應(yīng)力材料層127的側(cè)壁表面形成背柵結(jié)構(gòu)170。
[0076]本發(fā)明實(shí)施例形成半導(dǎo)體結(jié)構(gòu)為雙柵鰭式場(chǎng)效應(yīng)晶體管，所述雙柵鰭式場(chǎng)效應(yīng)晶體管包括位于所述鰭部結(jié)構(gòu)140 —側(cè)側(cè)壁表面的主柵結(jié)構(gòu)160和位于應(yīng)力材料層123—側(cè)側(cè)壁表面的背柵結(jié)構(gòu)170。所述主柵結(jié)構(gòu)160用于提供晶體管的工作電壓，與所述主柵結(jié)構(gòu)160相接觸的鰭部結(jié)構(gòu)140側(cè)壁區(qū)域形成溝道區(qū)，且通過控制所述背柵結(jié)構(gòu)上施加的電壓的大小，可以調(diào)節(jié)所述主柵結(jié)構(gòu)160與漏極之間的閾值電壓。對(duì)于NMOS晶體管，當(dāng)所述背柵結(jié)構(gòu)施加的電壓增大時(shí)，對(duì)應(yīng)的主柵結(jié)構(gòu)160與漏極之間的閾值電壓也增大，當(dāng)所述背柵結(jié)構(gòu)施加的電壓減小時(shí)，對(duì)應(yīng)的主柵結(jié)構(gòu)160與漏極之間的閾值電壓也減小。對(duì)于PMOS晶體管，當(dāng)所述背柵結(jié)構(gòu)施加的電壓增大時(shí)，對(duì)應(yīng)的主柵結(jié)構(gòu)160與漏極之間的閾值電壓減小，當(dāng)所述背柵結(jié)構(gòu)施加的電壓減小時(shí)，對(duì)應(yīng)的主柵結(jié)構(gòu)160與漏極之間的閾值電壓增大。
[0077]在本實(shí)施例中，所述主柵結(jié)構(gòu)160包括位于鰭部結(jié)構(gòu)140側(cè)壁表面且與應(yīng)力材料層123相對(duì)一側(cè)的第一柵介質(zhì)層161和位于所述第一柵介質(zhì)層161表面的第一柵電極162。所述背柵結(jié)構(gòu)170包括位于應(yīng)力材料層123側(cè)壁表面且與鰭部結(jié)構(gòu)140相對(duì)一側(cè)的第二柵介質(zhì)層171和位于所述第二柵介質(zhì)層171表面的第二柵電極172。
[0078]在本實(shí)施例中，形成所述主柵結(jié)構(gòu)160和背柵結(jié)構(gòu)170的具體工藝為:由于所述柵介質(zhì)層151和柵電極152的厚度大于暴露出的鰭部結(jié)構(gòu)的高度，利用化學(xué)機(jī)械研磨工藝對(duì)所述柵介質(zhì)層151和柵電極152進(jìn)行研磨，直到暴露出所述應(yīng)力材料層127和鰭部結(jié)構(gòu)140的頂部表面，在所述鰭部結(jié)構(gòu)140側(cè)壁表面形成主柵結(jié)構(gòu)160，在所述應(yīng)力材料層127的側(cè)壁表面形成背柵結(jié)構(gòu)170。
[0079]在其他實(shí)施例中，形成所述柵介質(zhì)層和柵電極后，采用局部回刻蝕工藝對(duì)所述應(yīng)力材料層、鰭部結(jié)構(gòu)的頂部表面的柵介質(zhì)層和柵電極進(jìn)行刻蝕，直到暴露出所述應(yīng)力材料層、鰭部結(jié)構(gòu)的頂部表面，在所述鰭部結(jié)構(gòu)側(cè)壁表面形成主柵結(jié)構(gòu)，在所述應(yīng)力材料層的側(cè)壁表面形成背柵結(jié)構(gòu)。
[0080]根據(jù)上述形成方法，本發(fā)明實(shí)施例還提供了一種半導(dǎo)體結(jié)構(gòu)，請(qǐng)參考圖11，包括:半導(dǎo)體層100，位于所述半導(dǎo)體層100表面的鰭部結(jié)構(gòu)140，位于所述鰭部結(jié)構(gòu)140 —側(cè)側(cè)壁表面的應(yīng)力材料層123,位于所述半導(dǎo)體層100表面且位于應(yīng)力材料層123、鰭部結(jié)構(gòu)140兩側(cè)的介質(zhì)材料層135，位于所述介質(zhì)材料層135表面且位于所述鰭部結(jié)構(gòu)140另一側(cè)側(cè)壁表面的主柵結(jié)構(gòu)160，位于所述介質(zhì)材料層135表面且位于所述應(yīng)力材料層123另一側(cè)側(cè)壁表面的背柵結(jié)構(gòu)170，且所述應(yīng)力材料層123位于鰭部結(jié)構(gòu)140和背柵結(jié)構(gòu)170之間。[0081]在本實(shí)施例中，所述半導(dǎo)體層100為體硅襯底。在其他實(shí)施例中，所述半導(dǎo)體層為體鍺襯底、絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層。
[0082]在本實(shí)施例中，所述應(yīng)力材料層123的寬度范圍為5納米?15納米。所述鰭部結(jié)構(gòu)140的寬度范圍為5納米?30納米。
[0083]當(dāng)所述半導(dǎo)體結(jié)構(gòu)對(duì)應(yīng)為NMOS晶體管時(shí)，應(yīng)力材料層123對(duì)應(yīng)的材料為鍺硅，當(dāng)所述半導(dǎo)體結(jié)構(gòu)對(duì)應(yīng)為PMOS晶體管時(shí)，應(yīng)力材料層123對(duì)應(yīng)的材料為碳化硅。
[0084]由于所述半導(dǎo)體結(jié)構(gòu)具有雙柵結(jié)構(gòu)，靠近主柵結(jié)構(gòu)160的鰭部結(jié)構(gòu)140側(cè)壁形成溝道區(qū)，且所述應(yīng)力材料層123位于鰭部結(jié)構(gòu)140和背柵結(jié)構(gòu)170之間，利用所述應(yīng)力材料層123可以為溝道區(qū)提供大小均勻的應(yīng)力作用，從而有利于提高溝道區(qū)的載流子遷移率。且所述應(yīng)力材料層123與主柵結(jié)構(gòu)160之間具有鰭部結(jié)構(gòu)140，使得所述應(yīng)力材料層123對(duì)主柵結(jié)構(gòu)160的柵介質(zhì)層的應(yīng)力作用較小，不會(huì)影響所述柵介質(zhì)層的電學(xué)性能。
[0085]本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來(lái)限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
【權(quán)利要求】
1.一種半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，包括: 提供半導(dǎo)體層，對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，形成第一開口 ； 在所述第一開口內(nèi)填充滿應(yīng)力材料； 對(duì)所述應(yīng)力材料進(jìn)行刻蝕，形成第二開口，所述第二開口的寬度小于第一開口的寬度，在第二開口側(cè)壁形成應(yīng)力材料層； 對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，在所述應(yīng)力材料層的一側(cè)側(cè)壁表面形成鰭部結(jié)構(gòu)； 在所述鰭部結(jié)構(gòu)側(cè)壁表面形成主柵結(jié)構(gòu)，在所述應(yīng)力材料層的側(cè)壁表面形成背柵結(jié)構(gòu)。
2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，形成所述應(yīng)力材料層的工藝包括:在所述半導(dǎo)體層表面形成具有第三開口的第一掩膜層，以所述第一掩膜層為掩膜，對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，形成第一開口 ；在所述第一掩膜層的第三開口側(cè)壁形成側(cè)墻，以所述側(cè)墻和第一掩膜層為掩膜，對(duì)所述應(yīng)力材料進(jìn)行刻蝕，形成第二開口，在所述第二開口的兩側(cè)側(cè)壁形成應(yīng)力材料層。
3.如權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，形成所述鰭部結(jié)構(gòu)的工藝包括:去除所述側(cè)墻，對(duì)所述第三開口側(cè)壁的第一掩膜層進(jìn)行刻蝕，形成開口寬度更大的第四開口，在所述第二開口和第四開口內(nèi)形成第二掩膜層；去除第一掩膜層，以所述第二掩膜層為掩膜，對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，在所述應(yīng)力材料層的一側(cè)側(cè)壁表面形成鰭部結(jié)構(gòu)；去除所述第二掩膜層。
4.如權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第二掩膜層的材料與第一掩膜層的材料不同。
5.如權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，對(duì)所述第三開口側(cè)壁的第一掩膜層進(jìn)行刻蝕的工藝為干法刻蝕工藝或濕法刻蝕工藝。
6.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第二開口的深度大于或等于第一開口的深度。
7.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，當(dāng)所述半導(dǎo)體結(jié)構(gòu)對(duì)應(yīng)形成PMOS晶體管時(shí)，所述應(yīng)力材料為碳化硅；當(dāng)所述半導(dǎo)體結(jié)構(gòu)對(duì)應(yīng)形成NMOS晶體管時(shí)，所述應(yīng)力材料為鍺娃。
8.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，形成所述主柵結(jié)構(gòu)和背柵結(jié)構(gòu)的具體工藝為:在所述鰭部結(jié)構(gòu)和應(yīng)力材料層側(cè)壁和頂部表面形成柵介質(zhì)層和位于柵介質(zhì)層表面的柵電極，利用回刻蝕工藝或化學(xué)機(jī)械研磨工藝去除位于鰭部結(jié)構(gòu)和應(yīng)力材料頂部表面的柵介質(zhì)層和柵電極，在所述鰭部結(jié)構(gòu)側(cè)壁表面形成主柵結(jié)構(gòu)，在所述應(yīng)力材料層的側(cè)壁表面形成背柵結(jié)構(gòu)。
9.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第一開口的寬度范圍為10納米~100納米，所述第一開口的深度范圍為10納米~100納米。
10.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，還包括:在所述主柵結(jié)構(gòu)和背柵結(jié)構(gòu)對(duì)應(yīng)位置兩側(cè)的鰭部結(jié)構(gòu)內(nèi)形成源區(qū)和漏區(qū)。
11.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述半導(dǎo)體層為體硅襯底、體鍺襯底、絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層。
12.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，當(dāng)所述半導(dǎo)體層為體硅襯或體鍺襯底時(shí)，形成鰭部結(jié)構(gòu)后，在所述半導(dǎo)體層表面形成介質(zhì)材料層。
13.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，當(dāng)所述半導(dǎo)體層為絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層時(shí)，所述第二開口的深度與硅材料層或鍺材料層的厚度相等。
14.一種半導(dǎo)體結(jié)構(gòu)，其特征在于，包括:半導(dǎo)體層，位于所述半導(dǎo)體層表面的鰭部結(jié)構(gòu)，位于所述鰭部結(jié)構(gòu)一側(cè)側(cè)壁表面的應(yīng)力材料層，位于所述鰭部結(jié)構(gòu)另一側(cè)側(cè)壁表面的主柵結(jié)構(gòu)，位于所述應(yīng)力材料層另一側(cè)側(cè)壁表面的背柵結(jié)構(gòu)，所述應(yīng)力材料層位于鰭部結(jié)構(gòu)和背柵結(jié)構(gòu)之間。
15.如權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述應(yīng)力材料層的寬度范圍為5納米~15納米。
16.如權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述鰭部結(jié)構(gòu)的寬度范圍為5納米~30納米。
17.如權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，當(dāng)所述半導(dǎo)體結(jié)構(gòu)對(duì)應(yīng)形成PMOS晶體管時(shí)，所述應(yīng)力材料層的材料為碳化硅；當(dāng)所述半導(dǎo)體結(jié)構(gòu)對(duì)應(yīng)形成NMOS晶體管時(shí)，所述應(yīng)力材料層的材料為鍺硅。
18.如權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，還包括:位于所述主柵結(jié)構(gòu)和背柵結(jié)構(gòu)對(duì)應(yīng)位置兩側(cè)的鰭部結(jié)構(gòu)內(nèi)的源區(qū)和漏區(qū)。
19.如權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述半導(dǎo)體層為體硅襯底、體鍺襯底、絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層。
【文檔編號(hào)】H01L29/10GK103928330SQ201310011741
【公開日】2014年7月16日 申請(qǐng)日期:2013年1月11日 優(yōu)先權(quán)日:2013年1月11日
【發(fā)明者】韓秋華 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司