專利名稱：鰭式雙極結(jié)型晶體管的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型總體上屬于半導(dǎo)體器件領(lǐng)域。更具體地，本實(shí)用新型涉及雙極結(jié)型晶體管的制造。
背景技術(shù)：
雙極結(jié)型晶體管(BJT)常被用于放大和開關(guān)應(yīng)用中。因此，期望將BJT的制造結(jié)合到互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)工藝中。采用BiCMOS (雙極CMOS)工藝制造的常規(guī)BJT包括具有NPN或PNP摻雜結(jié)構(gòu)的相鄰摻雜半導(dǎo)體區(qū)。該相鄰摻雜區(qū)包括發(fā)射極、基極和集電極。在BiCMOS工藝(本申請中也將其簡稱為“CMOS工藝”)中，常規(guī)BJT的制造與橫向金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的制造結(jié)合在一起。常規(guī)BJT的集電極可在襯底中形成。利用在襯底中形成橫向MOSFET的阱(well)的步驟，常規(guī)BJT的基極可形成在集電極中。此外，利用在襯底中形成橫向MOSFET的源極和漏極的步驟，常規(guī)BJT的發(fā)射極 可形成在基極中。然而，用CMOS工藝制造的常規(guī)BJT性能不佳，且因而不適于高性能應(yīng)用。常規(guī)BJT性能不佳的一個(gè)原因是發(fā)射極一定要遠(yuǎn)小于基極。因此，常規(guī)BJT具有高發(fā)射極串聯(lián)電阻和電流傳導(dǎo)能力。常規(guī)BJT性能不佳的另一原因是其基極-發(fā)射極結(jié)未被良好定義。因此，常規(guī)BJT具有很高的基極漏電流。將期望提供一種能具有相比常規(guī)BJT改善后的性能的BJT。還將期望該BJT的制造能與CMOS工藝結(jié)合。

實(shí)用新型內(nèi)容提供了一種鰭式(fin-based)雙極結(jié)型晶體管及制造方法。結(jié)合至少一個(gè)附圖示出和/或描述了本實(shí)用新型的特征、優(yōu)勢和各種實(shí)施方式，并在權(quán)利要求中進(jìn)行更完整描述。本實(shí)用新型提供了一種鰭式雙極結(jié)型晶體管(BJT)，包括寬集電極，其位于半導(dǎo)體襯底中；鰭式基極，其被置于所述寬集電極上方；鰭式發(fā)射極和外延發(fā)射極，其被置于所述鰭式基極上方；其中，所述鰭式BJT的窄基極-發(fā)射極結(jié)通過所述鰭式基極和所述鰭式發(fā)射極形成，且其中，所述外延發(fā)射極為所述鰭式BJT提供增強(qiáng)的電流傳導(dǎo)性。上述鰭式BJT中，所述外延發(fā)射極外延形成在所述鰭式發(fā)射極上。上述鰭式BJT包括位于所述鰭式基極以下的基極阱，其中，所述基極阱位于所述寬集電極中。上述鰭式BJT包括形成在所述寬集電極上方的介電層。上述鰭式BJT中，所述鰭式基極被置于所述介電層內(nèi)和所述寬集電極上方。上述鰭式BJT中，所述外延發(fā)射極形成在所述介電層和所述鰭式基極上方。上述鰭式BJT中，所述介電層是淺溝槽隔離(STI)層。上述鰭式BJT中，所述鰭式基極和所述鰭式發(fā)射極與所述半導(dǎo)體襯底合并成一體且與所述半導(dǎo)體襯底連續(xù)。上述鰭式BJT中，所述鰭式基極和所述鰭式發(fā)射極包括單晶硅。上述鰭式BJT中，所述外延發(fā)射極包括多晶硅。

圖I示出了說明實(shí)施本實(shí)用新型的實(shí)施方式所采取的步驟的流程圖。圖2A示出了對應(yīng)于圖I流程圖的初始步驟的包括根據(jù)本實(shí)用新型實(shí)施方式處理的晶片的一部分的截面圖。圖2B示出了對應(yīng)于圖I流程圖的中間步驟的包括根據(jù)本實(shí)用新型實(shí)施方式處理 的晶片的一部分的截面圖。圖2C示出了對應(yīng)于圖I流程圖的中間步驟的包括根據(jù)本實(shí)用新型實(shí)施方式處理的晶片的一部分的截面圖。圖2D示出了對應(yīng)于圖I流程圖的中間步驟的包括根據(jù)本實(shí)用新型實(shí)施方式處理的晶片的一部分的截面圖。圖2E示出了對應(yīng)于圖I流程圖的中間步驟的包括根據(jù)本實(shí)用新型實(shí)施方式處理的晶片的一部分的截面圖。圖2F示出了對應(yīng)于圖I流程圖的最終步驟的包括根據(jù)本實(shí)用新型實(shí)施方式處理的晶片的一部分的截面圖。圖3示出了包括根據(jù)本實(shí)用新型實(shí)施方式的鰭式雙極結(jié)型晶體管(BJT)的一部分的透視圖。
具體實(shí)施方式
本實(shí)用新型針對一種鰭式雙極結(jié)型晶體管及制造方法。以下描述包括關(guān)于實(shí)施本實(shí)用新型的具體信息。本領(lǐng)域技術(shù)人員將認(rèn)識到，本實(shí)用新型可以不同于本申請中具體討論的方式來實(shí)施。此外，為不使本實(shí)用新型模糊，本實(shí)用新型的一些具體細(xì)節(jié)不作討論。本申請中的附圖及其所附詳細(xì)描述僅針對本實(shí)用新型的示例性實(shí)施方式。為保持簡潔，本實(shí)用新型的其他實(shí)施方式未在本申請中具體描述，且也未由本附圖具體示出。圖I示出了說明根據(jù)本實(shí)用新型實(shí)施方式的方法的流程圖。流程圖100省略了一些對本領(lǐng)域一般技術(shù)人員而言是顯而易見的細(xì)節(jié)和特征。例如，如本領(lǐng)域已知，一個(gè)步驟可由一個(gè)或多個(gè)子步驟組成或者可包括專用設(shè)備或材料。流程圖100中顯示的步驟170至180足以描述本實(shí)用新型的至少一種實(shí)施方式；然而，本實(shí)用新型的其他實(shí)施方式可能利用不同于流程圖100所示的步驟。需要注意，流程圖100所示的處理步驟是在晶片的一部分上進(jìn)行的，該晶片在步驟170之前，除其他方面外，可包括半導(dǎo)體襯底，諸如硅襯底。該晶片(wafer,晶圓)在本申請中也可被稱為半導(dǎo)體芯片(semiconductor die,半導(dǎo)體裸片)或簡稱芯片。此外，圖2A至圖2F中的結(jié)構(gòu)270至280示出了分別執(zhí)行流程圖100的步驟170至180的結(jié)果。例如，結(jié)構(gòu)270示出了在處理步驟170之后的半導(dǎo)體結(jié)構(gòu)，結(jié)構(gòu)272示出了在執(zhí)行步驟172之后的結(jié)構(gòu)270，結(jié)構(gòu)274示出了在執(zhí)行步驟174之后的結(jié)構(gòu)272，以此類推。[0028]現(xiàn)參照圖2A，圖2A的結(jié)構(gòu)270示出了在圖I的流程圖100的步驟170完成之后的包括襯底的結(jié)構(gòu)。結(jié)構(gòu)270包括半導(dǎo)體襯底202a、寬集電極202b和基極阱204。在結(jié)構(gòu)270中，半導(dǎo)體襯底202a包括單晶半導(dǎo)體材料。例如，在本實(shí)施方式中，半導(dǎo)體襯底202a是硅襯底且包括單晶硅。如圖2A所示，在本實(shí)施方式中，半導(dǎo)體襯底202a是P型襯底。需要注意，在其他實(shí)施方式中，半導(dǎo)體襯底202a是N型襯底，或者是無摻雜襯底。P型的寬集電極202b位于半導(dǎo)體襯底202a中。在一些實(shí)施方式中，寬集電極202b可包括半導(dǎo)體襯底202a的摻雜區(qū)，其可以是與半導(dǎo)體襯底202a相同的導(dǎo)電類型或不同的導(dǎo)電類型。然而，在本實(shí)施方式中，寬集電極202b與半導(dǎo)體襯底202a共享其導(dǎo)電性。參照圖I中的步驟170和圖2A中的結(jié)構(gòu)270，流程圖100的步驟170包括在位于半導(dǎo)體襯底202a中的寬集電極202b內(nèi)形成基極阱204。例如，可通過向襯底202b中注入離子并進(jìn)行注入退火以在襯底202b中擴(kuò)散摻雜劑來形成基極阱204。如圖2A所示，基極阱204在本實(shí)施方式中為N型阱，且可具有例如約200至約300納米的深度。本實(shí)施方式與制造鰭式場效應(yīng)晶體管(FET)(更具體地，P溝道鰭式FET)的CMOS工藝兼容。例如，步驟170也可被用于形成鰭式FET結(jié)構(gòu)的N型阱(圖2A中未示出)。參照圖I中的步驟172和圖2B中的結(jié)構(gòu)272，流程圖100的步驟172包括刻蝕基極阱204以形成鰭式基極206。例如，在一種實(shí)施方式中，掩?？杀恢糜趫D2A中的結(jié)構(gòu)270上方(圖2B中未示出)。該掩模例如可以是包括氧化物和氮化物的硬掩模，且在刻蝕基極阱204時(shí)可被用于定義鰭式基極206。隨后，該掩?？蓮啮捠交鶚O206上去除。如圖2B所示，在本實(shí)施方式中，刻蝕基極阱204以形成鰭式基極206的同時(shí)也刻蝕半導(dǎo)體襯底202a和寬集電極202b。鰭式基極206被置于寬集電極202b上方?；鶚O阱204位于鰭式基極206以下，其中，基極阱204位于寬集電極202b中。在本實(shí)施方式中，基極阱204和鰭式基極206合起來像一個(gè)倒“T”，其透過寬集電極202b而延伸進(jìn)圖2B中。作為具體實(shí)例，鰭式基極206可以有例如范圍可從約10納米至約100納米的寬度208a。鰭式基極206也可有例如范圍可從約70納米至約80納米的高度208b。在上述制造鰭式FET的CMOS工藝中，步驟172也可被用于形成鰭式FET結(jié)構(gòu)的鰭(圖2B中未示出)。需要理解，鰭式FET結(jié)構(gòu)的鰭將具有高度208b。然而，鰭式FET結(jié)構(gòu)的鰭可具有不同于寬度208a的寬度。圖2B中通過結(jié)構(gòu)272示出了流程圖100的步驟172的結(jié)果。參照圖I中的步驟174和圖2C中的結(jié)構(gòu)274，流程圖100的步驟174包括形成圍繞鰭式基極206的介電層210以及在介電層210和鰭式基極206的上方形成柵層疊(gatestack) 212。介電層210包括一種或多種介電材料，且例如可通過在圖2B的結(jié)構(gòu)272上淀積該一種或多種介電材料來形成。隨后，可去除該一種或多種介電材料的一部分，以形成圖2C中所示的介電層210。在本實(shí)施方式中，介電層210是淺溝槽隔離(STI)層，其形成在寬集電極202b上方。鰭式基極206被介電層210包圍，但卻突起在介電層210上方。在介電層210形成后，柵層疊212可形成在鰭式基極206上方。柵層疊212包括柵介電層212a和柵電極層212b。例如可通過在鰭式基極206上淀積并去除一種或多種柵極介電材料的一部分來形成柵層疊212。隨后，可在柵極介電層212a上淀積一種或多種柵電極材料，并可對該一種或多種柵電極材料進(jìn)行化學(xué)機(jī)械平坦化(CMP)或其他平坦化工藝，以形成柵電極層212b。在上述制造鰭式FET的CMOS工藝中，步驟174也可被用于形成鰭式FET結(jié)構(gòu)的柵層疊(圖2C中未示出)。因此，在各種實(shí)施方式中，柵層疊212包括任何適合于鰭式FET結(jié)構(gòu)的柵層疊。例如，在一種實(shí)施方式中，柵介電層212a包括高K介電層，以及柵電極層212b包括金屬柵電極層。在一種實(shí)施方式中，柵介電層212a包括氧化物和/或氮化物層，以及柵電極層212b包括多晶硅，從而柵層疊212是多晶SiON柵層疊。圖2C中通過結(jié)構(gòu)274示出了流程圖100的步驟174的結(jié)果。參照圖I中的步驟176和圖2D中的結(jié)構(gòu)276，流程圖100的步驟176包括從鰭式基極206上去除柵層疊212。如圖2D所示，已從鰭式基極206上去除了柵層疊212，從而鰭式基極206上沒有柵層疊212的任何部分。如上所述，在制造鰭式FET的CMOS工藝中，步驟176也可被用于形成鰭式FET結(jié) 構(gòu)的柵層疊。類似地，步驟174可被用于圖形化和刻蝕鰭式FET結(jié)構(gòu)的柵層疊，以形成鰭式FET結(jié)構(gòu)的柵極(圖2D中未示出)。因此，在步驟2D之后，可刻蝕柵層疊212，使得鰭式FET結(jié)構(gòu)的鰭具有在其各端暴露出來的區(qū)域，其被指定為源極/漏極形成。同時(shí)，柵層疊212可從鰭式基極206上完全去除，因?yàn)楸緦?shí)施方式不需要用于從結(jié)構(gòu)276形成的鰭式雙極結(jié)型晶體管(BJT)的柵層疊212。因此，需要理解，在鰭式基極206上形成柵層疊212以及從鰭式基極206上去除柵層疊212是可選的，但有利地，允許鰭式BJT采用CMOS工藝與鰭式FET一起被有效制造。圖2D中通過結(jié)構(gòu)276示出了流程圖100的步驟176的結(jié)果。參照圖I中的步驟178和圖2E中的結(jié)構(gòu)278，流程圖100的步驟178包括在鰭式基極206上外延生長半導(dǎo)體層214。如圖2E所示，在本實(shí)施方式中，半導(dǎo)體層214在介電層210上。同樣，在本實(shí)施方式中，半導(dǎo)體層214包括多晶半導(dǎo)體材料。更具體地，半導(dǎo)體層214包括多晶娃。在本實(shí)施方式中，半導(dǎo)體層214在介電層210上的所有表面均包圍著鰭式基極214。半導(dǎo)體層214可生長為例如約100納米的厚度。在上述制造鰭式FET的CMOS工藝中，步驟178也可被用于在鰭式FET結(jié)構(gòu)的鰭上被指定為源極/漏極的區(qū)域外延生長半導(dǎo)體層。這樣做可允許減少該區(qū)域中與鰭式的接觸電阻。需要注意，鰭式FET結(jié)構(gòu)的柵極將限制半導(dǎo)體層的生長。圖2E中通過結(jié)構(gòu)278示出了流程圖100的步驟178的結(jié)果。參照圖I中的步驟180和圖2F中的結(jié)構(gòu)280，流程圖100的步驟180包括摻雜半導(dǎo)體層214和鰭式基極206，以形成外延發(fā)射極216和鰭式發(fā)射極218。在本實(shí)施方式中，如圖2F所示，鰭式發(fā)射極218延伸在外延發(fā)射極216以下。同樣，在本實(shí)施方式中，將離子注入進(jìn)半導(dǎo)體層214和鰭式基極206中，使得外延發(fā)射極216和鰭式發(fā)射極218為P型并具有P+導(dǎo)電性。因此，鰭式發(fā)射極218形成在結(jié)構(gòu)278的鰭式基極206中，且各自包括單晶半導(dǎo)體材料(例如單晶硅)，而外延發(fā)射極216包括多晶半導(dǎo)體材料(例如多晶硅)。通過摻雜半導(dǎo)體層214和鰭式基極206以形成外延發(fā)射極216和鰭式發(fā)射極218來形成窄基極-發(fā)射極結(jié)220。在上述制造鰭式FET的CMOS工藝中，步驟180也可被用于在鰭式FET結(jié)構(gòu)的被指定為源極/漏極的區(qū)域中形成鰭式FET的源極和漏極。因此，鰭式FET的源極和漏極區(qū)可具有與外延發(fā)射極216和鰭式發(fā)射極218相同或類似的導(dǎo)電性。圖2F中通過結(jié)構(gòu)280示出了流程圖100的步驟180的結(jié)果。[0045]隨后，可進(jìn)行附加步驟，包括為鰭式BJT的外延發(fā)射極216、基極阱204和集電極202形成接觸(圖2F中未示出)。這些接觸例如可類似于鰭式FET的源極和漏極、N型阱和P型襯底的相應(yīng)接觸并以相同工藝步驟來制作。如上所述，在本實(shí)用新型的實(shí)施方式中，鰭式BJT可采用CMOS工藝與鰭式FET —起被有效制造，且在一些實(shí)施方式中，鰭式FET的制造不需要除制造鰭式FET所需步驟之外的額外步驟。需要注意，本實(shí)用新型的實(shí)施方式不限于上述具體實(shí)施方式
。例如，盡管如上所述的步驟170至180各自均有助于形成鰭式FET，但在一些實(shí)施方式中，可能包括附加步驟，或者步驟可能專用于形成鰭式BJT。作為一個(gè)具體實(shí)例，步驟180可不被用于形成鰭式FET的源極和漏極區(qū)。作為另一實(shí)例，可包括將其他離子注入進(jìn)外延發(fā)射極216和/或鰭式、發(fā)射極218而非鰭式FET的任何部分中的附加步驟。此外，需要注意，本實(shí)用新型的實(shí)施方式包括獨(dú)立于鰭式FET形成的方法。例如，圖I中的步驟170至180可作為制造鰭式BJT的專用方法，或者可與本文未具體描述的其他部件的制造共享。盡管上述實(shí)施方式涉及PNP型鰭式BJT和P溝道鰭式FET的制造，但需要理解，NPN型鰭式BJT和N溝道鰭式FET也可根據(jù)本實(shí)用新型的實(shí)施方式來制造。圖3示出了包括根據(jù)本實(shí)用新型實(shí)施方式的鰭式BJT 300的一部分的透視圖。鰭式BJT 300可根據(jù)以上參照圖I的流程圖100所述的方法來制造。圖3中，鰭式BJT 300的面322對應(yīng)于圖2F中示出的結(jié)構(gòu)280的截面圖。因此，圖3中的半導(dǎo)體襯底302a、寬集電極302b、基極阱304、鰭式基極306、介電層310、外延發(fā)射極316、鰭式發(fā)射極318和窄基極-發(fā)射極結(jié)320分別對應(yīng)于圖2F中的半導(dǎo)體襯底202a、寬集電極202b、基極阱204、鰭式基極206、介電層210、外延發(fā)射極216、鰭式發(fā)射極218和窄基極-發(fā)射極結(jié)220。在鰭式BJT 300中，寬集電極302b位于半導(dǎo)體襯底302a中。鰭式基極306被置于寬集電極302b上方，并使基極阱304位于鰭式基極306以下，其中，基極阱304位于寬集電極302b中。如圖3所示，在本實(shí)施方式中作為STI層的介電層310形成在寬集電極302b上方，以及鰭式基極306被置于寬集電極302b上的介電層310中。如圖3所示，外延發(fā)射極316形成在介電層310和鰭式基極306上方。鰭式發(fā)射極318和外延發(fā)射極316被置于鰭式基極306上方，其中，外延發(fā)射極316外延形成在鰭式發(fā)射極318上。鰭式基極306和鰭式發(fā)射極318與從其形成的半導(dǎo)體襯底302a合并成一體且與從其形成的半導(dǎo)體襯底302a連續(xù)。因此，在本實(shí)施方式中，鰭式基極306和鰭式發(fā)射極318各自包括單晶半導(dǎo)體材料，且更具體地，包括單晶硅。同樣，在本實(shí)施方式中，外延發(fā)射極316包括多晶半導(dǎo)體材料，且更具體地，包括多晶硅。鰭式BJT 300具有高切換能力和高電流傳導(dǎo)能力。此外，如上所述，鰭式BJT 300的制造可結(jié)合到CMOS工藝中。采用CMOS工藝制造的常規(guī)BJT性能不佳，且因此不適于高性能應(yīng)用。常規(guī)BJT性能不佳的一個(gè)原因是發(fā)射極一定要遠(yuǎn)小于基極。因此，常規(guī)BJT具有高發(fā)射極串聯(lián)電阻和低電流傳導(dǎo)能力。然而，鰭式BJT 300包括外延發(fā)射極316，該外延發(fā)射極316可通過允許增加外延發(fā)射極316/鰭式發(fā)射極318與基極阱304/鰭式基極306之間的尺寸比例來減小鰭式BJT 300的發(fā)射極串聯(lián)電阻。此外，外延發(fā)射極316為鰭式BJT300提供了增強(qiáng)的電流傳導(dǎo)性。 常規(guī)BJT性能不佳的另一原因是其基極-發(fā)射極未被良好定義。因此，常規(guī)BJT具有很高的基極漏電流。然而，鰭式BJT 300的窄基極-發(fā)射極結(jié)320通過鰭式基極306和鰭式發(fā)射極318形成。因此，良好定義了鰭式BJT 300的窄基極-發(fā)射極結(jié)320，從而提供了減小的基極漏電流。因此，鰭式BJT 300適用于高性能應(yīng)用。另外，需要理解，可通過調(diào)節(jié)步驟180中使用的摻雜工藝來調(diào)節(jié)鰭式發(fā)射極318的深度以及由此的窄基極-發(fā)射極結(jié)320的深度。此外，可通過調(diào)節(jié)步驟172中使用的刻蝕工藝(例如，硬掩模)來調(diào)節(jié)寬度208a(見圖2B)以及由此的窄基極-發(fā)射極結(jié)320的寬度。因此，可簡單地優(yōu)化鰭式BJT 300的性能。因此，如以上參照圖I、圖2A至圖2F以及圖3所述，本實(shí)用新型的實(shí)施方式可提供一種在用CMOS工藝制造的同時(shí)具有相比常規(guī)BJT改善后的性能的鰭式BJT。根據(jù)本實(shí)用新型的以上描述，顯然在不背離本實(shí)用新型范圍的前提下，可使用各種技術(shù)來實(shí)現(xiàn)本實(shí)用新型的概念。此外，盡管已具體參照某些實(shí)施方式描述了本實(shí)用新型，但本領(lǐng)域一般技術(shù)人員將理解，在不背離本實(shí)用新型的思想和范圍的前提下，可進(jìn)行形式和細(xì)節(jié)上的更改。因此，所述實(shí)施方式在所有方面上均被認(rèn)為是說明性的而非限定。還應(yīng)當(dāng)理解，本實(shí)用新型不限于本文所述具體實(shí)施方式
，而是在不背離本實(shí)用新型的范圍的前 提下，可進(jìn)行許多調(diào)整、修改和替換。
權(quán)利要求1.一種鰭式雙極結(jié)型晶體管，包括 寬集電極，其位于半導(dǎo)體襯底中； 鰭式基極，其被置于所述寬集電極上方； 鰭式發(fā)射極和外延發(fā)射極，其被置于所述鰭式基極上方； 其中，所述鰭式雙極結(jié)型晶體管的窄基極-發(fā)射極結(jié)通過所述鰭式基極和所述鰭式發(fā)射極形成，且其中，所述外延發(fā)射極為所述鰭式雙極結(jié)型晶體管提供增強(qiáng)的電流傳導(dǎo)性。
2.根據(jù)權(quán)利要求I所述的鰭式雙極結(jié)型晶體管，其中，所述外延發(fā)射極外延形成在所述鰭式發(fā)射極上。
3.根據(jù)權(quán)利要求I所述的鰭式雙極結(jié)型晶體管，包括位于所述鰭式基極以下的基極阱，其中，所述基極阱位于所述寬集電極中。
4.根據(jù)權(quán)利要求I所述的鰭式雙極結(jié)型晶體管，包括形成在所述寬集電極上方的介電層。
5.根據(jù)權(quán)利要求4所述的鰭式雙極結(jié)型晶體管，其中，所述鰭式基極被置于所述介電層內(nèi)和所述寬集電極上方。
6.根據(jù)權(quán)利要求4所述的鰭式雙極結(jié)型晶體管，其中，所述外延發(fā)射極形成在所述介電層和所述鰭式基極上方。
7.根據(jù)權(quán)利要求4所述的鰭式雙極結(jié)型晶體管，其中，所述介電層是淺溝槽隔離層。
8.根據(jù)權(quán)利要求I所述的鰭式雙極結(jié)型晶體管，其中，所述鰭式基極和所述鰭式發(fā)射極與所述半導(dǎo)體襯底合并成一體且與所述半導(dǎo)體襯底連續(xù)。
9.根據(jù)權(quán)利要求I所述的鰭式雙極結(jié)型晶體管，其中，所述鰭式基極和所述鰭式發(fā)射極包括單晶硅。
10.根據(jù)權(quán)利要求I所述的鰭式雙極結(jié)型晶體管，其中，所述外延發(fā)射極包括多晶硅。
專利摘要本實(shí)用新型提供了一種鰭式雙極結(jié)型晶體管。根據(jù)一示例性實(shí)施方式，鰭式雙極結(jié)型晶體管(BJT)包括寬集電極，其位于半導(dǎo)體襯底中。鰭式基極被置于寬集電極上方。此外，鰭式發(fā)射極和外延發(fā)射極被置于鰭式基極上方。鰭式BJT的窄基極-發(fā)射極結(jié)通過鰭式基極和鰭式發(fā)射極形成，以及外延發(fā)射極為鰭式BJT提供增強(qiáng)的電流傳導(dǎo)性和減小的電阻。外延發(fā)射極可外延形成在鰭式發(fā)射極上，且可包括多晶硅。此外，鰭式基極和鰭式發(fā)射極各自可包括單晶硅。本實(shí)用新型提供了一種具有相比常規(guī)BJT改善后的性能的BJT，且該BJT的制造能與CMOS工藝結(jié)合。
文檔編號H01L29/73GK202816952SQ201220499149
公開日2013年3月20日 申請日期2012年9月27日 優(yōu)先權(quán)日2011年9月27日
發(fā)明者夏維, 陳向東 申請人:美國博通公司