專利名稱：半導體封裝構造的制作方法
技術領域：
本實用新型涉及ー種半導體封裝構造，特別是有關于ー種利用具有雙面電路布局及重布線層的雙面電路封裝單元來堆疊組合另ー芯片的半導體封裝構造。
背景技術：
現(xiàn)今，半導體封裝產業(yè)為了滿足各種高密度封裝的需求，逐漸發(fā)展出各種不同型式的封裝構造，其中各種不同的系統(tǒng)封裝(system in package, SIP)設計概念常用于架構高密度封裝構造。一般而言，系統(tǒng)封裝可分為多芯片模塊(multi chip module, MCM)、 封裝體上堆疊封裝體(package on package, POP)及封裝體內堆疊封裝體(package inpackage, PIP)等。所述多芯片模塊(MCM)是指在同一基板上布設數(shù)個芯片，在設置芯片后，再利用同一封裝膠體包埋所有芯片，且依芯片排列方式又可細分為堆疊芯片(stackeddie)封裝或并列芯片(side-by-side)封裝。再者，所述封裝體上堆疊封裝體(POP)的構造是指先完成一具有基板的第一封裝體，接著再于第一封裝體的封裝膠體上表面堆疊另ー完整的第二封裝體，第二封裝體透過適當轉接元件電性連接至第一封裝體的基板上，因而成為ー復合封裝構造。相較之下，所述封裝體內堆疊封裝體(PIP)的構造則是利用另一封裝膠體將第二封裝體、轉接元件及第一封裝體的原封裝膠體等一起包埋固定在第一封裝體的基板上，因而成為ー復合封裝構造。舉例來說，請參照圖I所示，其掲示一種現(xiàn)有具堆疊芯片的封裝構造，其包含一封裝基板11、一第一芯片12、一第二芯片13、一第三芯片14、數(shù)條第一導線15、數(shù)條第二導線16及數(shù)顆凸塊17。所述封裝基板11依序承載所述第一芯片12、第二芯片13及第三芯片14，其中所述第一芯片12例如為中央處理單元(CPU)的芯片，所述第二芯片13及第三芯片14例如各為適當規(guī)格的記憶體芯片(如DRAM或FLASH)。所述第一芯片12的有源表面朝上，及其背面朝下且貼附于所述封裝基板11上；所述第二芯片13的有源表面朝上，及其背面朝下且貼附于所述第一芯片12的有源表面上；所述第三芯片14的有源表面朝下，及其背面朝上且位于所述第二芯片13的有源表面上。所述第一芯片12及所述第二芯片13分別通過所述第一導線15及第ニ導線16電性連接所述封裝基板11。所述第三芯片14通過所述凸塊17電性連接所述第二芯片13的有源表面，再通過所述第二導線16間接電性連接所述封裝基板11。再者，請參照圖2所示，其掲示另ー種現(xiàn)有多芯片的封裝構造，其包含一導線架21、一第一芯片22、一第二芯片23、一第三芯片24、數(shù)條第一導線25、數(shù)條第二導線26及數(shù)顆凸塊27。所述導線架21具有一芯片承座211、數(shù)根第一引腳212及數(shù)根第二引腳213，其中所述第一引腳212及第ニ引腳213交錯排列在所述芯片承座211的至少兩側。所述第ー芯片22例如為中央處理單元(CPU)的芯片，所述第二芯片23及第三芯片24例如各為適當規(guī)格的記憶體芯片(如DRAM或FLASH)。所述第一芯片22的有源表面朝下，及其背面朝上且貼附于所述芯片承座211的下表面；所述第二芯片23的有源表面朝上，及其背面朝下且貼附于所述芯片承座211的上表面；所述第三芯片24的有源表面朝下，及其背面朝上且位于所述第二芯片23的有源表面上。所述第一芯片22及所述第二芯片23分別通過所述第一導線25及第ニ導線26電性連接所述第一引腳212及第ニ引腳213。所述第三芯片24通過所述凸塊27電性連接所述第二芯片23的有源表面，再通過所述第二導線26間接電性連接一部份的所述第二引腳213。雖然，圖I或2的封裝構造可以將三個或以上的芯片整合在同一封裝構造中，但其包含的姆ー芯片實際上皆僅在單一表面(有源表面)上形成電路，至于各芯片的另一表面(背面)并不具有功能性電路。因此，在芯片等級上，要使每ー芯片的有源表面再進ー步提高電路布局密度并不容易，例如可能受限于晶圓的0.09或0. 13微米電路制造技木。另夕卜，在封裝構造等級上，要使單一封裝構造包含三個或以上的芯片并再進ー步減少其體積或再進ー步提高電路布局密度同樣也不容易，過多數(shù)量的芯片將占用過多基板或導線架的 空間，或必需使用過多的金線、銅線或錫凸塊，其也會占用不少的有限封裝空間，并使體積與高度大幅増加，且不利于確保多個芯片的各自散熱效率。結果，目前封裝產業(yè)已無法于有限的封裝空間內再設計出比現(xiàn)有多芯片封裝構造具有更高電路布局密度的封裝設計。故，有必要提供一種半導體封裝構造，以解決現(xiàn)有技術所存在的問題。

實用新型內容有鑒于此，本實用新型提供一種半導體封裝構造，以解決現(xiàn)有封裝技術所存在的無法再進ー步提高電路布局密度的技術問題。本實用新型的主要目的在于提供一種半導體封裝構造，其首先制作出具有雙面電路布局及重布線層的半導體晶圓，接著再由重新布置(reconstitution)排列位置的半導體晶圓切割出晶圓級封裝(wafer level package, WLP)的雙面電路封裝單元，并以此雙面電路封裝單元來堆疊結合其他芯片(及無源元件)，因此確實能利用雙面電路封裝單元來增加單一芯片本身的電路層數(shù)、減少封裝構造整體所需的堆疊芯片數(shù)量、提高封裝構造的整體電路布局密度，并進而使整個半導體封裝構造的體積能順利實現(xiàn)輕薄短小化。本實用新型的次要目的在于提供一種半導體封裝構造，其是在ー載板上以雙面電路封裝單元來堆疊結合其他芯片(及無源元件)，同時載板更設有柱狀凸塊，以便通過導線電性連接雙面電路封裝單元朝上的重布線層，由于設有柱狀凸塊，因此能大幅減少導線所需長度，進而相對減少線材用量及封裝成本。為達成本實用新型的前述目的，本實用新型提供一種半導體封裝構造，其中所述半導體封裝構造包含ー載板，具有數(shù)個電性連接部及數(shù)根柱狀凸塊，所述柱狀凸塊形成在一部份的所述電性連接部上；至少一雙面電路封裝単元，位于所述載板上，且具有一雙面芯片，具有數(shù)個第一表面接墊及數(shù)個第二表面接墊；ー絕緣區(qū)，形成在所述雙面芯片的周邊；一第一重布線層，形成在所述雙面芯片及絕緣區(qū)的一第一表面上，并具有一第一重分布線路以電性連接所述雙面芯片的第一表面接墊，且具有數(shù)個裸露的第一焊墊；及一第二重布線層，形成在所述雙面芯片及絕緣區(qū)的一第二表面上，并具有一第二重分布線路以電性連接所述雙面芯片的第二表面接墊，且具有數(shù)個裸露的第二焊墊；[0017]數(shù)個第一電性連接元件，用以電性連接在所述雙面電路封裝単元的第一重布線層的第一焊墊以及所述載板的電性連接部之間；以及數(shù)個第二電性連接元件，用以電性連接在所述雙面電路封裝單元的第二重布線層的第二焊墊以及所述載板的柱狀凸塊之間。在本實用新型的一實施例中，所述雙面芯片為ー硅芯片區(qū)，所述絕緣區(qū)為ー環(huán)氧樹脂層。在本實用新型的一實施例中，所述載板選自一封裝基板，所述電性連接部是數(shù)個接墊。在本實用新型的一實施例中，所述載板選自ー導線架，所述電性連接部是數(shù)個引腳部。在本實用新型的一實施例中,所述柱狀凸塊選自銅柱凸塊(Cu pillar bumps)或鎳柱凸塊。在本實用新型的一實施例中,所述第一電性連接元件選自倒裝芯片(flip chip,FC)エ藝使用的錫凸塊(bumps)、金凸塊、銅柱(Cu pillar)凸塊或鎳柱凸塊。在本實用新型的一實施例中,所述第二電性連接元件選自打線(wire bonding)エ藝使用的金線、銅線、鍍鈀(Pd-coated)銅線或鋁線。在本實用新型的一實施例中，所述半導體封裝構造另包含至少ー芯片，堆疊在所述雙面電路封裝単元的第二重布線層上，且具有數(shù)個裸露的焊墊；以及數(shù)個第三電性連接元件，用以電性連接在所述芯片的焊墊及所述雙面電路封裝單元的第二重布線層的第二焊墊之間。在本實用新型的一實施例中，所述第三電性連接元件選自倒裝芯片エ藝使用的錫凸塊、金凸塊、銅柱凸塊或鎳柱凸塊。在本實用新型的一實施例中，所述雙面芯片設有所述第一表面接墊的ー第一表面電路層選自中央處理單元(CPU)、邏輯集成電路(logic 1C)、微機電系統(tǒng)(MEMS)或整合式無源元件裝置(IPD)的表面電路，但也可選自動態(tài)隨機存取記憶體(DRAM)或閃存記憶體(FLASH)的表面電路。在本實用新型的一實施例中，所述雙面芯片設有所述第二表面接墊的ー第二表面電路層選自動態(tài)隨機存取記憶體或閃存記憶體的表面電路，但也可選自中央處理單元、邏輯1C、微機電系統(tǒng)或整合式無源元件裝置的表面電路。在本實用新型的一實施例中，所述芯片選自動態(tài)隨機存取記憶體或閃存記憶體的芯片，但也可選自中央處理單元、邏輯1C、微機電系統(tǒng)或整合式無源元件裝置的芯片。在本實用新型的一實施例中，所述半導體封裝構造另包含至少ー無源元件(passive element)，所述無源元件具有至少ニ端子，所述端子電性連接到所述雙面電路封裝單元的第二重布線層的第二焊墊。再者，為達成本實用新型的前述目的，本實用新型提供另ー種半導體封裝構造，其中所述半導體封裝構造包含—載板；至少一雙面電路封裝単元，位于所述載板上，且具有、[0036]一雙面芯片，具有數(shù)個第一表面接墊及數(shù)個第二表面接墊；ー絕緣區(qū)，形成在所述雙面芯片的周邊；一第一重布線層，形成在所述雙面芯片及絕緣區(qū)的一第一表面上，并具有一第一重分布線路以電性連接所述雙面芯片的第一表面接墊，且具有數(shù)個裸露的第一焊墊，以電性連接所述載板 '及一第二重布線層，形成在所述雙面芯片及絕緣區(qū)的一第二表面上，并具有一第二重分布線路以電性連接所述雙面芯片的第二表面接墊，且具有數(shù)個裸露的第二焊墊，以電性連接所述載板；以及至少ー芯片，堆疊在所述雙面電路封裝単元的第二重布線層上，且具有數(shù)個裸露的焊墊，以電性連接所述第二重布線層的第二焊墊。

圖I是ー現(xiàn)有具堆疊芯片的封裝構造的示意圖。圖2是另ー現(xiàn)有多芯片的封裝構造的示意圖。圖3A、3B、3C及3D是本實用新型第一實施例半導體封裝構造的制造方法各步驟的示意圖。圖4是本實用新型第一實施例半導體封裝構造的示意圖。圖5是本實用新型第二實施例半導體封裝構造的示意圖。
具體實施方式
為讓本實用新型上述目的、特征及優(yōu)點更明顯易懂，下文特舉本實用新型較佳實施例，并配合附圖，作詳細說明如下。再者，本實用新型所提到的方向用語，例如「上」、「下」、「前」、「后」、「左」、「右」、「內」、「外」、「側面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本實用新型，而非用以限制本實用新型。請參照圖3A、3B、3C、3D及4所示，其概要掲示本實用新型第一實施例半導體封裝構造的制造方法各步驟的示意圖，本實用新型將于下文利用圖3A至3D及4逐一詳細說明第一實施例之上述各步驟的制造過程及其加工原理。請參照圖3A所示，本實用新型第一實施例的半導體封裝構造的制造方法首先是提供一半導體晶圓30，其中所述半導體晶圓30是以晶圓制造エ藝先在其第一表面加工形成第一表面電路層(未繪示)，接著以一保護膠帶(未繪示)保護第一表面電路層，并在一支撐框(未繪示)的支撐下進行翻面動作；隨后，再以晶圓制造エ藝在其第二表面加工形成第二表面電路層(未繪示)。如此，即可使所述半導體晶圓30具有雙面電路層，且可以預定義出數(shù)個雙面芯片31，此時的雙面芯片31仍相互鄰接，尚未進行分割單離。再者，所述半導體晶圓30例如選自ー硅晶圓，同時所述數(shù)個雙面芯片31即為數(shù)個硅芯片區(qū)，但并不限于此。請參照圖3B所示，本實用新型第一實施例的半導體封裝構造的制造方法接著是對圖3A的半導體晶圓30進行切割，以形成每個獨立単一的雙面芯片31，另外準備ー支撐框34和一保護膠帶33，但也可以使用其他等效支撐元件來替代。此時，利用機械手臂逐一吸取而將已各自獨立的雙面芯片31依序重新布置于此支撐框34的保護膠帶33上，因而形成另ー個重新布置(reconstitution)排列位置的半導體晶圓38,此時是由所述雙面芯片31的第一表面電路層朝下固定在所述保護膠帶33上，以及其第二表面電路層朝上。在切割后，每二相鄰雙面芯片31之間各預留具有ー間距32，接著對所述間距32進行注膠作業(yè)，以在所述間距32位置形成一絕緣連接區(qū)35，所述絕緣連接區(qū)35例如為ー環(huán)氧樹脂層，其材料特別是可做為電路板絕緣層或封裝膠材的環(huán)氧樹脂化合物及絕緣填充顆粒的混合物，但并不僅限于此。所述絕緣連接區(qū)35可以絕緣的連接及支撐所述數(shù)個雙面芯片31，其中所述數(shù)個雙面芯片31是概呈陣列/矩陣狀的等距排列在所述絕緣連接區(qū)32中，且所述數(shù)個雙面芯片31彼此分開不相互接觸。請參照圖3C所示，本實用新型第一實施例的半導體封裝構造的制造方法接著是使用封裝基板(或晶圓)形成表面線路的エ藝，在所述雙面芯片31及絕緣連接區(qū)32的第ニ及第一表面上分別形成數(shù)層交替堆疊的絕緣層及金屬線路層，以分別共同構成一重布線層(redistribution layer,RDL) 36。也就是,在所述數(shù)個雙面芯片31及絕緣連接區(qū)32的第二表面上形成一第二重布線層，及接著進行翻面使第一表面朝上，并撕去原來在第一表 面上的保護膠帶33及支撐框34。接著，再使用另ー組保護膠帶及支撐框改為貼附支撐所述數(shù)個雙面芯片31及絕緣連接區(qū)32的第二表面，以便在所述數(shù)個雙面芯片31及絕緣連接區(qū)32的第一表面上形成一第一重布線層。這些重布線層36的設置目的將于下文另予說明。請參照圖3C及3D所示，本實用新型第一實施例的半導體封裝構造的制造方法接著是沿所述間距32的延伸方向進行切割所述絕緣連接區(qū)32，以分離出數(shù)顆雙面電路封裝単元40，其中每ー顆雙面電路封裝単元40皆包含一雙面芯片41、一絕緣區(qū)42、一第一重布線層43及一第二重布線層44。所述雙面芯片41即相等于圖3C的雙面芯片31，且具有一第一表面電路層411及一第二表面電路層412,所述第一表面電路層411及第ニ表面電路層412分別具有數(shù)個第一表面接墊及數(shù)個第二表面接墊(未繪示)。所述雙面電路封裝單元40也可以視為是具有雙面電路的晶圓級芯片尺寸封裝體(WLCSP)。所述第一表面電路層411例如為中央處理單元(CPU)、邏輯IC (logic IC)、微機電系統(tǒng)(MEMS)或整合式無源元件裝置(IPD)的表面電路，及所述第二表面電路層412例如為動態(tài)隨機存取記憶體(DRAM)或閃存記憶體(FLASH)的表面電路，但并不限于此，例如兩者的選擇族群可以對調，或選擇形成相同的表面電路。所述絕緣區(qū)42即是圖3C的絕緣連接區(qū)32切割分離后的剰余部份，所述絕緣區(qū)42形成在所述雙面芯片41的周邊。所述第一重布線層43即是圖3C的其中一重布線層36，所述第一重布線層43形成在所述雙面芯片41及絕緣區(qū)42的一第一表面上，并具有一第一重分布線路430以電性連接所述雙面芯片41的第一表面電路層411的第一表面接墊，且具有數(shù)個裸露的第一焊墊431。相似的，所述第二重布線層44即是圖3C的另一重布線層36，所述第二重布線層44形成在所述雙面芯片41及絕緣區(qū)42的一第二表面上，并具有一第二重分布線路440以電性連接所述雙面芯片41的第二表面電路層412的第二表面接墊，且具有數(shù)個裸露的第二焊墊441。所述第一及第二重布線層43、44的設置目的在于將所述雙面芯片31的第一及第二表面電路層411、412的第一及第ニ表面接墊(未繪示)通過所述重布線層36的金屬線路向外延伸到所述絕緣區(qū)42的第一及第ニ表面上，以便使最后的裸露的第一及第ニ焊墊431、441具有適當焊墊尺寸及焊墊間距，以適合在后續(xù)應用中用于向外電性連接導線或凸塊。[0053]請參照圖3D及4所示，本實用新型第一實施例的半導體封裝構造的制造方法最后是在按照上述制造方法獲得所述雙面電路封裝単元40后，進ー步將所述雙面電路封裝單元40應用于一多芯片半導體封裝構造的封裝加工作業(yè)中。如圖4所示，在本實用新型第一實施例中，一半導體封裝構造包含至少一雙面電路封裝單元40、一封裝基板70、數(shù)條導線81、數(shù)顆第一凸塊82、至少ー芯片90、數(shù)顆第二凸塊91以及一封裝膠體80。所述雙面電路封裝単元40的數(shù)量依需求可使用ー顆或以上。所述封裝基板70用以做為ー載板，以承載所述雙面電路封裝単元40。所述封裝基板70是用于承載芯片及制作封裝體的小型多層印刷電路板，其具有數(shù)顆錫球71、數(shù)個接墊72及數(shù)根柱狀凸塊73，其中所述錫球71為所述封裝基板70的輸入/輸出部，所述接墊72為所述封裝基板70的電性連接部，所述柱狀凸塊73形成在至少一部份的所述接墊72上，例如形成在所述封裝基板70上表面周圍處的接墊72上。再者，所述封裝基板70的上表面用以承載所述雙面電路封裝単元40，并使所述第一重布線層43朝上及所述第二重布線層44朝下(或相反配置)。所述第一表面電路層411例如為中央處理單元(CPU)、邏輯ICdogic 1C)、微機電系統(tǒng)(MEMS)或整合式無源元件裝置(IPD)的表面電路，及所述第二表面電路層412例如為動態(tài)隨機存取記憶體(DRAM)或閃存記憶體(FLASH)的表面電路，但并不限于此，例如兩者的選擇族群可以依產品需求進行對調，或選擇形成相同的表面電路。同時，所述芯片90則可選自動態(tài)隨機存取記憶體或閃存記憶體的芯片，但是也可選自中央處理單元、邏輯1C、微機電系統(tǒng)或整合式無源元件裝置的芯片。所述芯片90的數(shù)量依需求可使用ー顆或以上。另外，在本實施例中，所述第一凸塊82、導線81及第三凸塊91分別做為第一、第ニ及第三電性連接元件，其中所述第一凸塊82可選自倒裝芯片(flip chip, FC)エ藝使用的錫凸塊(bumps)、金凸塊、銅柱(Cu pillar)凸塊或鎳柱凸塊。所述導線81例如可選自打線(wire bonding)エ藝使用的數(shù)條金線、銅線、鍍IE (Pd-coated)銅線或招線,所述第三凸塊82可選自倒裝芯片(flip chip,FC)エ藝使用的數(shù)個錫凸塊(bumps)、金凸塊、銅柱狀(Cu pillar)凸塊或鎳柱凸塊。在組裝時，所述第一凸塊82用以電性連接在所述雙面電路封裝單元40的第二重布線層44的焊墊441以及所述封裝基板70 (載板)的接墊72 (電性連接部)之間。所述導線81用以電性連接在所述雙面電路封裝単元40的第一重布線層43的焊墊431以及所述封裝基板70 (載板)的柱狀凸塊73的頂面之間。同時，所述第二凸塊91用以電性連接在所述雙面電路封裝単元40的第一重布線層43的焊墊431以及所述芯片90朝下的有源表面上的數(shù)個焊墊之間，因而使所述芯片90固定及堆疊在所述雙面電路封裝単元40的第一重布線層43上方。在完成電性連接后，即可利用所述封裝膠體80來包覆保護所述雙面電路封裝単元40、導線81、第一凸塊82、第二凸塊91、芯片90、封裝基板70的接墊72、柱狀凸塊73及一部份上表面等部位。如此，即可封裝成為具有所述雙面電路封裝単元40的一種多芯片半導體封裝構造。請參照圖5所示，本實用新型第二實施例的半導體封裝構造相似于本實用新型第ー實施例，并大致沿用相同于圖3D的元件名稱及圖號，但第二實施例不同于第一實施例的 差異特征在于所述第二實施例的半導體封裝構造包含至少一雙面電路封裝単元40、一導線架100、數(shù)條導線81、數(shù)顆第一凸塊82、至少ー芯片90、數(shù)顆第二凸塊91、至少ー無源元件110以及一封裝膠體80。所述雙面電路封裝単元40包含一雙面電路封裝単元41、ー絕緣區(qū)42、一第一重布線層43及一第二重布線層44，其細部構造相同于上文針對圖3D所作的說明，故于此不再另予詳細描述。本實施例與圖4的差異主要在于本實施例使用導線架100用以做為ー載板，以承載所述雙面電路封裝単元40 ；以及另外增設所述至少一無源元件110。所述導線架100具有數(shù)個引腳部101，其中本實施例所列舉的導線架100屬于四方扁平無外引腳封裝(QFN)型的導線架，其引腳部101是概呈陣列/矩陣狀的等距排列在同一平面上的多個島狀金屬墊，但所述導線架100的型式并不限于此，例如也可以如同圖2的導線架21型式。所述引腳部101即為所述導線架100的電性連接部，所述柱狀凸塊73形成在至少一部份的所述引腳部101上，例如形成在所述導線架100周圍處的引腳部101上。所述雙面電路封裝単元40的第一重布線層43朝上及所述第二重布線層44朝下(或相反配置)。所述第一表面電路層411、第二表面電路層412及芯片90的種類也與圖4的第一實施例相同，故于此不再另予詳細描述。[0057]再者，在本實施例中，所述第一凸塊82、導線81及第三凸塊91分別做為第一、第二及第三電性連接元件，其選擇族群也可參照圖4的第一實施例。在組裝時，所述第一凸塊82用以電性連接在所述雙面電路封裝単元40的第二重布線層44的焊墊441以及所述導線架100(載板)的引腳部101 (電性連接部)之間。所述導線81用以電性連接在所述雙面電路封裝単元40的第一重布線層43的焊墊431以及所述導線架100 (載板)的柱狀凸塊73的頂面之間。同時，所述第二凸塊91用以電性連接在所述雙面電路封裝単元40的第一重布線層43的焊墊431以及所述芯片90朝下的有源表面上的數(shù)個焊墊之間，因而使所述芯片90固定及堆疊在所述雙面電路封裝単元40的第一重布線層43上方。所述至少一無源元件110例如為電阻元件、電感元件或電容元件等；所述無源元件110具有至少ニ端子,所述端子亦適當?shù)暮附蛹半娦赃B接在所述雙面電路封裝単元40的第一重布線層43的焊墊431上，以堆疊在所述雙面電路封裝単元40的第一重布線層43上方，并鄰接在所述芯片90旁偵U。在完成電性連接后，即可利用所述封裝膠體80來包覆保護所述雙面電路封裝単元40、導線81、第一凸塊82、第二凸塊91、芯片90、無源元件110、封裝基板70的接墊72、柱狀凸塊73及一部份上表面等部位。如此，即可封裝成為具有所述雙面電路封裝単元40的ー種多芯片半導體封裝構造。如上所述，相較于現(xiàn)有多芯片封裝技術存在無法再進ー步提高電路布局密度的技術問題，圖3A至5的本實用新型首先制作出具有雙面電路布局及重布線層的半導體晶圓，接著再由重新布置(reconstitution)排列位置的半導體晶圓切割出晶圓級封裝(waferlevel package, WLP)的雙面電路封裝單元,并以此雙面電路封裝單元來堆疊結合其他芯片(及無源元件)，因此確實能利用雙面電路封裝單元來增加單一芯片本身的電路層數(shù)、減少封裝構造整體所需的堆疊芯片數(shù)量、提高封裝構造的整體電路布局密度，并進而使整個多芯片半導體封裝構造的體積能順利實現(xiàn)輕薄短小化。再者，本實用新型是在ー載板上以雙面電路封裝單元來堆疊結合其他芯片(及無源元件)，同時使載板設有柱狀凸塊，以便通過導線電性連接雙面電路封裝單元朝上的重布線層，由于設有柱狀凸塊，因此能大幅減少導線所需長度，進而相對減少線材用量及封裝成本。本實用新型已由上述相關實施例加以描述，然而上述實施例僅為實施本實用新型的范例。必需指出的是，已公開的實施例并未限制本實用新型的范圍。相反地，包含于權利要求書的精神及范圍的修改及均等設置均包括于本實用新型的范圍內。
權利要求1.一種半導體封裝構造，其特征在于所述半導體封裝構造包含 ー載板，具有數(shù)個電性連接部及數(shù)根柱狀凸塊，所述柱狀凸塊形成在一部份的所述電性連接部上； 至少一雙面電路封裝単元，位于所述載板上，且具有 一雙面芯片，具有數(shù)個第一表面接墊及數(shù)個第二表面接墊； ー絕緣區(qū)，形成在所述雙面芯片的周邊； 一第一重布線層，形成在所述雙面芯片及絕緣區(qū)的一第一表面上，并具有一第一重分布線路以電性連接所述雙面芯片的第一表面接墊，且具有數(shù)個的第一焊墊；及 一第二重布線層，形成在所述雙面芯片及絕緣區(qū)的一第二表面上，并具有一第二重分布線路以電性連接所述雙面芯片的第二表面接墊，且具有數(shù)個的第二焊墊； 數(shù)個第一電性連接元件，用以電性連接在所述雙面電路封裝単元的第一重布線層的第一焊墊以及所述載板的電性連接部之間；以及 數(shù)個第二電性連接元件，用以電性連接在所述雙面電路封裝単元的第二重布線層的第ニ焊墊以及所述載板的柱狀凸塊之間。
2.如權利要求I所述的半導體封裝構造，其特征在于所述雙面芯片為ー硅芯片區(qū)，所述絕緣區(qū)為ー環(huán)氧樹脂層。
3.如權利要求I所述的半導體封裝構造，其特征在于所述載板選自一封裝基板，及所述電性連接部是數(shù)個接墊；或者，所述載板選自ー導線架，及所述電性連接部是數(shù)個引腳部。
4.如權利要求I所述的半導體封裝構造，其特征在于所述柱狀凸塊選自銅柱凸塊或鎳柱凸塊。
5.如權利要求I所述的半導體封裝構造，其特征在于所述第一電性連接元件選自錫凸塊、金凸塊、銅柱凸塊或鎳柱凸塊。
6.如權利要求I所述的半導體封裝構造，其特征在于所述第二電性連接元件選自金線、銅線、鍍鈀銅線或鋁線。
7.如權利要求I所述的半導體封裝構造，其特征在于所述半導體封裝構造另包含 至少ー芯片，堆疊在所述雙面電路封裝単元的第二重布線層上，且具有數(shù)個裸露的焊墊；以及 數(shù)個第三電性連接元件，用以電性連接在所述芯片的焊墊及所述雙面電路封裝単元的第二重布線層的第二焊墊之間。
8.如權利要求I所述的半導體封裝構造，其特征在于所述芯片選自動態(tài)隨機存取記憶體、閃存記憶體、中央處理單元、邏輯1C、微機電系統(tǒng)或整合式無源元件裝置的芯片。
9.如權利要求I所述的半導體封裝構造，其特征在于所述半導體封裝構造另包含至少ー無源元件，所述無源元件具有至少ニ端子，所述端子電性連接到所述雙面電路封裝單元的第二重布線層的第二焊墊。
10.一種半導體封裝構造，其特征在于所述半導體封裝構造包含 ー載板; 至少一雙面電路封裝単元，位于所述載板上，且具有 一雙面芯片，具有數(shù)個第一表面接墊及數(shù)個第二表面接墊；ー絕緣區(qū)，形成在所述雙面芯片的周邊； 一第一重布線層，形成在所述雙面芯片及絕緣區(qū)的一第一表面上，并具有一第一重分布線路以電性連接所述雙面芯片的第一表面接墊，且具有數(shù)個裸露的第一焊墊，以電性連接所述載板 '及 一第二重布線層，形成在所述雙面芯片及絕緣區(qū)的一第二表面上，并具有一第二重分布線路以電性連接所述雙面芯片的第二表面接墊，且 具有數(shù)個裸露的第二焊墊，以電性連接所述載板；以及 至少ー芯片，堆疊在所述雙面電路封裝単元的第二重布線層上，且具有數(shù)個裸露的焊墊，以電性連接所述第二重布線層的第二焊墊。
專利摘要本實用新型公開一種半導體封裝構造，其包含一載板、至少一雙面電路封裝單元以及至少一芯片。所述雙面電路封裝單元位于所述載板上，且具有一雙面芯片、一絕緣區(qū)、一第一重布線層及一第二重布線層。所述雙面電路封裝單元具有雙面電路并能用來堆疊結合所述芯片，因此確實有利于增加單一芯片本身的電路層數(shù)、減少封裝構造整體所需的堆疊芯片數(shù)量、提高封裝構造的整體電路布局密度，并使整個封裝構造的體積能實現(xiàn)輕薄短小化。
文檔編號H01L23/522GK202394956SQ20112049808
公開日2012年8月22日 申請日期2011年12月2日 優(yōu)先權日2011年12月2日
發(fā)明者方仁廣 申請人:日月光半導體(上海)股份有限公司