專利名稱：半導(dǎo)體結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及半導(dǎo)體領(lǐng)域，更具體地涉及的是半導(dǎo)體結(jié)構(gòu)及其形成方法。
背景技術(shù)：
自從發(fā)明了集成電路，由于各種電子部件(即，晶體管、二極管、電阻器、電容器等)在集成密度上的持續(xù)改進(jìn)，半導(dǎo)體工業(yè)經(jīng)歷了持續(xù)迅速的發(fā)展。在很大程度上，這種集成密度的改進(jìn)源于最小部件尺寸的再三減小，從而允許在給定區(qū)域內(nèi)集成更多的部件。實(shí)際上，這些集成改進(jìn)實(shí)際上是二維(2D)的，在其中，集成部件所占據(jù)的體積基本上處在半導(dǎo)體晶圓的表面上。盡管光刻的重大改進(jìn)致使2D集成電路的形成得到相當(dāng)大的改進(jìn)，但對(duì)于在二維中所能夠?qū)崿F(xiàn)的密度而言仍存在物理限制。這些限制之一便是制造這些部件所需的最小尺寸。同時(shí)，置入到一個(gè)芯片中的器件越多，所需的設(shè)計(jì)就更加復(fù)雜。 為了解決上述限制，由此產(chǎn)生了三維集成電路(3D IC)。在傳統(tǒng)的3DIC形成工藝中，形成兩個(gè)晶圓，每個(gè)都包括集成電路。然后將這些晶圓與對(duì)的器件相接合。然后形成通孔來(lái)互連第一晶圓和第二晶圓上的器件。近來(lái)，越來(lái)越多地將硅通孔(TSV，也被稱作晶圓通孔)作為實(shí)現(xiàn)3DIC的方式。通常，底部晶圓與頂部晶圓相接合。這兩個(gè)晶圓都包括形成在襯底上方的集成電路。底部晶圓中的集成電路通過(guò)互連結(jié)構(gòu)與頂部晶圓中的集成電路相連接。晶圓中的集成電路進(jìn)一步通過(guò)硅通孔與外部焊盤(pán)相連接。堆疊的晶圓可以經(jīng)歷切割工藝，從而提供多個(gè)堆疊的管芯結(jié)構(gòu)。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體結(jié)構(gòu)，包括介電層，被設(shè)置在襯底上方；金屬線，被設(shè)置在所述介電層中；以及硅通孔(TSV)結(jié)構(gòu)，連續(xù)地延伸穿過(guò)所述介電層和所述襯底，其中，所述金屬線的表面與所述TSV結(jié)構(gòu)的表面基本上齊平。在該半導(dǎo)體結(jié)構(gòu)中，所述介電層的表面與所述TSV結(jié)構(gòu)的所述表面基本上齊平。在該半導(dǎo)體結(jié)構(gòu)中，進(jìn)一步包括至少一個(gè)接觸塞，電連接在所述金屬線和晶體管之間，所述晶體管被設(shè)置在所述襯底上方。在該半導(dǎo)體結(jié)構(gòu)中，所述TSV結(jié)構(gòu)在與所述至少一個(gè)接觸塞和所述金屬線之間的界面基本上齊平的區(qū)域上是連續(xù)的。在該半導(dǎo)體結(jié)構(gòu)中，所述介電層在所述TSV結(jié)構(gòu)和所述襯底之間連續(xù)地延伸。在該半導(dǎo)體結(jié)構(gòu)中，位于所述TSV結(jié)構(gòu)和所述襯底之間的所述介電層的第一部分厚于位于所述襯底上方的所述介電層的第二部分。在該半導(dǎo)體結(jié)構(gòu)中，所述半導(dǎo)體結(jié)構(gòu)是中介層，并且所述金屬線是所述中介層的再分布層(RDL)的一部分。根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體結(jié)構(gòu)，包括硅通孔(TSV)結(jié)構(gòu)，連續(xù)地延伸穿過(guò)襯底；襯墊層，在所述襯底上方以及所述TSV結(jié)構(gòu)和所述襯底之間連續(xù)地延伸，其中，所述襯墊層的表面與所述TSV結(jié)構(gòu)的表面基本上齊平；以及金屬線，被設(shè)置在所述襯墊層中。在該半導(dǎo)體結(jié)構(gòu)中，所述金屬線的表面與所述TSV結(jié)構(gòu)的所述表面基本上齊平。在該半導(dǎo)體結(jié)構(gòu)中，進(jìn)一步包括至少一個(gè)接觸塞，電連接在所述金屬線和晶體管之間，所述晶體管被設(shè)置在所述襯底上方。在該半導(dǎo)體結(jié)構(gòu)中，所述TSV結(jié)構(gòu)在與所述至少一個(gè)接觸塞和所述金屬線之間的界面基本上齊平的區(qū)域上是連續(xù)的。在該半導(dǎo)體結(jié)構(gòu)中，位于所述TSV結(jié)構(gòu)和所述襯底之間的所述襯墊層的第一部分厚于位于所述襯底上方的所述襯墊層的第二部分。在該半導(dǎo)體結(jié)構(gòu)中，所述半導(dǎo)體結(jié)構(gòu)是中介層，并且所述金屬線是所述中介層的 再分布層(RDL)的一部分。根據(jù)本發(fā)明的有一方面，提供了一種形成半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括在襯底中形成硅通孔(TSV)開(kāi)口 ；形成介電層，所述介電層在所述襯底上方連續(xù)地延伸并且延伸至所述TSV開(kāi)口中；在所述介電層上方和所述TSV開(kāi)口中形成至少一種導(dǎo)電材料；去除位于所述介電層上方的所述至少一種導(dǎo)電材料的一部分，從而在所述襯底中形成TSV結(jié)構(gòu)；在所述介電層中形成金屬線；以及去除所述襯底的一部分，使得所述TSV結(jié)構(gòu)連續(xù)地延伸穿過(guò)所述襯底和所述介電層。在該方法中，形成所述金屬線包括在所述介電層上方形成保護(hù)層；在所述保護(hù)層上方形成經(jīng)過(guò)圖案化的掩模層，所述經(jīng)過(guò)圖案化的掩模層覆蓋所述TSV結(jié)構(gòu)并且暴露出所述保護(hù)層的一部分；通過(guò)利用所述經(jīng)過(guò)圖案化的掩模層作為蝕刻掩模來(lái)去除所述保護(hù)層的所述暴露出的部分和所述介電層的一部分，從而在所述介電層中形成開(kāi)口 ；去除所述經(jīng)過(guò)圖案化的掩模層；以及在所述介電層中的所述開(kāi)口中形成所述金屬線。在該方法中，在所述介電層中的所述開(kāi)口中形成所述金屬線包括在所述保護(hù)層上方和所述介電層中的所述開(kāi)口中形成至少一種金屬材料；以及通過(guò)化學(xué)機(jī)械拋光(CMP)工藝去除位于所述介電層上方的所述至少一種金屬材料的一部分，從而在所述介電層中的所述開(kāi)口中形成所述金屬線，其中，所述TSV結(jié)構(gòu)的表面與所述金屬線的表面基本上齊平。在該方法中，提供所述保護(hù)層來(lái)防止所述TSV結(jié)構(gòu)被所述經(jīng)過(guò)圖案化的掩模層氧化。在該方法中，進(jìn)一步包括在所述襯底上方形成至少一個(gè)晶體管；以及形成至少一個(gè)接觸塞，所述接觸塞電連接在所述金屬線和所述至少一個(gè)晶體管之間，其中，所述介電層的表面與所述TSV結(jié)構(gòu)的所述表面基本上齊平。在該方法中，所述TSV結(jié)構(gòu)在與所述至少一個(gè)接觸塞和所述金屬線之間的界面基本上齊平的區(qū)域上不具有界面。


當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明。可以注意到的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件沒(méi)有被按比例繪制并且僅僅用于說(shuō)明的目的。實(shí)際上，為了清楚的討論，各個(gè)部件的數(shù)量和尺寸可以被任意增加或減少。
圖I是示例性的半導(dǎo)體結(jié)構(gòu)的示意性橫截面圖；圖2是另一個(gè)示例性半導(dǎo)體結(jié)構(gòu)的示意性橫截面圖；圖3是形成包括穿過(guò)襯底的TSV結(jié)構(gòu)的半導(dǎo)體結(jié)構(gòu)的示例性方法的流程圖；圖4A-圖4K是在各個(gè)制造階段中半導(dǎo)體結(jié)構(gòu)的示意性橫截面圖。
具體實(shí)施方式
申請(qǐng)人:已知的制造TSV結(jié)構(gòu)的方法包括在襯底上方形成層間介電(ILD)層。TSV開(kāi)口被圖案化為穿過(guò)ILD層并且進(jìn)入到襯底中。然后將氧化物襯墊和TSV金屬材料沉積在ILD層上方并且將其填充到TSV開(kāi)口中。然后令氧化物襯墊和TSV金屬材料經(jīng)歷化學(xué)機(jī)械拋光(CMP)工藝，以便去除氧化物襯墊和TSV金屬材料處在ILD層上方的部分。在CMP工藝之后，在ILD層和TSV結(jié)構(gòu)上方形成金屬層間介電I(MDl)層。然后在頂D I層中形成金屬I(mǎi)(Ml)層的金屬線或插頭，并且與TSV結(jié)構(gòu)以及ILD層中的接觸塞電連接。也就是說(shuō)，在TSV結(jié)構(gòu)和在其上所形成的金屬塞之間存在一個(gè)界面。由于工藝/技術(shù)節(jié)點(diǎn)的發(fā)展，可以增大TSV開(kāi)口的寬度。由于TSV開(kāi)口更寬，因此，在TSV開(kāi)口中沉積了更厚的氧化物襯墊。為了去除氧化物襯墊在ILD層上方的部分，CMP工藝也可以基本上去除ILD層并且損壞在其中形成的接觸塞?？梢岳斫?，以下公開(kāi)提供了多種不同實(shí)施例或?qū)嵗?，用于?shí)現(xiàn)本發(fā)明的不同特征。以下將描述組件和布置的特定實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅是實(shí)例并且不旨在限制本發(fā)明。另外，本發(fā)明可以在各個(gè)實(shí)例中重復(fù)參考符號(hào)和/或字符。這種重復(fù)用于簡(jiǎn)化和清楚，并且其本身不表示所述多個(gè)實(shí)施例和/或配置之間的關(guān)系。而且，在下面的本發(fā)明中，一個(gè)部件形成在另一個(gè)部件上、與另一個(gè)部件接觸和/或與另一個(gè)部件連接可以包括這些部件直接接觸的實(shí)施例，也可以包括可以有額外的部件形成在這些部件之間使得這些部件不直接接觸的實(shí)施例。此外，使用例如“下面的”、“上面的”、“水平的”、“垂直的”、“在...上面”、“在...下面”、“向上”、“向下”、“頂部”、“底部”等空間關(guān)系術(shù)語(yǔ)以及其衍生詞(例如，“水平地”、“向下地”、“向上地”等)，從而容易地描述如本公開(kāi)的一個(gè)部件與另一個(gè)部件的關(guān)系。這些空間關(guān)系術(shù)語(yǔ)涵蓋了包括部件的裝置的各種不同的方位。圖I是示例性的半導(dǎo)體結(jié)構(gòu)的示意性橫截面圖。在圖I中，半導(dǎo)體結(jié)構(gòu)100包括沉積在襯底101上方的介電層110。半導(dǎo)體結(jié)構(gòu)100包括沉積在介電層110中的金屬線120。硅通孔(TSV)結(jié)構(gòu)130連續(xù)地延伸穿過(guò)介電層110和襯底101。金屬線120的表面121基本上與TSV結(jié)構(gòu)130的表面131齊平。在一些實(shí)施例中，襯底101可以包括元素半導(dǎo)體，包括結(jié)晶的、多晶的或非結(jié)晶結(jié)構(gòu)的硅或鍺；化合物半導(dǎo)體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導(dǎo)體，包括 SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GaInPjP / 或 GaInAsP ;任意其他適當(dāng)?shù)牟牧?；或其組合。在至少一個(gè)實(shí)施例中，合金半導(dǎo)體襯底可以具有梯度SiGe部件，其中，Si和Ge成分的比例從該梯度SiGe部件的一個(gè)位置上的一個(gè)比例變成另一個(gè)位置上的另一個(gè)比例。在另一個(gè)實(shí)施例中，在硅襯底上方形成合金SiGe。在另一個(gè)實(shí)施例中，SiGe襯底是經(jīng)過(guò)應(yīng)變的。另外，半導(dǎo)體襯底可以是絕緣體上半導(dǎo)體諸如，絕緣體上硅(SOI)或薄膜晶體管(TFT)。在一些實(shí)例中，半導(dǎo)體襯底可以包括摻雜的外延層或埋置層。在其他實(shí)例中，化合物半導(dǎo)體襯底可以具有多層的結(jié)構(gòu)，或該襯底可以包括多層的化合物半導(dǎo)體結(jié)構(gòu)。
在一些實(shí)施例中，如圖I中所示，在襯底101中形成隔離結(jié)構(gòu)105。該隔離結(jié)構(gòu)105可以是淺溝槽隔離(STI)結(jié)構(gòu)、局部氧化硅(LOCOS)結(jié)構(gòu)和/或其任意組合。隔離結(jié)構(gòu)105可以由至少一種材料諸如，氧化硅、氮化硅、氮氧化硅、其他介電材料和/或其任意組合制成。在一些實(shí)施例中，介電層110可以由至少一種材料諸如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、低介電系數(shù)(低k)介電材料、超低k介電材料和/或其組合。在一些實(shí)施例中，介電層Iio的表面111基本上與TSV結(jié)構(gòu)130的表面131齊平。參考圖1，在一些實(shí)施例中，介電層110在TSV結(jié)構(gòu)130和襯底101之間連續(xù)地延伸。例如，介電層110可以包括部分IlOa和110b。部分IlOa可以連續(xù)地在襯底101和TSV結(jié)構(gòu)130之間延伸。部分IlOb可以在襯底101的表面IOla上方延伸。在一些實(shí)施例中，部分IlOa具有厚度T1，而部分IlOb具有厚度T2。厚度！\大于厚度Τ2。在一些實(shí)施例中，介電層110被視為襯墊層，該層連續(xù)地在襯底101上方以及在開(kāi)口(未標(biāo)記)的側(cè)壁上延 伸，在該開(kāi)口中設(shè)置有部分IlOa和TSV結(jié)構(gòu)130。參考圖1，金屬線120設(shè)置在襯底101上方。為了電連接可以對(duì)金屬線120進(jìn)行布線。在一些實(shí)施例中，金屬線120可以包括至少一種阻擋材料(barrier material)和至少一種導(dǎo)電材料(未標(biāo)記)。該至少一種阻擋材料可以包括例如，鈦、氮化鈦、鉭、氮化鉭、其他阻擋材料和/或其組合。該至少一種導(dǎo)電材料可以包括例如，鋁、銅、銅鋁、多晶硅、其他導(dǎo)電材料和/或其組合。再次參考圖1，TSV結(jié)構(gòu)130連續(xù)地延伸穿過(guò)襯底101和介電層110。在一些實(shí)施例中，TSV結(jié)構(gòu)130可以包括至少一種阻擋材料和至少一種導(dǎo)電材料(未標(biāo)記)。該至少一種阻擋材料可以包括例如，鈦、氮化鈦、鉭、氮化鉭、其他阻擋材料和/或其組合。該至少一種導(dǎo)電材料可以包括例如，鋁、銅、銅鋁、多晶硅、其他導(dǎo)電材料和/或其組合。在一些實(shí)施例中，半導(dǎo)體結(jié)構(gòu)100可以包括各種無(wú)源和有源微電子器件，諸如，電阻器、電容器、電感器、二極管、金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)、互補(bǔ)MOS(CMOS)晶體管、雙極結(jié)型晶體管(BJT)、橫向擴(kuò)散MOS (LDMOS)晶體管、大功率MOS晶體管、FinFET晶體管、其他類型的晶體管和/或其組合。例如，半導(dǎo)體結(jié)構(gòu)100包括至少一種晶體管，例如，如圖I所示設(shè)置在襯底101上方的晶體管140。該晶體管140通過(guò)至少一個(gè)接觸塞例如，接觸塞145與金屬線120電連接。接觸塞145設(shè)置在介電層133中并且穿過(guò)該介電層，該介電層設(shè)置在襯底101上方。在一些實(shí)施例中，TSV結(jié)構(gòu)130在區(qū)域132中不具有與處在接觸塞145和金屬線120之間的界面齊平的界面。在一些實(shí)施例中，介電層133可以由至少一種材料諸如，氧化硅(例如，無(wú)摻雜的硅酸鹽玻璃(USG)、硼摻雜的硅酸鹽玻璃(BSG)、磷摻雜的硅酸鹽玻璃(PSG)、硼磷摻雜的硅酸鹽玻璃(BPSG)等等)、氮氧化硅、氮化硅、低k材料和/或其組合制成。在一些實(shí)施例中，介電層133被視為層間介電(ILD)層?？梢宰⒁?，雖然圖I中僅僅示出了一個(gè)介電層133，但該應(yīng)用的范圍并不局限于此。在一些實(shí)施例中，可以在襯底101上方設(shè)置多層的介電結(jié)構(gòu)。在一些實(shí)施例中，在介電層110和133之間設(shè)置有至少一個(gè)蝕刻停止層例如，蝕刻停止層135。在一些實(shí)施例中，蝕刻停止層135可以由以下材料例如，氮、氮氧化物、碳、碳氧化物、其他的基本上具有與介電層133不同的蝕刻選擇率的介電材料和/或其組合中的至少一種制成?？梢宰⒁獾剑m然圖I中僅僅示出了一個(gè)蝕刻停止層135，但該應(yīng)用的范圍并不具局限于此。在一些實(shí)施例中，多層蝕刻停止結(jié)構(gòu)可以設(shè)置在介電層133和襯底101上方。再次參考圖1，金屬線120設(shè)置在介電層133上方。在一些實(shí)施例中，金屬線120可以被視為金屬-I (M1)層的一部分。介電層110的部分IlOb可以被視為金屬間介電I (IMDI)層?？梢宰⒁獾?，圖I中所示的結(jié)構(gòu)僅僅是示例性的，該應(yīng)用的范圍并不局限于此。在一些實(shí)施例中，金屬線120可以是金屬層例如，M2、M3、M4等中的任意一個(gè)金屬層的一部分。例如，金屬線120是M2層的一部分。至少在該實(shí)施例中，M2層的表面基本上可以與TSV結(jié)構(gòu)130的表面齊平。TSV結(jié)構(gòu)130在處在MDl上方的并且在其中形成了 M2層的區(qū)域中不具有基本上與頂Dl層和MD2層(未示出)之間的界面齊平的界面。圖2是另一個(gè)示例性的半導(dǎo)體結(jié)構(gòu)的橫截面圖。通過(guò)增加了 100的相同的參考標(biāo)號(hào)來(lái)表示圖2中的與圖I中的半導(dǎo)體結(jié)構(gòu)項(xiàng)目相同或相似的半導(dǎo)體結(jié)構(gòu)項(xiàng)目。在圖2中， 半導(dǎo)體結(jié)構(gòu)可以是中介層200。該中介層可以被配置為提供三維(3-D)封裝系統(tǒng)中的電連接。在一些實(shí)施例中，中介層200可以包括至少一個(gè)無(wú)源器件，例如，電容器、電阻器和/或電感器。在其他實(shí)施例中，中介層200基本上可以不包括任何有源器件例如，金屬氧化物半導(dǎo)體(MOS)晶體管、雙極結(jié)型晶體管(BJT)、互補(bǔ)MOS(CMOS)晶體管等。在又一個(gè)實(shí)施例中，中介層200不包括任何有源器件和無(wú)源器件?？梢詢H將中介層200配置用于提供電連接。在另外的其他實(shí)施例中，中介層200可以被視為無(wú)源中介層。參考圖2，中介層200包括設(shè)置在襯底201上方的介電層210。中介層200包括設(shè)置在介電層210中的金屬線220。硅通孔(TSV)結(jié)構(gòu)230連續(xù)地延伸穿過(guò)介電層210和襯底201。金屬線220的表面221與TSV結(jié)構(gòu)230的表面231基本上齊平。在一些實(shí)施例中，介電層210的表面211與TSV結(jié)構(gòu)230的表面231基本上齊平。在一些實(shí)施例中，介電層210可以包括部分210a和部分210b。部分210a可以設(shè)置在襯底201和TSV結(jié)構(gòu)230之間。部分210b可以設(shè)置在襯底201上方。在一些實(shí)施例中，介電層210可以被視為襯墊層，該層在襯底201上方和開(kāi)口(未標(biāo)記)的側(cè)壁上連續(xù)地延伸，在該開(kāi)口中設(shè)置有部分210a和TSV結(jié)構(gòu)230。在其他實(shí)施例中，介電層210的部分210b可以被視為再分布層(RDL)的介電材料部分。金屬線220可以被視為RDL的導(dǎo)電材料部分。圖3是形成包括穿過(guò)襯底的TSV結(jié)構(gòu)的半導(dǎo)體結(jié)構(gòu)的示例性方法的流程圖。圖4A-圖4K是在各個(gè)制造階段中半導(dǎo)體結(jié)構(gòu)的示意性橫截面圖。通過(guò)將相同標(biāo)號(hào)增加300來(lái)表示圖4A-圖4K中的與圖I中的半導(dǎo)體結(jié)構(gòu)項(xiàng)目相同或相似的半導(dǎo)體結(jié)構(gòu)項(xiàng)目?？梢岳斫猓瑸榱烁玫乩斫獗景l(fā)明方的理念，簡(jiǎn)化了圖3和圖4A-圖4K。因此，應(yīng)該注意到，可以在圖3和圖4A-4K的方法之前、期間以及之后提供附加的工藝，并且在此可以僅對(duì)一些其他工藝進(jìn)行簡(jiǎn)要地描述。參考圖3，形成半導(dǎo)體結(jié)構(gòu)的方法300包括在襯底中形成硅通孔(TSV)開(kāi)口(框310)。形成介電層，該介電層連續(xù)地在襯底上延伸并且進(jìn)入到TSV開(kāi)口中(框320)。將至少一種導(dǎo)電材料形成在介電層上方和TSV開(kāi)口中(框330)。去除處在介電層上方的至少一種導(dǎo)電材料的一部分，從而在襯底中形成TSV結(jié)構(gòu)(框340)。在介電層中形成金屬線(框350)。去除襯底的一部分，使得TSV結(jié)構(gòu)連續(xù)地延伸穿過(guò)襯底和介電層(框360) ο在一些實(shí)施例中，如圖4A所示，半導(dǎo)體結(jié)構(gòu)400包括襯底401。至少一個(gè)隔離結(jié)構(gòu)例如，隔離結(jié)構(gòu)405形成在襯底401中。至少一個(gè)晶體管例如，晶體管404形成在襯底401上方。介電層433形成在襯底401上方。至少一個(gè)接觸塞例如，接觸塞445形成在介電層433中。蝕刻停止層435形成在介電層433上方。在一些實(shí)施例中，介電層433可以具有大
約幾百埃(A )至幾千埃(人)的厚度。再次參考圖3，框310包括在襯底中形成硅通孔(TSV)開(kāi)口。例如，如圖4B所示，TSV開(kāi)口 415形成在襯底401中。在一些實(shí)施例中，形成TSV開(kāi)口 415穿過(guò)蝕刻停止層435、介電層433和隔離結(jié)構(gòu)405。在一些實(shí)施例中，TSV開(kāi)口具有大約幾微米至幾十微米(μ m) 的尺寸Φ)。在一些實(shí)施例中，可以通過(guò)在蝕刻停止層435上方形成圖案化的掩模層(未示出)來(lái)圖案化TSV開(kāi)口 415。經(jīng)過(guò)圖案化的掩模層暴露出一個(gè)區(qū)域，該區(qū)域與蝕刻停止層435、介電層433、隔離結(jié)構(gòu)405以及襯底401的將被去除的部分相應(yīng)。蝕刻工藝(例如，干式蝕刻工藝)可以通過(guò)使用經(jīng)過(guò)圖案化的掩模層作為蝕刻掩模來(lái)去除蝕刻停止層435、介電層433、隔離結(jié)構(gòu)405以及襯底401的部分，從而形成TSV開(kāi)口 415。在蝕刻處理之后，去除了經(jīng)過(guò)圖案化的掩模層。如上所述，框320 (圖3所示)包括形成介電層，該介電層在襯底上方連續(xù)地延伸并且進(jìn)入到TSV開(kāi)口中。例如，如圖4C所示，形成介電層408，并且該層在襯底401上方連續(xù)地延伸并且進(jìn)入到TSV開(kāi)口 415中。在一些實(shí)施例中，在蝕刻停止層435和介電層433上方形成介電層408的一部分。在其他實(shí)施例中，介電層408在蝕刻停止層433上方和TSV開(kāi)口 415中基本上是共形的。通過(guò)例如，化學(xué)汽相沉積(CVD)、高密度等離子CVD和/或其他適當(dāng)?shù)姆椒ㄐ纬山殡妼?08。在一些實(shí)施例中，介電層408可以被視為襯墊層。在其他實(shí)施例中，介電層408可以具有從大約幾千埃到大約幾微米的范圍內(nèi)的厚度T/。參考圖3，框330包括將至少一種導(dǎo)電材料形成在介電層上方和TSV開(kāi)口中。例如，如圖4D所示，至少一種導(dǎo)電材料428形成在介電層408上方和TSV開(kāi)口 415中。在一些實(shí)施例中，至少一種導(dǎo)電材料428可以包括阻擋金屬材料和金屬材料。在一些實(shí)施例中，阻擋金屬材料在TSV開(kāi)口 415中基本上是共形的?？梢酝ㄟ^(guò)例如，CVD、物理汽相沉積(PVD)、原子層沉積(ALD)和/或其他適當(dāng)?shù)墓に噥?lái)形成阻擋金屬材料。可以通過(guò)例如，CVD、電鍍和/或其他適當(dāng)?shù)墓に噥?lái)形成金屬材料，從而將金屬材料填充到TSV開(kāi)口 415中。參考圖3，框340包括去除處在介電層上方的至少一種導(dǎo)電材料的一部分，從而在襯底中形成TSV結(jié)構(gòu)。例如，如圖4E所示，去除工藝409去除了處在介電層408上方的至少一種導(dǎo)電材料428的一部分,從而在襯底401中形成TSV結(jié)構(gòu)430。在一些實(shí)施例中，去除工藝409可以包括化學(xué)機(jī)械拋光(CMP)工藝，干式蝕刻工藝和/或其組合。TSV結(jié)構(gòu)430在該階段中沒(méi)有形成為完全穿過(guò)襯底401。在一些實(shí)施例中，去除工藝409還可以去除與至少一種導(dǎo)電材料428鄰近的介電層408的一部分(圖4D示出)。保留下來(lái)的介電層408的部分被稱作介電層408a。至少在該實(shí)施例中，介電層408 (圖4D中示出)的厚度T/被減小到介電層408a(圖4E示出)的厚度V。參考圖3，框350包括在介電層中形成金屬線。在一些實(shí)施例中，如圖4F所示，形成金屬線可以包括在介電層408a上方形成保護(hù)層(cap layer)437 保護(hù)層437可以由至少一種材料制成，該材料與蝕刻停止層435的材料類似或相同?？梢蕴峁┪g刻停止層435來(lái)防止TSV結(jié)構(gòu)430被氧化和/或與形成在其上的圖案化的掩模層439相互作用。在一些實(shí)施例中，框350可以包括在保護(hù)層437上方形成圖案化的掩模層439。圖案化的掩模層439具有至少一個(gè)開(kāi)口例如，開(kāi)口 441，該開(kāi)口暴露出保護(hù)層437的一個(gè)部分(未標(biāo)記)。在圖4F中，圖案化的掩模層439覆蓋了 TSV結(jié)構(gòu)430。在一些實(shí)施例中，圖案化的掩模層439可以由光刻膠材料制成。在一些實(shí)施例中，如圖4G所示，框350可以包括通過(guò)使用經(jīng)過(guò)圖案化的掩模層439作為蝕刻掩模來(lái)去除保護(hù)層437的暴露的部分和介電層408a的一個(gè)部分，從而在介電層408a中形成開(kāi)口 442。在一些實(shí)施例中，蝕刻工藝也可以去除蝕刻停止層435的一部分，從而暴露出接觸塞445的頂面。 在一些實(shí)施例中，如圖4H所示，框350可以包括去除工藝去除圖案化的掩模層439。該去除工藝可以包括光阻去除工藝。如圖4H所示，在保護(hù)層437、介電層408a和蝕刻停止層435中進(jìn)行圖案化出開(kāi)口 442。在一些實(shí)施例中，框350可以包括在介電層408a中的開(kāi)口 422中形成金屬線。例如，如圖41所示，框350可以包括將至少一種金屬材料418形成在保護(hù)層437上方和開(kāi)口422中。在一些實(shí)施例中，至少一種金屬材料418可以包括阻擋金屬材料和金屬材料?？梢酝ㄟ^(guò)例如，CVD、物理汽相沉積(PVD)、原子層沉積(ALD)和/或其他適當(dāng)?shù)墓に噥?lái)形成阻擋金屬材料?？梢酝ㄟ^(guò)例如，CVD、電鍍和/或其他適當(dāng)?shù)墓に囆纬山饘俨牧希瑥亩鴮⒔饘俨牧咸畛涞介_(kāi)口 422中。在一些實(shí)施例中，框350可以包括通過(guò)化學(xué)機(jī)械拋光(CMP)工藝來(lái)去除處在介電層408a上方的至少一種金屬材料418的一部分，從而在開(kāi)口 422中形成金屬線420，其中，如圖4J所示，TSV結(jié)構(gòu)430的表面431基本上與金屬線420的表面421齊平。在一些實(shí)施例中，TSV結(jié)構(gòu)430的表面431基本上與介電層408a的表面411齊平。再次參考圖3，框360包括去除襯底和介電層的部分。例如，如圖4K所示，去除襯底401和介電層408a的底部部分，使得介電層410形成在襯底401上方并且圍繞著TSV結(jié)構(gòu)430。通過(guò)去除襯底401和介電層408a的底部部分形成TSV結(jié)構(gòu)430，該TSV結(jié)構(gòu)連續(xù)地延伸穿過(guò)襯底401和介電層410。如圖4K所示，介電層410可以包括部分410a和部分410b。部分410a可以設(shè)置在襯底401和TSV結(jié)構(gòu)430之間。部分410b可以設(shè)置在襯底401上方。在一些實(shí)施例中，部分410a厚于部分410b。如上所述，如圖4C所示，介電層408被形成為襯墊層，該層連續(xù)地在襯底上方延伸并且沿著TSV開(kāi)口 415的側(cè)壁延伸。處在蝕刻停止層435上方的介電層408的部分被用作IMD層，在該層中形成了金屬線420。在第一個(gè)示例性實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括設(shè)置在襯底上方的介電層。金屬線設(shè)置在介電層中。硅通孔(TSV)結(jié)構(gòu)連續(xù)地延伸穿過(guò)介電層和襯底。金屬線的表面基本上與TSV結(jié)構(gòu)的表面齊平。
在第二個(gè)示例性的實(shí)施例中，制造半導(dǎo)體結(jié)構(gòu)的方法包括在襯底中形成硅通孔(TSV)開(kāi)口。形成介電層，該介電層在襯底上方連續(xù)地延伸并且進(jìn)入到TSV開(kāi)口中。將至少一種導(dǎo)電材料形成在介電層上方和TSV開(kāi)口中。去除處在介電層上方的至少一種導(dǎo)電材料的一部分，從而在襯底中形成TSV結(jié)構(gòu)。金屬線形成在介電層中。去除襯底的一部分，使得TSV結(jié)構(gòu)連續(xù)地延伸穿過(guò)襯底和介電層。上面論述了若干實(shí)施例的特征，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或更改其他用于達(dá)到與這里所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的處理和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員也應(yīng)該意識(shí)到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不 背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu),包括 介電層，被設(shè)置在襯底上方； 金屬線，被設(shè)置在所述介電層中；以及 硅通孔(TSV)結(jié)構(gòu)，連續(xù)地延伸穿過(guò)所述介電層和所述襯底，其中，所述金屬線的表面與所述TSV結(jié)構(gòu)的表面基本上齊平。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體結(jié)構(gòu)，其中，所述介電層的表面與所述TSV結(jié)構(gòu)的所述表面基本上齊平，或者 進(jìn)一步包括 至少一個(gè)接觸塞，電連接在所述金屬線和晶體管之間，所述晶體管被設(shè)置在所述襯底上方，并且 其中，所述TSV結(jié)構(gòu)在與所述至少一個(gè)接觸塞和所述金屬線之間的界面基本上齊平的區(qū)域上是連續(xù)的，或者 其中，所述介電層在所述TSV結(jié)構(gòu)和所述襯底之間連續(xù)地延伸，并且其中，位于所述TSV結(jié)構(gòu)和所述襯底之間的所述介電層的第一部分厚于位于所述襯底上方的所述介電層的第二部分，或者 其中，所述半導(dǎo)體結(jié)構(gòu)是中介層，并且所述金屬線是所述中介層的再分布層(RDL)的一部分。
3.—種半導(dǎo)體結(jié)構(gòu),包括 硅通孔(TSV)結(jié)構(gòu)，連續(xù)地延伸穿過(guò)襯底； 襯墊層，在所述襯底上方以及所述TSV結(jié)構(gòu)和所述襯底之間連續(xù)地延伸，其中，所述襯墊層的表面與所述TSV結(jié)構(gòu)的表面基本上齊平；以及金屬線，被設(shè)置在所述襯墊層中。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其中，所述金屬線的表面與所述TSV結(jié)構(gòu)的所述表面基本上齊平，或者 進(jìn)一步包括 至少一個(gè)接觸塞，電連接在所述金屬線和晶體管之間，所述晶體管被設(shè)置在所述襯底上方，并且 其中，所述TSV結(jié)構(gòu)在與所述至少一個(gè)接觸塞和所述金屬線之間的界面基本上齊平的區(qū)域上是連續(xù)的，或者 其中，位于所述TSV結(jié)構(gòu)和所述襯底之間的所述襯墊層的第一部分厚于位于所述襯底上方的所述襯墊層的第二部分，或者 其中，所述半導(dǎo)體結(jié)構(gòu)是中介層，并且所述金屬線是所述中介層的再分布層(RDL)的一部分。
5.一種形成半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括 在襯底中形成硅通孔(TSV)開(kāi)口 ； 形成介電層，所述介電層在所述襯底上方連續(xù)地延伸并且延伸至所述TSV開(kāi)口中； 在所述介電層上方和所述TSV開(kāi)口中形成至少一種導(dǎo)電材料； 去除位于所述介電層上方的所述至少一種導(dǎo)電材料的一部分，從而在所述襯底中形成TSV結(jié)構(gòu)；在所述介電層中形成金屬線；以及 去除所述襯底的一部分，使得所述TSV結(jié)構(gòu)連續(xù)地延伸穿過(guò)所述襯底和所述介電層。
6.根據(jù)權(quán)利要求5所述的方法，其中，形成所述金屬線包括 在所述介電層上方形成保護(hù)層； 在所述保護(hù)層上方形成經(jīng)過(guò)圖案化的掩模層，所述經(jīng)過(guò)圖案化的掩模層覆蓋所述TSV結(jié)構(gòu)并且暴露出所述保護(hù)層的一部分； 通過(guò)利用所述經(jīng)過(guò)圖案化的掩模層作為蝕刻掩模來(lái)去除所述保護(hù)層的所述暴露出的部分和所述介電層的一部分，從而在所述介電層中形成開(kāi)口 ； 去除所述經(jīng)過(guò)圖案化的掩模層；以及在所述介電層中的所述開(kāi)口中形成所述金屬線。
7.根據(jù)權(quán)利要求6所述的方法，其中，在所述介電層中的所述開(kāi)口中形成所述金屬線包括 在所述保護(hù)層上方和所述介電層中的所述開(kāi)口中形成至少一種金屬材料；以及 通過(guò)化學(xué)機(jī)械拋光(CMP)工藝去除位于所述介電層上方的所述至少一種金屬材料的一部分，從而在所述介電層中的所述開(kāi)口中形成所述金屬線，其中，所述TSV結(jié)構(gòu)的表面與所述金屬線的表面基本上齊平。
8.根據(jù)權(quán)利要求6所述的方法，其中，提供所述保護(hù)層來(lái)防止所述TSV結(jié)構(gòu)被所述經(jīng)過(guò)圖案化的掩模層氧化。
9.根據(jù)權(quán)利要求5所述的方法，進(jìn)一步包括 在所述襯底上方形成至少一個(gè)晶體管；以及 形成至少一個(gè)接觸塞，所述接觸塞電連接在所述金屬線和所述至少一個(gè)晶體管之間，其中，所述介電層的表面與所述TSV結(jié)構(gòu)的所述表面基本上齊平。
10.根據(jù)權(quán)利要求9所述的方法，其中，所述TSV結(jié)構(gòu)在與所述至少一個(gè)接觸塞和所述金屬線之間的界面基本上齊平的區(qū)域上不具有界面。
全文摘要
一種半導(dǎo)體結(jié)構(gòu)包括設(shè)置在襯底上方的介電層。金屬線被設(shè)置在介電層中。硅通孔(TSV)結(jié)構(gòu)連續(xù)地延伸穿過(guò)介電層和襯底。金屬線的表面與TSV結(jié)構(gòu)的表面基本上齊平。本發(fā)明還提供了一種半導(dǎo)體結(jié)構(gòu)及其形成方法。
文檔編號(hào)H01L23/538GK102832200SQ201110382468
公開(kāi)日2012年12月19日 申請(qǐng)日期2011年11月24日 優(yōu)先權(quán)日2011年6月15日
發(fā)明者邱文智, 吳倉(cāng)聚, 楊固峰, 陳新瑜 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司