專利名稱：Mos晶體管及其制作方法
技術領域：
本發(fā)明涉及一種集成電路制造領域，尤其涉及一種MOS晶體管及其制作方法。
背景技術：
以前，在半導體器件中使用多晶硅柵極和多硅酸鹽柵極等作為柵極。多晶硅柵極存在以下問題因柵極損耗現(xiàn)象引起的柵極絕緣膜的有效厚度增加，因摻雜物從P+或N+多晶硅柵極滲透到襯底的現(xiàn)象和摻雜物分布變化引起的閾值電壓的變化等。利用現(xiàn)有的多晶硅的柵極還存在所謂的在寬度很細小的線上無法實現(xiàn)低電阻值的問題。為解決上述問題，現(xiàn)有技術提供一種將金屬柵極替代多晶硅柵極的解決方案。目前，制備金屬柵極的方法，常見的有如美國專利US20100109088中介紹的一種制造方法先在襯底上利用淺溝槽隔離技術定義出有源區(qū)，接著用硬掩膜定義出PFET有源區(qū)，并對pFET有源區(qū)進行刻蝕。在刻蝕區(qū)域外延生長一層SiGe，至與襯底表面平齊。去除硬掩膜，然后在襯底上形成柵材料層。圖形化處理，并形成金屬柵極堆疊。對有源區(qū)進行離子植入，并形成金屬柵極堆疊側墻(spacers),最后在襯底上形成源極和漏極。現(xiàn)有技術中還提供一種使用“后柵極”工藝形成金屬柵極的方法，以下以制作CMOS晶體管為例進行說明。 參考圖1所示，提供半導體襯底，所述半導體襯底包括NMOS晶體管區(qū)域11和PMOS晶體管區(qū)域12，所述NMOS晶體管區(qū)域11和所述PMOS晶體管區(qū)域12由淺溝槽隔離結構13進行隔離，所述NMOS晶體管區(qū)域11上依次包括第一柵介質層21、第一偽柵31和圍繞所述第一柵介質層21和第一偽柵31的第一側墻41，所述PMOS晶體管區(qū)域12上依次包括第二柵介質層22、第二偽柵32和圍繞所述第二柵介質層22和第二偽柵32的第二側墻42。參考圖2所示，在所述NMOS晶體管區(qū)域11中形成第一源區(qū)51和第一漏區(qū)61，在所述PMOS晶體管區(qū)域12中形成第二源區(qū)52和第二漏區(qū)62，且在所述半導體襯底上形成第一介質層10，所述第一介質層10的上表面與所述第一偽柵31和第二偽柵32的上表面齊平。參考圖3所示，去除所述第二偽柵32，且在所述第二柵介質層22上形成第二金屬柵極72,采用CMP (Chemical Mechanical Polishing,化學機械研磨)方法使所述第二金屬柵極72的上表面與所述第一介質層10的上表面齊平。參考圖4所示，去除所述第一偽柵31，且在所述第一柵介質層21上形成第一金屬柵極71，采用CMP方法使所述第一金屬柵極71的上表面與所述第一介質層10的上表面齊平。參考圖5所示，在所述第一介質層10、第一金屬柵極71和第二金屬柵極72上形成第二介質層20，且在所述第一源區(qū)51上形成貫穿第一介質層10和第二介質層20的第一接觸栓塞81，在所述第一金屬柵極71上形成貫穿第二介質層20的第二接觸栓塞82，在所述第一漏區(qū)61上形成貫穿第一介質層10和第二介質層20的第三接觸栓塞83，在所述第二源區(qū)52上形成貫穿第一介質層10和第二介質層20的第四接觸栓塞84，在所述第二金屬柵極72上形成貫穿第二介質層20的第五接觸栓塞85，在所述第二漏區(qū)62上形成貫穿第一介質層10和第二介質層20的第六接觸栓塞86。每個所述接觸栓塞一般依次包括鈦層、氮化鈦層和鎢層。但是在上述技術中，在形成第一金屬柵極71或第二金屬柵極72的過程中，由于需要通過CMP使得第一金屬柵極71的上表面與所述第一介質層10的上表面齊平或者使第二金屬柵極72的上表面與所述第一介質層10的上表面齊平,而第一金屬柵極71或第二金屬柵極72上表面的面積相對于第一介質層10上表面的面積較小，因此會導致第一金屬柵極71的上表面或第二金屬柵極72的上表面存在凹陷，不能與第一介質層10的上表面完全齊平，最終會影響柵極電阻值。類似地，在采用后柵極工藝制作NMOS晶體管或PMOS晶體管的金屬柵極過程中，也存在金屬柵極的上表面存在凹陷的缺陷。因此，在采用后柵極工藝制作MOS晶體管金屬柵極的過程中，如何保證金屬柵極的平整性就成為本領域技術人員亟待解決的問題。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種MOS晶體管及其制作方法，以保證金屬柵極的上表面不存在凹陷，比較平整。為了解決上述問題，本發(fā)明提供了一種MOS晶體管的制作方法，包括提供半導體襯底；在所述半導體襯底上形成偽柵電極；

在所述半導體襯底中形成源/漏區(qū)；在所述半導體襯底上形成第一介質層，所述第一介質層的上表面與所述偽柵電極的上表面齊平；去除所述偽柵電極，形成第一通孔，在所述源區(qū)對應的第一介質層中形成第二通孔，在所述漏區(qū)對應的第一介質層中形成第三通孔；分別向所述第一通孔、第二通孔和第三通孔的側壁和底部依次填充功函數(shù)金屬層和填充金屬層，形成金屬柵極、第一接觸栓塞和第二接觸栓塞，所述金屬柵極、第一接觸栓塞和第二接觸栓塞的上表面分別與所述第一介質層的上表面齊平?？蛇x地，所述MOS晶體管的制作方法還包括在所述第一介質層、金屬柵極、第一接觸栓塞和第二接觸栓塞上形成第二介質層；在所述金屬柵極、第一接觸栓塞、第二接觸栓塞對應的第二介質層中分別形成第三接觸栓塞、第四接觸栓塞和第五接觸栓塞?？蛇x地，所述MOS晶體管的制作方法還包括在形成所述偽柵電極之前，在所述半導體襯底上形成柵介質層，所述柵介質層的材料為高K介質材料?？蛇x地，所述MOS晶體管為NMOS晶體管，所述功函數(shù)金屬層包括氮化鈦層和鈦層，所述填充金屬層的材料包括鎢?？蛇x地，所述MOS晶體管為PMOS晶體管，所述功函數(shù)金屬層包括氮化鈦層，所述填充金屬層的材料包括鎢。可選地，所述MOS晶體管為CMOS晶體管，所述CMOS晶體管包括PMOS晶體管和NMOS晶體管，所述PMOS晶體管對應的功函數(shù)金屬層包括氮化鈦層，所述NMOS晶體管對應的功函數(shù)金屬層包括氮化鈦層和鈦層，所述填充金屬層的材料均包括鎢?？蛇x地，米用ALD (Atomic Layer Deposition,原子層沉積)、CVD (Chemical VaporDeposition,化學氣相沉積)或PVD (Physical Vapor Deposition,物理氣相沉積)方法形成所述氮化鈦層?？蛇x地，所述氮化鈦層的厚度范圍包括20人 150 A?？蛇x地，采用CVD或PVD方法形成所述鈦層?？蛇x地，所述鈦層的厚度范圍包括20人 100 A?？蛇x地，所述第三接觸栓塞、第四接觸栓塞或第五接觸栓塞依次包括鈦層、氮化鈦層和鎢層?？蛇x地，所述第三接觸栓塞、第四接觸栓塞或第五接觸栓塞依次包括氮化鈦層和鶴層。為了解決上述問題，本發(fā)明還提供了一種MOS晶體管，包括半導體襯底；位于所述半導體襯底中的源/漏區(qū)；位于所述半導體襯底上的金屬柵極和第一介質層，所述金屬柵極的上表面與所述第一介質層的上表面齊平，貫穿所述第一介質層且與所述源區(qū)接觸的第一接觸栓塞，貫穿所述第一介質層且與所述漏區(qū)接觸的第二接觸栓塞，所述金屬柵極、第一接觸栓塞和第二接觸栓塞包括的材料相同；位于所述第一介質層上的第二介質層，貫穿所述第二介質層且與所述金屬柵極接觸的第三接觸栓塞，貫穿所述第二介質層且與所述第一接觸栓塞接觸的第四接觸栓塞，貫穿所述第二介質層且與所述第二接觸栓塞接觸的第五接觸栓塞，所述第三接觸栓塞、第四接觸栓塞和第五接觸栓塞包括的材料相同?？蛇x地，所述金屬柵極和所述半導體襯底之間包括柵介質層，所述柵介質層的材料為高K介質材料?？蛇x地，所述MOS晶體管為NMOS晶體管，所述金屬柵極、第一接觸栓塞或第二接觸栓塞依次包括氮化鈦層、鈦層和鎢層?？蛇x地，所述MOS晶體管為PMOS晶體管，所述金屬柵極、第一接觸栓塞或第二接觸栓塞依次包括氮化鈦層和鎢層?？蛇x地，所述MOS晶體管為CMOS晶體管，所述CMOS晶體管包括PMOS晶體管和NMOS晶體管，所述NMOS晶體管對應的金屬柵極、第一接觸栓塞或第二接觸栓塞依次包括氮化鈦層、鈦層和鎢層；所述PMOS晶體管對應的金屬柵極、第一接觸栓塞或第二接觸栓塞依次包括氣化欽層和鶴層?？蛇x地，所述氮化鈦層的厚度范圍包括20人 150 A?？蛇x地，所述鈦層的厚度范圍包括20人 100 A?？蛇x地，所述第三接觸栓塞、第四接觸栓塞或第五接觸栓塞依次包括鈦層、氮化鈦層和鎢層。與現(xiàn)有技術相比，本發(fā)明的優(yōu)點在于I)在去除偽柵電極形成第 一通孔的同時，在第一介質層中形成與源區(qū)、漏區(qū)相對應的第二通孔和第三通孔，分別向所述第一通孔、第二通孔和第三通孔的側壁和底部依次填充功函數(shù)金屬層和填充金屬層，形成金屬柵極、第一接觸栓塞和第二接觸栓塞，所述金屬柵極、第一接觸栓塞和第二接觸栓塞的上表面分別與所述第一介質層的上表面齊平。在采用CMP方法使得所述金屬柵極、第一接觸栓塞和第二接觸栓塞的上表面分別與所述第一介質層的上表面齊平的過程中，由于需要研磨平整的面積(即金屬柵極的上表面、第一接觸栓塞的上表面和第二接觸栓塞的上表面面積之和)與被研磨的面積(等于第一介質層上表面、金屬柵極的上表面、第一接觸栓塞的上表面和第二接觸栓塞的上表面面積之和)之比增大，因此CMP之后，金屬柵極的上表面比較平整，基本不存在凹陷。2)可選方案中，所述MOS晶體管為NMOS晶體管，所述填充功函數(shù)金屬層依次包括氮化鈦層和鈦層，所述填充金屬層為鎢層。此時，作為功函數(shù)金屬層的氮化鈦層和鈦層可以滿足NMOS晶體管功函數(shù)的要求，而選用鎢作為填充材料又可以更容易滿足第一接觸栓塞和第二接觸栓塞的電阻要求。3)可選方案中，所述MOS晶體管為PMOS晶體管，所述填充功函數(shù)金屬層為氮化鈦層，所述填充金屬層為鎢層。此時，作為功函數(shù)金屬層的氮化鈦層可以滿足PMOS晶體管功函數(shù)的要求，而選用鎢作為填充材料又可以更容易滿足第一接觸栓塞和第二接觸栓塞的電阻要求。


圖1至圖5是現(xiàn)有技術中CMOS晶體管的制作方法的示意圖；圖6是本發(fā)明MOS晶體管的制作方法一實施方式的流程示意圖；圖7是本發(fā)明實施例一 NMOS晶體管的制作方法的流程示意圖；圖8至圖14是 本發(fā)明實施例一 NMOS晶體管的制作方法的示意圖；圖15至16是本發(fā)明實施例二 PMOS晶體管的制作方法的示意圖；圖17是本發(fā)明實施例三CMOS晶體管的制作方法的示意圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，因此本發(fā)明不受下面公開的具體實施例的限制。正如背景技術所述，現(xiàn)有技術在采用后柵極工藝制作MOS晶體管的金屬柵極過程中，由于金屬柵極的上表面面積遠小于其所在介質層的上表面面積，因此CMP之后會導致金屬柵極的上表面存在凹陷的缺陷，最終會影響柵極電阻值。為克服上述缺陷，參考圖6所示，本發(fā)明提供了一種MOS晶體管的制作方法，包括步驟SI，提供半導體襯底，在所述半導體襯底上形成偽柵電極，在所述半導體襯底中形成源/漏區(qū)；步驟S2，在所述半導體襯底上形成第一介質層，所述第一介質層的上表面與所述偽柵電極的上表面齊平；
步驟S3，去除所述偽柵電極，形成第一通孔，在所述源區(qū)對應的第一介質層中形成第二通孔，在所述漏區(qū)對應的第一介質層中形成第三通孔；步驟S4，分別向所述第一通孔、第二通孔和第三通孔的側壁和底部依次填充功函數(shù)金屬層和填充金屬層，形成金屬柵極、第一接觸栓塞和第二接觸栓塞，所述金屬柵極、第一接觸栓塞和第二接觸栓塞的上表面分別與所述第一介質層的上表面齊平。本發(fā)明在采用后柵極制作金屬柵極工藝的過程中，同時在金屬柵極所在的介質層中形成源/漏區(qū)所對應的接觸栓塞，從而在CMP過程中，增加了被研磨齊平表面的面積，保證了金屬柵極上表面的齊平。下面結合附圖進行詳細說明。實施例一參考圖1所示，本實施例提供了一種NMOS晶體管的制作方法，包括步驟S11，提供半導體襯底，在所述半導體襯底上依次形成柵介質層和偽柵電極，且在所述半導體襯底中形成源/漏區(qū)；步驟S12，在所述半導體襯底上形成第一介質層，所述第一介質層的上表面與所述偽柵電極的上表面齊平；步驟S13，去除所述偽柵電極，形成第一通孔，在所述源區(qū)對應的第一介質層中形成第二通孔，在所述漏區(qū)對應的第一介質層中形成第三通孔；步驟S14，分別向所述第一通孔、第二通孔和第三通孔的側壁和底部依次填充功函數(shù)金屬層和填充金屬層，形成金屬柵極、第一接觸栓塞和第二接觸栓塞，所述金屬柵極、第一接觸栓塞和第二接觸栓塞的上表面分別與所述第一介質層的上表面齊平；

步驟S15，在所述第一介質層、金屬柵極、第一接觸栓塞和第二接觸栓塞的上表面形成第二介質層；步驟S16，在所述金屬柵極、第一接觸栓塞和第二接觸栓塞對應的第二介質層中分別形成第三接觸栓塞、第四接觸栓塞和第五接觸栓塞。首先執(zhí)行步驟S11，參考圖8所示，提供半導體襯底110，在所述半導體襯底110上依次形成柵介質層210、偽柵電極310以及圍繞所述柵介質層210和偽柵電極310的側墻410，以所述柵介質層210、偽柵電極310和側墻410為掩模，在所述半導體襯底110中進行重摻雜離子注入，形成源區(qū)510和漏區(qū)610。在形成側墻410之前，還可以以所述柵介質層210和偽柵電極310為掩模，在所述半導體襯底110進行輕摻雜離子注入，形成源/漏延伸區(qū)，其對于本領域的技術人員是熟知的，在此不再贅述。具體地，所述半導體襯底110可以是硅襯底、鍺硅襯底或絕緣體上硅結構，或本領域技術人員公知的其他半導體材料襯底。本實施例中所述半導體襯底110為硅襯底。所述半導體襯底110中還可以包括P阱(圖中未示出)。其中，所述柵介質層210的材料可以為二氧化硅等傳統(tǒng)的柵介質材料，也可以為高K介質材料。作為優(yōu)選方案，本實施例中所述柵介質層210的材料為高K介質材料，具體如二氧化鉿、氧化鉿硅、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯硅、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化銀鈦、氧化釔、氧化招、氧化鉛鈧鉭或銀酸鉛鋅。其中，所述偽柵電極310的材料可以為多晶硅，所述側墻410的材料可以為氮化硅。接著執(zhí)行步驟S12，參考圖9所示，在所述半導體襯底110上形成第一介質層100，所述第一介質層100的上表面與所述偽柵電極310的上表面齊平。其中，所述第一介質層100可以是通過熱CVD工藝或高密度等離子體(HDP)工藝由摻雜或未摻雜的硅氧化物形成的硅氧化物包含層，例如未摻雜的硅酸鹽(USG)、摻磷硅酸鹽玻璃(PSG)或硼磷硅玻璃(BPSG)等。本實施例中所述第一介質層100為采用熱CVD方法形成的氧化硅層。接著執(zhí)行步驟S13，參考圖10所示，去除所述偽柵電極310，形成第一通孔810，在所述源區(qū)510對應的第一介質層100中形成第二通孔820，在所述漏區(qū)610對應的第一介質層100中形成第三通孔830。其中，可以先刻蝕去除所述偽柵電極310，形成第一通孔810，然后在所述第一介質層100中形成第二通孔820和第三通孔830 ;也可以先在所述第一介質層100中形成第二通孔820和第三通孔830，然后再去除所述偽柵電極310，以形成第一通孔810。形成第二通孔820或第三通孔830的方法以及去除偽柵電極310的方法對于本領域的技術人員是熟知的，在此不再贅述。接著執(zhí)行步驟S14，參考圖11所示，分別向所述第一通孔810、第二通孔820和第三通孔830的側壁和底部依次填充功函數(shù)金屬層和填充金屬層，形成金屬柵極710、第一接觸栓塞720和第二接觸栓塞730，所述金屬柵極710、第一接觸栓塞720和第二接觸栓塞730的上表面分別與所述第一介質層100的上表面齊平。所述金屬柵極710、第一接觸栓塞720和第二接觸栓塞730同時形成，其結構相同且均包括功函數(shù)金屬層和填充金屬層703。具體地，參考圖12所示，所述功函數(shù)金屬層可以包括兩層，依次包括氮化鈦(TiN)層701和位于所述氮化鈦層701上的鈦(Ti)層702。所述填充金屬層703的材料 可以為鎢。具體地，可以采用ALD (原子層沉積)、CVD (化學氣相沉積)或PVD (物理氣相沉積)方法形成所述氮化鈦層701，所述氮化鈦層701的厚度范圍可以包括20 A 150 A,如20A、40 A、65 A、100 A或 150 A等。具體地，可以采用CVD或PVD方法形成所述鈦層702，所述鈦層702的厚度范圍可以包括20 A 100 A,如20 A、50 A、80 A或 100 A等。具體地，可采用CVD方法形成所述填充金屬層703。在向所述第一通孔810、第二通孔820和第三通孔830的側壁和底部依次填充功函數(shù)金屬層和填充金屬層時，功函數(shù)金屬層和填充金屬層會同時沉積在第一介質層100上，且沉積在三個通孔中的功函數(shù)金屬層和填充金屬層的上表面也會高于第一介質層100的上表面，此時就需要通過CMP工藝將三個通孔之外的功函數(shù)金屬層和填充金屬層去除，直至所述金屬柵極710、第一接觸栓塞720和第二接觸栓塞730的上表面分別與所述第一介質層100的上表面齊平。本實施例中，由于需要研磨平整的面積(即金屬柵極710的上表面、第一接觸栓塞720的上表面和第二接觸栓塞730的上表面面積之和)與被研磨的面積(等于第一介質層100上表面、金屬柵極710的上表面、第一接觸栓塞720的上表面和第二接觸栓塞730的上表面面積之和)之比增大，因此CMP之后，金屬柵極710的上表面比較平整，基本不存在凹陷，最終保證了金屬柵極710的阻值穩(wěn)定。
接著執(zhí)行步驟S15，參考圖13所示，在所述第一介質層100、金屬柵極710、第一接觸栓塞720和第二接觸栓塞730的上表面形成第二介質層200。具體地，所述第二介質層200可以是通過熱CVD工藝或高密度等離子體(HDP)工藝由摻雜或未摻雜的硅氧化物形成的硅氧化物包含層，例如未摻雜的硅酸鹽、摻磷硅酸鹽玻璃或硼磷硅玻璃等。所述第一介質層100與所述第二介質層200的材料可以相同，也可以不同。本實施例中所述第二介質層200為采用熱CVD方法形成的氧化硅層。接著執(zhí)行步驟S16，參考圖14所示，在所述金屬柵極710、第一接觸栓塞720和第二接觸栓塞730對應的第二介質層200中分別形成第三接觸栓塞910、第四接觸栓塞920和第五接觸栓塞930。具體地，先在所述金屬柵極710、第一接觸栓塞720和第二接觸栓塞730對應的第二介質層中分別形成三個通孔，然后在所述三個通孔的底部和側壁中依次填充鈦、氮化鈦和鎢，形成第三接觸栓塞910、第四接觸栓塞920和第五接觸栓塞930，再通過CMP工藝使得所述第三接觸栓塞910、第四接觸栓塞920和第五接觸栓塞930的上表面與所述第二介質層200的上表面齊平。本實施例中所述第三接觸栓塞910、第四接觸栓塞920和第五接觸栓塞930的具體結構可以依次包括鈦層、氮化鈦層和鎢層。至此得到圖14所示的NMOS晶體管。本實施例中作為功函數(shù)金 屬層的氮化鈦和鈦層可以滿足NMOS晶體管功函數(shù)的要求，而選用鎢作為填充材料又可以更容易滿足第一接觸栓塞720和第二接觸栓塞730的電阻要求。需要說明的是，在本發(fā)明的其他實施例中，所述金屬柵極710、第一接觸栓塞720和第二接觸栓塞730還可以采用其他結構，所述第三接觸栓塞910、第四接觸栓塞920和第五接觸栓塞930也可以采用其他結構(如所述第三接觸栓塞910、第四接觸栓塞920或第五接觸栓塞930可以僅包括氮化鈦層和鎢層)，其都不脫離本發(fā)明的精神。實施例二本實施例提供了一種PMOS晶體管的制作方法，包括提供半導體襯底；在所述半導體襯底上依次形成柵介質層、偽柵電極和圍繞所述柵介質層和偽柵電極的側墻；以所述柵介質層、偽柵電極和側墻為掩模，在所述半導體襯底中形成源/漏區(qū)；在所述半導體襯底上形成第一介質層，所述第一介質層的上表面與所述偽柵電極的上表面齊平；去除所述偽柵電極，形成第一通孔，在所述源區(qū)對應的第一介質層中形成第二通孔，在所述漏區(qū)對應的第一介質層中形成第三通孔；分別向所述第一通孔、第二通孔和第三通孔的側壁和底部依次填充功函數(shù)金屬層和填充金屬層，形成金屬柵極、第一接觸栓塞和第二接觸栓塞，所述金屬柵極、第一接觸栓塞和第二接觸栓塞的上表面分別與所述第一介質層的上表面齊平；在所述第一介質層、金屬柵極、第一接觸栓塞和第二接觸栓塞的上表面形成第二介質層；在所述金屬柵極、第一接觸栓塞和第二接觸栓塞對應的第二介質層中分別形成第三接觸栓塞、第四接觸栓塞和第五接觸栓塞。至此,得到圖15所示的PMOS晶體管,包括半導體襯底120，位于所述半導體襯底120中的源區(qū)520和漏區(qū)620 ；位于所述半導體襯底120上的柵介質層220，位于所述柵介質層220上的金屬柵極740，位于所述半導體襯底120上且圍繞所述柵介質層220和金屬柵極740的側墻420，位于所述半導體襯底120上的第一介質層100，位于所述第一介質層100中且對應所述源區(qū)520和漏區(qū)620的第一接觸栓塞750和第二接觸栓塞760，所述金屬柵極740的上表面、第一介質層100的上表面、第一接觸栓塞750的上表面和第二接觸栓塞760的上表面均齊平；位于所述第一介質層100上的第二介質層200，位于所述金屬柵極740上的第三接觸栓塞940，位于所述第一接觸栓塞750上的第四接觸栓塞950，位于所述第二接觸栓塞760上的第五接觸栓塞960，所述第二介質層200的上表面、第三接觸栓塞940、所述第四接觸栓塞950的上表面和第五接觸栓塞960的上表面齊平。本實施例中所述金屬柵極740、第一金屬栓塞750和第二金屬栓塞760同時形成，且其結構相同；所述第三接觸栓塞940、第四接觸栓塞950和第五接觸栓塞960同時形成，且其結構相同。

與實施例一相比，參考圖16不,本實施例中所述金屬柵極740、第一金屬栓塞750和第二金屬栓塞760的結構均包括氮化鈦層701 (即功函數(shù)金屬層)和鎢層703 (即填充金屬層)，而所述第三接觸栓塞940、第四接觸栓塞950和第五接觸栓塞960的結構則與實施例一相同。本實施例同樣是在形成金屬柵極時，同時在源/漏區(qū)上形成了第一通孔和第二通孔，從而在CMP過程中，增加了需要研磨平整的面積(即金屬柵極740的上表面、第一接觸栓塞750的上表面和第二接觸栓塞760的上表面面積之和)與被研磨的面積(等于第一介質層100上表面、金屬柵極740的上表面、第一接觸栓塞750的上表面和第二接觸栓塞760的上表面面積之和)之比，因此CMP之后，金屬柵極740的上表面比較平整，基本不存在凹陷，最終保證了金屬柵極740的阻值穩(wěn)定。本實施例中作為功函數(shù)金屬層的氮化鈦可以滿足PMOS晶體管功函數(shù)的要求，而選用鎢作為填充材料又可以更容易滿足第一接觸栓塞750和第二接觸栓塞760的電阻要求。需要說明的是，在本發(fā)明的其他實施例中，所述金屬柵極740、第一接觸栓塞750和第二接觸栓塞760還可以采用其他結構，所述第三接觸栓塞940、第四接觸栓塞950和第五接觸栓塞960也可以采用其他結構，其都不脫離本發(fā)明的精神。實施例三本實施例提供了一種CMOS晶體管的制作方法，包括提供半導體襯底，所述半導體襯底包括PMOS晶體管區(qū)域和NMOS晶體管區(qū)域，在所述NMOS晶體管區(qū)域上依次形成第一柵介質層和第一偽柵電極，且在所述NMOS晶體管區(qū)域中形成第一源/漏區(qū)；在所述PMOS晶體管區(qū)域上依次形成第二柵介質層和第二偽柵電極，且在所述PMOS晶體管區(qū)域中形成第二源/漏區(qū)。形成包括偽柵電極的CMOS晶體管對于本領域的技術人員是熟知的，在此不再贅述。在所述半導體襯底上形成第一介質層，所述第一介質層的上表面、所述第一偽柵電極的上表面和第二偽柵電極的上表面齊平。去除所述第一偽柵電極，形成第一通孔，在所述第一源區(qū)對應的第一介質層中形成第二通孔，在所述第一漏區(qū)對應的第一介質層中形成第三通孔。分別向所述第一通孔、第二通孔和第三通孔的側壁和底部依次填充第一功函數(shù)金屬層和第一填充金屬層，形成第一金屬柵極、第一接觸栓塞和第二接觸栓塞，所述第一金屬柵極、第一接觸栓塞和第二接觸栓塞的上表面分別與所述第一介質層的上表面齊平。去除所述第二偽柵電極，形成第四通孔，在所述第二源區(qū)對應的第一介質層中形成第五通孔，在所述第二漏區(qū)對應的第一介質層中形成第六通孔。分別向所述第四通孔、第五通孔和第六通孔的側壁和底部依次填充第二功函數(shù)金屬層和第二填充金屬層，形成第二金屬柵極、第三接觸栓塞和第四接觸栓塞，所述第二金屬柵極、第三接觸栓塞和第四接觸栓塞的上表面分別與所述第一介質層的上表面齊平。在所述第一介質層、第一金屬柵極、第二金屬柵極、第一接觸栓塞、第二接觸栓塞、第三接觸栓塞和第四接觸栓塞的上表面形成第二介質層。在第一金屬柵極、第二金屬柵極、第一接觸栓塞、第二接觸栓塞、第三接觸栓塞和第四接觸栓塞對應的第二介質層中分別形成第五接觸栓塞、第六接觸栓塞、第七接觸栓塞、第八接觸栓塞、第九接觸栓塞和第十接觸栓塞。至此，得到圖17所示的CMOS晶體管，包括PM0S晶體管和NMOS晶體管，其中所述NMOS晶體管包括NM0S晶體管區(qū)域110';位于所述NMOS晶體管區(qū)域110'中的第一源區(qū)510'和第一漏區(qū)610';位于所述NMOS晶體管區(qū)域110'上的第一柵介質層210'，位于所述第一柵介質層210'上的第一金屬柵極710'，位于所述NMOS晶體管區(qū)域110'上且圍繞所述第一柵介質層210'和第一金屬柵極710'的第一側墻410'，位于所述NMOS晶體管區(qū)域110'上的第一介質層100'，位于所述第一介質層100'中且對應所述第一源區(qū)510'和第一漏區(qū)610'的第一接觸栓塞720'和第二接觸栓塞730'，所述第一金屬柵極710'的上表面、第一介質層100'的上表面、第一接觸栓塞720'的上表面和第二接觸栓塞730'的上表面均齊平；位于所述第一介質層100'上的第二介質層200'，位于所述第一金屬柵極710'上的第五接觸栓塞910'，位于所述第一接觸栓塞720'上的第六接觸栓塞920'，位于所述第二接觸栓塞730'上的第七接觸栓塞930'，所述第二介質層200'的上表面、第五接觸栓塞910'、所述第六接觸栓塞920'的上表面和第七接觸栓塞930'的上表面齊平；所述PMOS晶體管包括PM0S晶體管區(qū)域120'，所述NMOS晶體管區(qū)域110!和所述PMOS晶體管區(qū)域120'可以通過一個淺溝槽隔離結構130'進行隔離；位于所述PMOS晶體管區(qū)域120'中的第二源區(qū)520'和第二漏區(qū)620';位于所述PMOS晶體管區(qū)域120'上的第二柵介質層220'，位于所述第二柵介質層220'上的第二金屬柵極740'，位于所述PMOS晶體管區(qū)域120'上且圍繞所述第二柵介質層220'和第二金屬柵極740'的第二側墻420'，位于所述PMOS晶體管區(qū)域120'上的第一介質層100'，位于所述第一介質層100'中且對應所述第二源區(qū)520'和第二漏區(qū)620'的第三接觸栓塞750'和第四接觸栓塞760'，所述第二金屬柵極740'的上表面、第一介質層100'的上表面、第三接觸栓塞750'的上表面和第四接觸栓塞760'的上表面均齊平；位于所述第一介質層100'上的第二介質層200'，位于所述第二金屬柵極740'上的第八接觸栓塞940'，位于所述第三接觸栓塞750'上的第九接觸栓塞950'，位于所述第四接觸栓塞760'上的第十接觸栓塞960/，所述第二介質層200'的上表面、第八接觸栓塞940'、所述第九接觸栓塞950'的上表面和第十接觸栓塞960'的上表面齊平。其中，NMOS晶體管的制作方法可參考實施例一，PMOS晶體管的制作方法可參考實施例二，在此不再贅述。本實施例可以同時保證PMOS晶體管的柵極阻值穩(wěn)定以及NMOS晶體管的柵極阻值穩(wěn)定。相應的，本發(fā)明還提供了一種MOS晶體管，包括半導體襯底；位于所述半導體襯底中的源/漏區(qū)；位于所述半導體襯底上的金屬柵極和第一介質層，所述金屬柵極的上表面與所述第一介質層的上表面齊平，貫穿所述第一介質層且與所述源區(qū)接觸的第一接觸栓塞，貫穿所述第一介質層且與所述漏區(qū)接觸的第二接觸栓塞；位于所述第一介質層上的第二介質層，貫穿所述第二介質層且與所述金屬柵極接觸的第三接觸栓塞，貫穿所述 第二介質層且與所述第一接觸栓塞接觸的第四接觸栓塞，貫穿所述第二介質層且與所述第二接觸栓塞接觸的第五接觸栓塞；所述金屬柵極、第一接觸栓塞和第二接觸栓塞包括的材料相同，所述第三接觸栓塞、第四接觸栓塞和第五接觸栓塞包括的材料相同。其中，所述金屬柵極和所述半導體襯底之間可以包括柵介質層。優(yōu)選地，所述柵介質層的材料為高K介質材料。所述MOS晶體管可以為NMOS晶體管，此時，所述金屬柵極、第一接觸栓塞或第二接觸栓塞可以依次包括氮化鈦層、鈦層和鎢層。具體可參考實施例一，在此不再贅述。所述MOS晶體管也可以為PMOS晶體管，此時，所述金屬柵極、第一接觸栓塞或第二接觸栓塞依次包括氮化鈦層和鎢層。具體可參考實施例二，在此不再贅述。所述MOS晶體管還可以為包括上述PMOS晶體管和NMOS晶體管的CMOS晶體管。具體可參考實施例三，在此不再贅述。本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定權利要求，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改，因此本發(fā)明的保護范圍應當以本發(fā)明權利要求所界定的范圍為準。
權利要求
1.一種MOS晶體管的制作方法，其特征在于，包括 提供半導體襯底； 在所述半導體襯底上形成偽柵電極； 在所述半導體襯底中形成源/漏區(qū)； 在所述半導體襯底上形成第一介質層，所述第一介質層的上表面與所述偽柵電極的上表面齊平； 去除所述偽柵電極，形成第一通孔，在所述源區(qū)對應的第一介質層中形成第二通孔，在所述漏區(qū)對應的第一介質層中形成第三通孔； 分別向所述第一通孔、第二通孔和第三通孔的側壁和底部依次填充功函數(shù)金屬層和填充金屬層，形成金屬柵極、第一接觸栓塞和第二接觸栓塞，所述金屬柵極、第一接觸栓塞和第二接觸栓塞的上表面分別與所述第一介質層的上表面齊平。
2.如權利要求1所述的MOS晶體管的制作方法，其特征在于，所述MOS晶體管的制作方法還包括在所述第一介質層、金屬柵極、第一接觸栓塞和第二接觸栓塞上形成第二介質層；在所述金屬柵極、第一接觸栓塞、第二接觸栓塞對應的第二介質層中分別形成第三接觸栓塞、第四接觸栓塞和第五接觸栓塞。
3.如權利要求1所述的MOS晶體管的制作方法，其特征在于，還包括在形成所述偽柵電極之前，在所述半導體襯底上形成柵介質層，所述柵介質層的材料為高K介質材料。
4.如權利要求1所述的MOS晶體管的制作方法，其特征在于，所述MOS晶體管為NMOS晶體管，所述功函數(shù)金屬層包括氮化鈦層和鈦層，所述填充金屬層的材料包括鎢。
5.如權利要求1所述的MOS晶體管的制作方法，其特征在于，所述MOS晶體管為PMOS晶體管，所述功函數(shù)金屬層包括氮化鈦層，所述填充金屬層的材料包括鎢。
6.如權利要求1所述的MOS晶體管的制作方法，其特征在于，所述MOS晶體管為CMOS晶體管，所述CMOS晶體管包括PMOS晶體管和NMOS晶體管，所述PMOS晶體管對應的功函數(shù)金屬層包括氮化鈦層，所述NMOS晶體管對應的功函數(shù)金屬層包括氮化鈦層和鈦層，所述填充金屬層的材料均包括鎢。
7.如權利要求4或5所述的MOS晶體管的制作方法，其特征在于，采用ALD、CVD或PVD方法形成所述氮化鈦層。
8.如權利要求7所述的MOS晶體管的制作方法，其特征在于，所述氮化鈦層的厚度范圍包括20人 150 A。
9.如權利要求4所述的MOS晶體管的制作方法，其特征在于，采用CVD或PVD方法形成所述鈦層。
10.如權利要求9所述的MOS晶體管的制作方法，其特征在于，所述鈦層的厚度范圍包括20A 100 A。
11.如權利要求2所述的MOS晶體管的制作方法，其特征在于，所述第三接觸栓塞、第四接觸栓塞或第五接觸栓塞依次包括鈦層、氮化鈦層和鎢層。
12.如權利要求2所述的MOS晶體管的制作方法，其特征在于，所述第三接觸栓塞、第四接觸栓塞或第五接觸栓塞依次包括氮化鈦層和鎢層。
13.—種MOS晶體管，包括 半導體襯底；位于所述半導體襯底中的源/漏區(qū)； 位于所述半導體襯底上的金屬柵極和第一介質層，所述金屬柵極的上表面與所述第一介質層的上表面齊平，貫穿所述第一介質層且與所述源區(qū)接觸的第一接觸栓塞，貫穿所述第一介質層且與所述漏區(qū)接觸的第二接觸栓塞； 位于所述第一介質層上的第二介質層，貫穿所述第二介質層且與所述金屬柵極接觸的第三接觸栓塞，貫穿所述第二介質層且與所述第一接觸栓塞接觸的第四接觸栓塞，貫穿所述第二介質層且與所述第二接觸栓塞接觸的第五接觸栓塞； 其特征在于，所述金屬柵極、第一接觸栓塞和第二接觸栓塞包括的材料相同，所述第三接觸栓塞、第四接觸栓塞和第五接觸栓塞包括的材料相同。
14.如權利要求13所述的MOS晶體管，其特征在于，所述金屬柵極和所述半導體襯底之間包括柵介質層，所述柵介質層的材料為高K介質材料。
15.如權利要求13所述的MOS晶體管，其特征在于，所述MOS晶體管為NMOS晶體管，所述金屬柵極、第一接觸栓塞或第二接觸栓塞依次包括氮化鈦層、鈦層和鎢層。
16.如權利要求13所述的MOS晶體管，其特征在于，所述MOS晶體管為PMOS晶體管，所述金屬柵極、第一接觸栓塞或第二接觸栓塞依次包括氮化鈦層和鎢層。
17.如權利要求13所述的MOS晶體管，其特征在于，所述MOS晶體管為CMOS晶體管，所述CMOS晶體管包括PMOS晶體管和NMOS晶體管，所述NMOS晶體管對應的金屬柵極、第一接觸栓塞或第二接觸栓塞依次包括氮化鈦層、鈦層和鎢層；所述PMOS晶體管對應的金屬柵極、第一接觸栓塞或第二接觸栓塞依次包括氮化鈦層和鎢層。
18.如權利要求15或16所述的MOS晶體管，其特征在于，所述氮化鈦層的厚度范圍包括:20A 150 A。
19.如權利要求15所述的MOS晶體管，其特征在于，所述鈦層的厚度范圍包括20A-100 A。
20.如權利要求13所述的MOS晶體管，其特征在于，所述第三接觸栓塞、第四接觸栓塞或第五接觸栓塞依次包括鈦層、氮化鈦層和鎢層。
全文摘要
一種MOS晶體管及其制作方法。所述制作方法包括提供半導體襯底；在所述半導體襯底上形成偽柵電極；在所述半導體襯底中形成源/漏區(qū)；在所述半導體襯底上形成第一介質層，所述第一介質層的上表面與所述偽柵電極的上表面齊平；去除所述偽柵電極，形成第一通孔，在所述源區(qū)對應的第一介質層中形成第二通孔，在所述漏區(qū)對應的第一介質層中形成第三通孔；分別向所述第一通孔、第二通孔和第三通孔的側壁和底部依次填充功函數(shù)金屬層和填充金屬層，形成金屬柵極、第一接觸栓塞和第二接觸栓塞，所述金屬柵極、第一接觸栓塞和第二接觸栓塞的上表面分別與所述第一介質層的上表面齊平。本發(fā)明可以使金屬柵極的上表面不存在凹陷，比較平整。
文檔編號H01L29/78GK103066010SQ20111031901
公開日2013年4月24日 申請日期2011年10月19日 優(yōu)先權日2011年10月19日
發(fā)明者平延磊 申請人:中芯國際集成電路制造(上海)有限公司