專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及一種半導體器件及其制造方法，并且還涉及一種環(huán)繞式柵極晶體管 (Surrounding Gate Transistor, SGT)及其制造方法。
背景技術：
半導體集成電路中，尤以使用MOS (Metal Oxide Semiconductor，金屬氧化物半導體)晶體管的集成電路已朝高集成化邁進。隨著半導體集成電路的高集成化，集成電路中所使用的MOS晶體管，其微細化也進展至納米(nano)領域。然而，當MOS晶體管的微細化進展時，泄漏(leak)電流的抑制會變得困難。此外，也有為了確保MOS晶體管的動作所需的電流量而無法縮小電路的占有面積的問題。為了解決此種問題，乃提出一種將源極、柵極、漏極相對于襯底呈垂直方向配置，由柵極包圍柱狀半導體層的構(gòu)造的環(huán)繞式柵極晶體管(參照例如日本特開平2-71556號)。在MOS晶體管中，已知有在成為柵極電極、源極及漏極的高濃度硅層，形成由金屬與硅的化合物所形成的化合物層。通過在高濃度硅層上形成厚的金屬硅化合物層，可使高濃度硅層更為低電阻化。在SGT中，也通過在成為柵極電極、源極及漏極的高濃度硅層上形成厚的金屬硅化合物層，可使成為柵極電極、源極、漏極的高濃度硅層更為低電阻化。然而，當在柱狀硅層上部的高濃度硅層上形成厚的金屬硅化合物層時，會有金屬硅化合物層形成為釘齒(spike)狀的可能。當金屬硅化合物層形成為釘齒狀時，該釘齒狀金屬硅化合物層不僅會到達形成于柱狀硅層上部的高濃度硅層，還會到達該高濃度硅層下的溝道(channel)部。由此，SGT即難以作為晶體管而動作。上述現(xiàn)象可通過將形成于柱狀硅層上部的高濃度硅層增厚來避免。換言之，只要將高濃度硅層形成較形成為釘齒狀的金屬硅化合物層為厚即可。然而，由于高濃度硅層的電阻與其長度成比例，因此當將形成于柱狀硅層上部的高濃度硅層增厚時，高濃度硅層的電阻就會增加。因此，難以達到高濃度硅層的低電阻化。此外，在柱狀硅層上部的高濃度硅層上形成金屬硅化合物層時，所形成的金屬硅化合物層的厚度會有隨著柱狀硅層的直徑變小而增厚的現(xiàn)象。當柱狀硅層的直徑變小，且形成于柱狀硅層上的金屬硅化合物層的厚度變厚時，會在形成于柱狀硅層的上部的高濃度硅層與溝道部的接合部分，形成金屬硅化合物層。此即成為泄漏電流的原因。上述現(xiàn)象可通過將形成于柱狀硅層上部的高濃度硅層增厚來避免。換言之，只要將高濃度硅層形成較隨著柱狀硅層的直徑變小而變厚的金屬硅化合物層還厚即可。然而， 如上所述，由于高濃度硅層的電阻與其長度成比例，因此當將形成于柱狀硅層上部的高濃度硅層增厚時，高濃度硅層的電阻即增加，而使低電阻化變得困難。

發(fā)明內(nèi)容
(發(fā)明所欲解決的問題)通常，在MOS晶體管中，形成于成為柵極電極、源極及漏極的高濃度硅層上的金屬硅化合物層，硅在相同步驟中形成。與MOS晶體管相同，在SGT中，形成于成為柵極電極、源極及漏極的高濃度硅層上的金屬硅化合物層，也在相同步驟中形成。因此，在SGT中，于成為柵極電極、源極及漏極的高濃度硅層的任一層形成厚的金屬硅化合物層時，會在成為柵極電極、源極及漏極的高濃度硅層所有層形成金屬硅化合物層。如上所述，在柱狀半導體層上形成金屬硅化合物層時，金屬硅化合物層形成為釘齒狀。因此，需將形成于柱狀硅層上部的高濃度硅層形成較厚，以避免該釘齒狀金屬硅化合物層到達溝道區(qū)域。結(jié)果，該高濃度硅層的電阻就會增大。在SGT的柵極電極中，大多以與形成該柵極電極的材質(zhì)相同材質(zhì)來進行柵極配線。因此，通過在柵極電極及柵極配線形成金屬硅化合物層為較厚，使柵極電極及柵極配線為低電阻化。借此，可達成SGT的高速動作。此外，在SGT中，也大多使用配置于柱狀硅層下的平面狀硅層來進行配線。因此，通過在與該平面狀硅層相同層形成金屬硅化合物層為較厚以與該平面狀硅層一體化，使平面狀硅層為低電阻化，可達成SGT的高速動作。另一方面，由于SGT的柱狀硅層上部的高濃度硅層與接觸部(contact)直接連接， 因此難以在該柱狀硅層上部的高濃度硅層進行配線。因此，金屬硅化合物層會形成于接觸部與高濃度硅層之間。由于電流流通于該金屬硅化合物層的厚度方向，因此柱狀硅層上部的高濃度硅層與金屬硅化合物層的厚度對應而低電阻化。如前所述，為了在柱狀硅層上部形成金屬硅化合物層為較厚，只有將形成于柱狀硅層上部的高濃度硅層形成為較厚。然而，由于高濃度硅層的電阻與其長度成比例，因此當將高濃度硅層增厚時，高濃度硅層的電阻會增大。結(jié)果，難以達成高濃度硅層的低電阻化。此外，與MOS晶體管相同，會有隨著SGT的微細化，在多層配線間產(chǎn)生寄生電容，因而使得晶體管的動作速度降低的問題。(解決問題的手段)本發(fā)明有鑒于上述問題而研發(fā)，其目的在提供一種具有良好特性而且實現(xiàn)微細化的半導體器件及其制造方法。為了達成上述目的，本發(fā)明的第1實施例的半導體器件的特征為具備第1平面狀半導體層；第1柱狀半導體層，形成于該第1平面狀半導體層上；第1高濃度半導體層，形成于該第1柱狀半導體層的下部區(qū)域與所述第1平面狀半導體層；第2高濃度半導體層，與所述第1高濃度半導體層相同導電型，形成于所述第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍該第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側(cè)壁；第1柵極電極，以包圍該第1柵極絕緣膜的方式形成于該第1柵極絕緣膜上；第1絕緣膜，形成于該第1柵極電極與所述第1平面狀半導體層之間；
第1絕緣膜邊壁(side wall)，與所述第1柵極電極的上表面及所述第1柱狀半導體層的上部側(cè)壁相接，且以包圍該第1柱狀半導體層的所述上部區(qū)域的方式形成；第2金屬半導體化合物層，以與所述第1高濃度半導體層相接的方式形成于與所述第1平面狀半導體層相同的層；及第1接觸部，形成于所述第2高濃度半導體層上；所述第1接觸部與所述第2高濃度半導體層直接連接；所述第1柵極電極具備第1金屬半導體化合物層。優(yōu)選為還具備形成于所述第1接觸部與所述第2高濃度半導體層之間的第5金屬半導體化合物層；該第5金屬半導體化合物層的金屬為與所述第1金屬半導體化合物層的金屬及所述第2金屬半導體化合物層的金屬不同種類的金屬。優(yōu)選為所述第1柵極電極還具備形成于所述第1柵極絕緣膜與所述第1金屬半導體化合物層之間的第1金屬膜。為了達成上述目的，本發(fā)明的第2實施例的半導體器件具備第1晶體管與第2晶體管；該第1晶體管具備第1平面狀半導體層；第1柱狀半導體層，形成于該第1平面狀半導體層上；第2導電型第1高濃度半導體層，形成于該第1柱狀半導體層的下部區(qū)域與所述第1平面狀半導體層；第2導電型第2高濃度半導體層，形成于所述第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍該第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側(cè)壁；第1柵極電極，以包圍該第1柵極絕緣膜的方式形成于該第1柵極絕緣膜上；第1絕緣膜，形成于該第1柵極電極與所述第1平面狀半導體層之間；第1絕緣膜邊壁，與所述第1柵極電極的上表面及所述第1柱狀半導體層的上部側(cè)壁相接，且以包圍該第1柱狀半導體層的所述上部區(qū)域的方式形成；第2金屬半導體化合物層，以與所述第1高濃度半導體層相接的方式形成于與所述第1平面狀半導體層相同的層；及第1接觸部，形成于所述第2高濃度半導體層上；所述第2晶體管具備第2平面狀半導體層；第2柱狀半導體層，形成于該第2平面狀半導體層上；第1導電型第3高濃度半導體層，形成于該第2柱狀半導體層的下部區(qū)域與所述第2平面狀半導體層；第1導電型第4高濃度半導體層，形成于所述第2柱狀半導體層的上部區(qū)域；第2柵極絕緣膜，以包圍該第2柱狀半導體層的方式形成于所述第3高濃度半導體層與所述第4高濃度半導體層之間的所述第2柱狀半導體層的側(cè)壁；第2柵極電極，以包圍該第2柵極絕緣膜的方式形成于該第2柵極絕緣膜上；
第2絕緣膜，形成于該第2柵極電極與所述第2平面狀半導體層之間；第2絕緣膜邊壁，與所述第2柵極電極的上表面及所述第2柱狀半導體層的上部側(cè)壁相接，且以包圍該第2柱狀半導體層的所述上部區(qū)域的方式形成；第4金屬半導體化合物層，以與所述第3高濃度半導體層相接的方式形成于與所述第2平面狀半導體層相同的層；及第2接觸部，形成于所述第4高濃度半導體層上；所述第1接觸部與所述第2高濃度半導體層直接連接；所述第2接觸部與所述第4高濃度半導體層直接連接；所述第1柵極電極具備第1金屬半導體化合物層；所述第2柵極電極具備第3金屬半導體化合物層。優(yōu)選為還具備第5金屬半導體化合物層，形成于所述第1接觸部與所述第2高濃度半導體層之間；及第6金屬半導體化合物層，形成于所述第2接觸部與所述第4高濃度半導體層之間；所述第5金屬半導體化合物層的金屬為與所述第1金屬半導體化合物層的金屬及所述第2金屬半導體化合物層的金屬不同種類的金屬；所述第6金屬半導體化合物層的金屬為與所述第3金屬半導體化合物層的金屬及所述第4金屬半導體化合物層的金屬不同種類的金屬。優(yōu)選為所述第1柵極電極還具備形成于所述第1柵極絕緣膜與所述第1金屬半導體化合物層之間的第1金屬膜；所述第2柵極電極還具備形成于所述第2柵極絕緣膜與所述第3金屬半導體化合物層之間的第2金屬膜。尤佳為所述第1柵極絕緣膜與所述第1金屬膜由將所述第1晶體管作成增強 (enhancement)型的材料所形成；所述第2柵極絕緣膜與所述第2金屬膜由將所述第2晶體管作成增強型的材料所形成。為了達成上述目的，本發(fā)明的第3實施例的半導體器件的制造方法，用以制造所述第1實施例的半導體器件的方法；該半導體器件的制造方法具備準備構(gòu)造體的步驟，該構(gòu)造體具有所述第1平面狀半導體層；所述第1柱狀半導體層，形成于該第1平面狀半導體層上且于上面形成有硬掩模(hard mask)；所述第1高濃度半導體層，形成于所述第1平面狀半導體層與所述第1柱狀半導體層的下部區(qū)域；及第3 絕緣膜，形成于所述硬掩模上及所述第1平面狀半導體層上；將第4絕緣膜、第3金屬膜、及第1半導體膜依序形成于所述構(gòu)造體上的步驟；將該第1半導體膜予以蝕刻，使該第1半導體膜殘存于所述第1柱狀半導體層的側(cè)壁呈邊壁狀的步驟；將所述第3金屬膜予以蝕刻，使其殘存于所述第1柱狀半導體層的側(cè)壁呈邊壁狀的步驟；
第4絕緣膜蝕刻步驟，將所述第4絕緣膜予以蝕刻，使其殘存于所述第1柱狀半導體層的側(cè)壁呈邊壁狀；第2半導體膜形成步驟，在所述第4絕緣膜蝕刻步驟的制成物上形成第2半導體膜；以埋入所述第2半導體膜形成步驟的制成物的方式形成第3半導體膜的步驟；將該第2半導體膜與該第3半導體膜與所述第1半導體膜予以平坦化的步驟；將所述經(jīng)平坦化的第2半導體膜與第3半導體膜與第1半導體膜進行回蝕(etch back)以使所述第3金屬膜的上部區(qū)域露出的步驟；將殘存成所述邊壁狀的第3金屬膜與殘存成所述邊壁狀的第4絕緣膜予以蝕刻以使所述第1柱狀半導體層的上部側(cè)壁露出，而形成所述第1金屬膜與所述第1柵極絕緣膜的步驟；第2高濃度半導體層形成步驟，在所述第1柱狀半導體層的所述上部區(qū)域形成與所述第1高濃度半導體層相同導電型的所述第2高濃度半導體層；將氧化膜及氮化膜依序形成于所述第2高濃度半導體層形成步驟的制成物上的步驟；以該氧化膜與該氮化膜殘存于所述第1柱狀半導體層的所述上部側(cè)壁與所述硬掩模的側(cè)壁呈邊壁狀的方式將該氧化膜與該氮化膜予以蝕刻，而形成所述第1絕緣膜邊壁的步驟；半導體膜蝕刻步驟，將所述第1半導體膜與所述第2半導體膜與所述第3半導體膜予以蝕刻，使至少所述第1半導體膜與所述第2半導體膜的一部分以包圍該第1金屬膜的方式殘存于所述第1金屬膜的側(cè)壁；第1平面狀半導體層露出步驟，將在所述半導體膜蝕刻步驟中露出的所述第1平面狀半導體層上的所述第3絕緣膜予以蝕刻去除，而使所述第1平面狀半導體層露出；金屬半導體反應步驟，在所述第1平面狀半導體層露出步驟的制成物上堆積金屬且進行熱處理，借此使包含于所述第1平面狀半導體層的半導體與所述堆積的金屬反應， 而且使殘存于所述第1金屬膜上的所述第1半導體膜及包含于所述第2半導體膜的半導體與所述堆積的金屬反應；及去除在所述金屬半導體反應步驟中未反應的所述金屬，借此在所述第1平面狀半導體層中形成所述第2金屬半導體化合物層，而且在所述第1柵極電極中形成所述第1金屬半導體化合物層的步驟。優(yōu)選為還具備將所述硬掩模上的所述第3絕緣膜予以去除的步驟；及在形成于所述第1柱狀半導體層的上部的所述第2高濃度半導體層上直接形成所述第1接觸部的步驟。依據(jù)本發(fā)明，可提供一種具有良好特性而且實現(xiàn)微細化的半導體器件及其制造方法。


圖IA為本發(fā)明第1實施例的半導體器件的平面圖。
圖IB為第1實施例的半導體器件的圖IA的X-X’線的剖面圖。圖2A為第1實施例的半導體器件的圖IA的Υ1-ΥΓ線的剖面圖。圖2B為第1實施例的半導體器件的圖IA的Y2-Y2’線的剖面圖。圖3A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖;3B為圖3A的X-X，線的剖面圖。圖4A為圖3A的Y1-Y1，線的剖面圖。圖4B為圖3A的Y2-Y2，線的剖面圖。圖5A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖5B為圖5A的X-X，線的剖面圖。圖6A為圖5A的Yl-Yl，線的剖面圖。圖6B為圖5A的Y2-Y2，線的剖面圖。圖7A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖7B為圖7A的X-X，線的剖面圖。圖8A為圖7A的Yl-Yl，線的剖面圖。圖8B為圖7A的Y2-Y2，線的剖面圖。圖9A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖9B為圖9A的X-X，線的剖面圖。圖IOA為圖9A的Yl-Yl，線的剖面圖。圖IOB為圖9A的Y2-Y2，線的剖面圖。圖IlA為用以說明第1實施例的半導體器件的制造方法的平面圖。圖IlB為圖IlA的X-X，線的剖面圖。圖12A為圖IlA的Yl-Yl，線的剖面圖。圖12B為圖IlA的Y2-Y2’線的剖面圖。圖13A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖13B為圖13A的X-X，線的剖面圖。圖14A為圖13A的Y1-Y1，線的剖面圖。圖14B為圖13A的Y2-Y2’線的剖面圖。圖15A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖15B為圖15A的X-X，線的剖面圖。圖16A為圖15A的Yl-Yl'線的剖面圖。圖16B為圖15A的Y2-Y2，線的剖面圖。圖17A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖17B為圖17A的X_X，線的剖面圖。圖18A為圖17A的Yl-Yl'線的剖面圖。圖18B為圖17A的Y2-Y2’線的剖面圖。圖19A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖19B為圖19A的X_X’線的剖面圖。圖20A為圖19A的Yl-Yl'線的剖面圖。圖20B為圖19A的Y2-Y2，線的剖面圖。
圖21A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖21B為圖21A的X-X，線的剖面圖。
圖22k為圖21A的Υ1-ΥΓ線的剖面圖。
圖22B為圖21A的Y2-Y2’線的剖面圖。
圖23A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖23B為圖23A的X-X，線的剖面圖。
圖24A為圖23A的Υ1-ΥΓ線的剖面圖。
圖24B為圖23A的Y2-Y2’線的剖面圖。
圖25A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖25B為圖25A的X-X，線的剖面圖。
圖26A為圖25A的Υ1-ΥΓ線的剖面圖。
圖26B為圖25A的Y2-Y2’線的剖面圖。
圖27A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖27B為圖27A的X-X，線的剖面圖。
圖28A為圖27A的Υ1-ΥΓ線的剖面圖。
圖28B為圖27A的Y2-Y2’線的剖面圖。
圖29A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖29B為圖^Α&Χ-Χ，線的剖面圖。
圖30A為圖^A WYl-Yl，線的剖面圖。
圖30B為圖^Α&Υ2-Υ2’線的剖面圖。
圖31A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖31B為圖31Α的Χ-Χ，線的剖面圖。
圖32A為圖31Α的Υ1-ΥΓ線的剖面圖。
圖32B為圖31Α的Υ2-Υ2’線的剖面圖。
圖33A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖33B為圖33Α的Χ-Χ，線的剖面圖。
圖34A為圖33Α的Υ1-ΥΓ線的剖面圖。
圖34B為圖33Α的Υ2-Υ2’線的剖面圖。
圖35A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖35B為圖35Α的Χ-Χ，線的剖面圖。
圖36A為圖35Α的Υ1-Υ1，線的剖面圖。
圖36B為圖35Α的Υ2-Υ2’線的剖面圖。
圖37A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖37B為圖37Α的Χ-Χ，線的剖面圖。
圖38A為圖37Α的Υ1-ΥΓ線的剖面圖。
圖38B為圖37Α的Υ2-Υ2’線的剖面圖。
圖39A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖39B為圖39Α的Χ-Χ，線的剖面圖。
圖40A為圖39Α的Υ1-ΥΓ線的剖面圖。0171]圖40B為圖39A的Y2-Y2’線的剖面圖。0172]圖41A為用以說明第1實施例的半導體器件的制造方法的平面圖。0173]圖41B為圖41A的X-X，線的剖面圖。0174]圖42A為圖41A的Υ1-ΥΓ線的剖面圖。0175]圖42B為圖41A的Y2-Y2’線的剖面圖。0176]圖43A為用以說明第1實施例的半導體器件的制造方法的平面圖。0177]圖43B為圖43A的X-X，線的剖面圖。0178]圖44A為圖43A的Υ1-ΥΓ線的剖面圖。0179]圖44B為圖43A的Y2-Y2’線的剖面圖。0180]圖45A為用以說明第1實施例的半導體器件的制造方法的平面圖。0181]圖45B為圖45A的X-X，線的剖面圖。0182]圖46A為圖45A的Υ1-ΥΓ線的剖面圖。0183]圖46B為圖45A的Y2-Y2’線的剖面圖。0184]圖47A為用以說明第1實施例的半導體器件的制造方法的平面圖。0185]圖47B為圖47A的X-X，線的剖面圖。0186]圖48A為圖47A的Υ1-ΥΓ線的剖面圖。0187]圖48B為圖47A的Y2-Y2’線的剖面圖。0188]圖49A為用以說明第1實施例的半導體器件的制造方法的平面圖。0189]圖49B為圖49A的X-X，線的剖面圖。0190]圖50A為圖49A的Υ1-ΥΓ線的剖面圖。0191]圖50B為圖49A的Y2-Y2’線的剖面圖。0192]圖51A為用以說明第1實施例的半導體器件的制造方法的平面圖。0193]圖51B為圖51A的X-X，線的剖面圖。0194]圖52A為圖51A的Υ1-ΥΓ線的剖面圖。0195]圖52B為圖51A的Y2-Y2’線的剖面圖。0196]圖53A為用以說明第1實施例的半導體器件的制造方法的平面圖。0197]圖53B為圖53A的X-X，線的剖面圖。0198]圖54A為圖53A的Υ1-ΥΓ線的剖面圖。0199]圖54B為圖53A的Y2-Y2’線的剖面圖。0200]圖55A為用以說明第1實施例的半導體器件的制造方法的平面圖。0201]圖55B為圖55A的X-X，線的剖面圖。0202]圖56A為圖55A的Υ1-ΥΓ線的剖面圖。0203]圖56B為圖55A的Y2-Y2’線的剖面圖。0204]圖57A為用以說明第1實施例的半導體器件的制造方法的平面圖。0205]圖57B為圖57A的X-X，線的剖面圖。0206]圖58A為圖57A的Υ1-ΥΓ線的剖面圖。0207]圖58B為圖57A的Y2-Y2’線的剖面圖。0208]圖59A為用以說明第1實施例的半導體器件的制造方法的平面圖。0209]圖59B為圖59A的X-X，線的剖面圖。
圖60A為圖59A的Yl-Yl'線的剖面圖。圖60B為圖59A的Y2-Y2’線的剖面圖。圖61A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖61B為圖61A的X-X，線的剖面圖。圖62A為圖61A的Yl-Yl'線的剖面圖。圖62B為圖61A的Y2-Y2，線的剖面圖。圖63A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖6 為圖63A的X-X，線的剖面圖。圖64A為圖63A的Yl-Yl'線的剖面圖。圖64B為圖63A的Y2-Y2，線的剖面圖。圖65A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖65B為圖65A的X-X，線的剖面圖。圖66A為圖65A的Y1-Y1，線的剖面圖。圖66B為圖65A的Y2-Y2，線的剖面圖。圖67A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖67B為圖67A的X-X，線的剖面圖。圖68A為圖67A的Y1-Y1，線的剖面圖。圖68B為圖67A的Y2-Y2，線的剖面圖。圖69A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖69B為圖69A的X-X，線的剖面圖。圖70A為圖69A的Y1-Y1，線的剖面圖。圖70B為圖69A的Y2-Y2，線的剖面圖。圖71A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖71B為圖71A的X-X，線的剖面圖。圖72A為圖71A的Yl-Yl'線的剖面圖。圖72B為圖71A的Y2-Y2’線的剖面圖。圖73A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖73B為圖73A的X-X’線的剖面圖。圖74A為圖73A的Yl-Yl，線的剖面圖。圖74B為圖73A的Y2-Y2’線的剖面圖。圖75A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖75B為圖75A的X-X，線的剖面圖。圖76A為圖75A的Y1-Y1，線的剖面圖。圖76B為圖75A的Y2-Y2，線的剖面圖。圖77A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖77B為圖77A的X-X，線的剖面圖。圖78A為圖77A的Y1-Y1，線的剖面圖。圖78B為圖77A的Y2-Y2，線的剖面圖。圖79A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖79B為圖79A的X-X，線的剖面圖。圖80A為圖79A的Y1-Y1，線的剖面圖。圖80B為圖79A的Y2-Y2，線的剖面圖。圖81A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖81B為圖81A的X-X，線的剖面圖。圖82A為圖81A的Y1-Y1，線的剖面圖。圖82B為圖81A的Y2-Y2，線的剖面圖。圖83A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖8!3B為圖83A的X-X，線的剖面圖。圖84A為圖83A的Y1-Y1，線的剖面圖。圖84B為圖83A的Y2-Y2’線的剖面圖。圖85A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖85B為圖85A的X-X，線的剖面圖。圖86A為圖85A的Y1-Y1，線的剖面圖。圖86B為圖85A的Y2-Y2，線的剖面圖。圖87A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖87B為圖87A的X-X，線的剖面圖。圖88A為圖87A的Y1-Y1，線的剖面圖。圖88B為圖87A的Y2-Y2，線的剖面圖。圖89A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖89B為圖89A的X-X，線的剖面圖。圖90A為圖89A的Y1-Y1，線的剖面圖。圖90B為圖89A的Y2-Y2，線的剖面圖。圖91A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖91B為圖91A的X-X，線的剖面圖。圖92A為圖91A的Yl-Yl'線的剖面圖。圖92B為圖91A的Y2-Y2，線的剖面圖。圖93A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖9!3B為圖93A的X-X，線的剖面圖。圖94A為圖93A的Yl-Yl，線的剖面圖。圖94B為圖93A的Y2-Y2，線的剖面圖。圖95A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖95B為圖95A的X-X，線的剖面圖。圖96A為圖95A的Y1-Y1，線的剖面圖。圖96B為圖95A的Y2-Y2，線的剖面圖。圖97A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖97B為圖97A的X-X，線的剖面圖。圖98A為圖97A的Y1-Y1，線的剖面圖。圖98B為圖97A的Y2-Y2，線的剖面圖。
圖99A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖99B為圖99A的X-X，線的剖面圖。圖100A為圖99A的Yl-Yl'線的剖面圖。圖100B為圖99A的Y2-Y2，線的剖面圖。圖IOlA為用以說明第1實施例的半導體器件的制造方法的平面圖。圖IOlB為圖IOlA的X_X，線的剖面圖。圖102A為圖IOlA的Yl-Yl，線的剖面圖。圖102B為圖IOlA的Y2-Y2，線的剖面圖。圖103A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖10 為圖103A的X_X，線的剖面圖。圖104A為圖103A的Yl-Yl'線的剖面圖。圖104B為圖103A的Y2-Y2，線的剖面圖。圖105A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖105B為圖105A的X-X，線的剖面圖。圖106A為圖105A的Yl-Yl'線的剖面圖。圖106B為圖105A的Y2-Y2，線的剖面圖。圖107A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖107B為圖107A的X-X，線的剖面圖。圖108A為圖107A的Yl-Yl'線的剖面圖。圖108B為圖107A的Y2-Y2，線的剖面圖。圖109A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖109B為圖109A的X-X，線的剖面圖。圖IlOA為圖109A的Yl-Yl'線的剖面圖。圖IlOB為圖109A的Y2-Y2，線的剖面圖。圖IllA為用以說明第1實施例的半導體器件的制造方法的平面圖。圖IllB為圖IllA的X-X，線的剖面圖。圖112A為圖IllA的Yl-Yl'線的剖面圖。圖112B為圖IllA的Y2-Y2，線的剖面圖。圖113A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖1ΠΒ為圖113A的X-X，線的剖面圖。圖114A為圖113A的Yl-Yl'線的剖面圖。圖114B為圖113A的Y2-Y2，線的剖面圖。圖115A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖115B為圖115A的X-X，線的剖面圖。圖116A為圖115A的Yl-Yl'線的剖面圖。圖116B為圖115A的Y2-Y2，線的剖面圖。圖117A為用以說明第1實施例的半導體器件的制造方法的平面圖。圖117B為圖117A的X-X，線的剖面圖。圖118A為圖117A的Yl-Yl'線的剖面圖。
圖118B為圖117A的Y2-Y2’線的剖面圖。
圖119A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖119B為圖119A的X-X，線的剖面圖。
圖120A為圖119A的Y1-Y1，線的剖面圖。
圖120B為圖119A的Y2-Y2’線的剖面圖。
圖121A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖121B為圖121A的X-X，線的剖面圖。
圖122A為圖121A的Y1-Y1，線的剖面圖。
圖122B為圖121A的Y2-Y2’線的剖面圖。
圖123A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖123B為圖123A的X-X，線的剖面圖。
圖124A為圖123A的Υ1-ΥΓ線的剖面圖。
圖124B為圖123A的Y2-Y2’線的剖面圖。
圖125A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖125B為圖125A的X-X，線的剖面圖。
圖126A為圖125A的Y1-Y1，線的剖面圖。
圖126B為圖125A的Y2-Y2’線的剖面圖。
圖127A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖127B為圖127A的X-X，線的剖面圖。
圖128A為圖127A的Y1-Y1，線的剖面圖。
圖128B為圖127A的Y2-Y2’線的剖面圖。
圖129A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖129B為圖129A的X-X，線的剖面圖。
圖130A為圖129A的Y1-Y1，線的剖面圖。
圖130B為圖129A的Y2-Y2’線的剖面圖。
圖131A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖131B為圖131A的X-X，線的剖面圖。
圖132A為圖131A的Y1-Y1，線的剖面圖。
圖132B為圖131A的Y2-Y2’線的剖面圖。
圖133A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖133B為圖133A的X-X，線的剖面圖。
圖134A為圖133A的Υ1-ΥΓ線的剖面圖。
圖134B為圖133A的Y2-Y2’線的剖面圖。
圖135A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖135B為圖135A的X-X，線的剖面圖。
圖136A為圖135A的Y1-Y1，線的剖面圖。
圖136B為圖135A的Y2-Y2’線的剖面圖。
圖137A為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖137B為圖137A的X-X，線的剖面圖。
圖138Α為圖137Α的Υ1-Υ1，線的剖面圖。
圖138Β為圖137Α的Υ2-Υ2’線的剖面圖。
圖139Α為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖139Β為圖139Α的Χ-Χ，線的剖面圖。
圖140Α為圖139Α的Υ1-Υ1，線的剖面圖。
圖140Β為圖139Α的Υ2-Υ2’線的剖面圖。
圖141Α為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖141Β為圖141Α的Χ-Χ，線的剖面圖。
圖142Α為圖141Α的Υ1-ΥΓ線的剖面圖。
圖142Β為圖141Α的Υ2-Υ2’線的剖面圖。
圖143Α為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖143Β為圖143Α的Χ-Χ，線的剖面圖。
圖144Α為圖143Α的Υ1-Υ1，線的剖面圖。
圖144Β為圖143Α的Υ2-Υ2’線的剖面圖。
圖145Α為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖145Β為圖145Α的Χ-Χ，線的剖面圖。
圖146Α為圖145Α的Υ1-Υ1，線的剖面圖。
圖146Β為圖145Α的Υ2-Υ2’線的剖面圖。
圖147Α為用以說明第1實施例的半導體器件的制造方法的平面圖。
圖147Β為圖147Α的Χ-Χ，線的剖面圖。
圖148Α為圖147Α的Υ1-Υ1，線的剖面圖。
圖148Β為圖147Α的Υ2-Υ2’線的剖面圖。
上述附圖中的附圖標記說明如下 101硅氧化膜102硅層
103、148、149、150、161氮化膜
104、105、112、118、122、123、143、145、153、163、166、191、192、193、194阻劑 106、107硬掩模 108犧牲氧化膜
109、115、121、124、125、126、126a、128、147、151、152氧化膜
110、111、116、117邊壁
113第In+型硅層113an+型硅層
114第1硅層119第Ip+型硅層
119a ρ+型硅層120第2硅層
129c、130、131、132 絕緣膜 129b第2絕緣膜129、129a第1絕緣膜
133、137a、138a金屬膜
134、135、136、141、142、154、155、156、157多晶硅膜
137第2金屬膜138第1金屬膜
139a、140a柵極絕緣膜139第2柵極絕緣膜 140第1柵極絕緣膜 144第2η+型硅層
146第2p+型硅層158第4金屬硅化合物層159c第7金屬硅化合物層159b第3金屬硅化合物層159a第1金屬硅化合物層159金屬硅化合物層 160第2金屬硅化合物層162層間絕緣膜 164、167接觸部孔170、173、176、179、182、185、188、190、195、197、198、200、201、203、204、206 障壁金
屬層171、172、174、175、177、178、180、181、183、184、186、187、189、196、199、202、205 金
屬層207第2柱狀硅層 208第1柱狀硅層209第2柵極電極 210第1柵極電極211第2平面狀硅層212第1平面狀硅層213、214、215、216、217 接觸部218柵極配線 219、222電源配線220輸出配線 221輸入配線223第1絕緣膜邊壁224第2絕緣膜邊壁
具體實施例方式(第1實施例)圖IA為本發(fā)明第1實施例的具備負溝道金屬氧化物半導體(Negative Channel Metal-Oxide-Semiconductor,NMOS) *SGT 與正溝道金屬氧化物半導體(Positive Channel Metal-Oxide-Semiconductor, PM0S) · SGT 的反向器(inverter)的平面圖，圖 IB 為沿著圖 IA的切割線X-X’的剖面圖。圖2A為沿著圖IA的切割線Υ1-ΥΓ的剖面圖。圖2B為沿著圖IA的切割線Y2-Y2’的剖面圖。另外，圖IA雖為平面圖，惟為了區(qū)別區(qū)域，于一部分賦予陰影。以下參照圖IA至圖2B說明第1實施例的具備NMOS -SGT與PMOS -SGT的反向器。首先說明第1實施例的NMOS · SGT。在硅氧化膜101上形成有第1平面狀硅層212，而在第1平面狀硅層212上形成有第1柱狀硅層208。在第1柱狀硅層208的下部區(qū)域及位于第1柱狀硅層208下方的第1平面狀硅層 212的區(qū)域形成有第In+型硅層113，而在第1柱狀硅層208的上部區(qū)域形成有第2η+型硅層144。在本實施例中，例如，第In+型硅層113發(fā)揮作為源極擴散層功能，而第2η+型硅層 144發(fā)揮作為漏極擴散層功能。此外，源極擴散層與漏極擴散層之間的部分，發(fā)揮作為溝道區(qū)域功能。將發(fā)揮作為該溝道區(qū)域功能的第In+型硅層113與第2η+型硅層144之間的第 1柱狀硅層208的區(qū)域設為第1硅層114。在第1柱狀硅層208的側(cè)面，以包圍溝道區(qū)域的方式形成有第1柵極絕緣膜140。 換言之，第1柵極絕緣膜140以包圍第1硅層114的方式形成。第1柵極絕緣膜140例如為氧化膜、氮化膜或高電介質(zhì)膜。再者，在第1柵極絕緣膜140上形成有第1金屬膜138，而在第1金屬膜138側(cè)壁，形成有第1金屬硅化合物層159a(以下也將金屬硅化合物層簡稱為化合物層)。第1金屬膜138例如為包含氮化鈦或氮化鉭的膜。此外，第1金屬硅化合物層159a由金屬與硅的化合物所形成，此金屬為Ni或Co等。第1金屬膜138與第1金屬硅化合物層159a構(gòu)成第1柵極電極210。在本實施例中，于動作時，通過施加電壓于第1柵極電極210而于第1硅層114形成溝道。在第1柵極電極210與第1平面狀硅層212之間，形成有第1絕緣膜129a。再者， 在第1柱狀硅層208的上部側(cè)壁，以包圍第1柱狀硅層208的上部區(qū)域的方式形成有第1 絕緣膜邊壁223，而第1絕緣膜邊壁223與第1柵極電極210的上表面相接。此外，第1絕緣膜邊壁223由氮化膜150、與氧化膜152所構(gòu)成。再者，在第1平面狀硅層212形成有第2金屬硅化合物層160。第2金屬硅化合物層160由金屬與硅的化合物所形成，此金屬為Ni或Co等。第2金屬硅化合物層160與第In+型硅層113相接形成，發(fā)揮作為用以將電源電位供給至第In+型硅層113的配線層功能。在第1柱狀硅層208上方，形成有接觸部216。另外，接觸部216由障壁金屬層 (barrier metal) 182、金屬層183及184所構(gòu)成。接觸部216直接形成于第2η+型硅層144 上。借此，接觸部216與第2η+型硅層144即直接連接。在本實施例中，接觸部216與第 2η+型硅層144相接觸。障壁金屬層182由鈦或鉭等金屬所形成。第2η+型硅層144通過接觸部216而連接于輸出配線220。輸出配線220由障壁金屬層198、金屬層199、障壁金屬層200所構(gòu)成。在第1金屬硅化合物層159a的側(cè)面的一部分，形成有第7金屬硅化合物層159c。 另外，構(gòu)成第7金屬硅化合物層159c的材料，為與第1金屬硅化合物層159a相同的材料。 第7金屬硅化合物層159c發(fā)揮作為柵極配線218功能。在第7金屬硅化合物層159c上形成有接觸部215。接觸部215由障壁金屬層179、金屬層180、181所構(gòu)成。再者，接觸部215 連接于由障壁金屬層201、金屬層202、障壁金屬層203所構(gòu)成的輸入配線221。動作時，以在第1硅層114形成溝道的方式，通過接觸部215將輸入電壓賦予至第1柵極電極210。此外，在第2金屬硅化合物層160上形成有接觸部217。接觸部217由障壁金屬層 185、金屬層186、187所構(gòu)成，且連接于電源配線222。電源配線222由障壁金屬層204、金屬層205、障壁金屬層206所構(gòu)成。動作時，通過接觸部217將電源電位賦予至第In+型硅層113及第2金屬硅化合物層160。通過此種構(gòu)成而形成匪OS · SGT。如上所述，在本實施例的NMOS -SGT中，于柵極電極210、柵極配線218及平面狀硅層212形成厚的第1、第7、第2金屬硅化合物層159a、159c及160。通過此種SGT構(gòu)造，柵極電極210及平面狀硅層212即成為低電阻化，而可達成SGT的高速動作。再者，在本實施例的NMOS -SGT中，接觸部216直接配置于柱狀硅層208上部的屬于高濃度硅層的第2η+型硅層144上。換言之，由于在接觸部216與第2η+型硅層144之間未形成有金屬硅化合物層，因此不會形成會成為泄漏電流產(chǎn)生主要原因的釘齒狀金屬硅化合物層。
此外，為了半導體器件的高集成化而即使將柱狀硅層的直徑縮小，也不會發(fā)生形成于柱狀硅層上的金屬硅化合物層變更厚的現(xiàn)象。因此，不會產(chǎn)生如上所述的泄漏電流。此外，為了抑制此泄漏電流的產(chǎn)生，也不需將屬于高濃度硅層的第2η+型硅層144增厚，因此可避免第2η+型硅層144所形成的電阻的增大。通過以上的構(gòu)成，即可實現(xiàn)半導體器件的低電阻化及微細化。此外，通過第1絕緣膜129a，可降低柵極電極210與平面狀硅層212之間的寄生電容。借此，可避免伴隨SGT的微細化所產(chǎn)生的動作速度的降低。接著說明本實施例的PMOS *SGT。與上述的NMOS -SGT相同，在硅氧化膜101上形成有第2平面狀硅層211，而于第2平面狀硅層211上形成有第2柱狀硅層207。在第2柱狀硅層207的下部區(qū)域及位于第2柱狀硅層207下方的第2平面狀硅層 211的區(qū)域形成有第Ip+型硅層119，而在第2柱狀硅層207的上部區(qū)域形成有第2p+型硅層146。在本實施例中，例如，第Ip+型硅層119發(fā)揮作為源極擴散層功能，而第2p+型硅層 146發(fā)揮作為漏極擴散層功能。此外，源極區(qū)域與漏極區(qū)域之間的部分，發(fā)揮作為溝道區(qū)域功能。將發(fā)揮作為該溝道區(qū)域功能的第Ip+型硅層119與第2p+型硅層146之間的第2柱狀硅層207的區(qū)域設為第2硅層120。在第2柱狀硅層207的側(cè)壁，以包圍溝道區(qū)域的方式形成有第2柵極絕緣膜139。 換言之，第2柵極絕緣膜139以包圍第2硅層120的方式形成于第2硅層120的側(cè)面。第 2柵極絕緣膜139例如為氧化膜、氮化膜或高電介質(zhì)膜。再者，在第2柵極絕緣膜139的周圍，形成有第2金屬膜137。第2金屬膜137例如為包含氮化鈦或氮化鉭的膜。此外，在第 2金屬膜137的周圍，形成有第3金屬硅化合物層159b。構(gòu)成第3金屬硅化合物層159b的材料為與第1金屬硅化合物層159a及第7金屬硅化合物層159c相同的材料。第2金屬膜 137與第3金屬硅化合物層159b構(gòu)成第2柵極電極209。形成于第1柵極電極210與第2 柵極電極209之間的第7金屬硅化合物層159c，發(fā)揮作為柵極配線218功能，于動作時，將輸入電位賦予至第2、第1柵極電極209、210。在本實施例中，通過施加電壓于第2柵極電極209而于第2硅層120區(qū)域形成溝道。在第2柵極電極209與第2平面狀硅層211之間，形成有第2絕緣膜129b。再者， 在第2柱狀硅層207的上部側(cè)壁，形成有第2絕緣膜邊壁224，而第2絕緣膜邊壁2M與第 2柵極電極209上表面相接。第2絕緣膜邊壁224由氧化膜151、氮化膜149所構(gòu)成。此外，在第2平面狀硅層211以與第Ip+型硅層119相接的方式形成有第4金屬硅化合物層158。第4金屬硅化合物層158由金屬與硅的化合物所形成，此金屬為Ni或Co寸。在第2柱狀硅層207的上，形成有接觸部214。另外，接觸部214由障壁金屬層 176、金屬層177及178所構(gòu)成。接觸部214直接形成于第2p+型硅層146上。借此，接觸部214與第2p+型硅層146即直接連接。在本實施例中，接觸部214與第2p+型硅層146 相接觸。障壁金屬層176由鈦或鉭等金屬所形成。第2p+型硅層146通過接觸部214而連接于輸出配線220。PMOS · SGT的輸出輸出于輸出配線220。此外，如上所述，形成于第7金屬硅化合物層159c上的接觸部215，連接于輸入配線221，而從輸入配線221對于第2柵極電極209施加用以形成溝道于第2硅層120的電位。再者，柵極電極210及209通過柵極配線218連接。此外，在第4金屬硅化合物層158上形成有接觸部213。接觸部213由障壁金屬層173、金屬層174、175所構(gòu)成。接觸部213連接于電源配線219，用以將電源電位輸入于 PMOS · SGT0電源配線219由障壁金屬層195、金屬層196、障壁金屬層197所構(gòu)成。通過此種構(gòu)成而形成PMOS · SGT。再者，在第1平面狀硅層212與鄰接的PMOS · SGT的第2平面狀硅層211之間形成有氧化膜126，而在氧化膜1 上延伸有第1絕緣膜129a及第2絕緣膜129b。此外，各晶體管通過氮化膜161及層間絕緣膜162而分離。通過此種構(gòu)成，形成具備匪OS · SGT與PMOS · SGT的反向器。在本實施例中，第1金屬硅化合物層159a、第3金屬硅化合物層159b及第7金屬硅化合物層159c通過相同步驟由相同材料一體形成。此外，第1絕緣膜129a及第2絕緣膜129b通過相同步驟由相同材料一體形成。在本實施例的反向器中，第1柵極絕緣膜140與第1金屬膜138由將NMOS · SGT 作成增強型的材料所形成，而第2柵極絕緣膜139與第2金屬膜137由將PMOS · SGT作成增強型的材料所形成。因此，可降低該反向器動作時流通的貫通電流。以下參照圖3A至圖148B說明用以形成本發(fā)明第1實施例的具備SGT的反向器的制造方法的一例。另外，在此等圖式中，對于相同構(gòu)成要素賦予相同符號。在圖3A至圖4B中，圖3A為平面圖，圖3B為圖3A中的切割線X-X，的剖面圖，圖 4A為圖3A中的切割線Υ1-ΥΓ的剖面圖，圖4B為圖3A中的切割線Y2-Y2，的剖面圖。以下，在圖5A至圖148B中也相同。如圖3A至圖4B所示，進一步使氮化膜103成膜于由硅氧化膜101與硅層102所構(gòu)成的襯底上。也可使用由硅所構(gòu)成的襯底。此外，也可使用在硅上形成有氧化膜，且在該氧化膜上形成有硅層的襯底。在本實施例中使用i型硅層作為硅層102。使用ρ型硅層、η 型硅層作為硅層102時，將雜質(zhì)導入于成為SGT的溝道部分。此外，也可使用薄的η型硅層或薄的P型硅層以取代i型硅層。如圖5A至圖6A所示，形成用以形成柱狀硅層用的硬掩模的阻劑(resist) 104、 105。如圖7A至圖8B所示，將氮化膜103予以蝕刻而形成硬掩模106、107。如圖9A至圖IOB所示，以硬掩模106、107為掩模將硅層102予以蝕刻而形成柱狀硅層 207,208o如圖IlA至圖12Β所示，將阻劑104、105剝離。如圖13Α至圖14Β所示，將硅層102的表面氧化而形成犧牲氧化膜108。通過此犧牲氧化，將在硅蝕刻中植入有碳等的硅表面去除。如圖15Α至圖16Β所示，通過蝕刻將犧牲氧化膜108去除。如圖17Α至圖18Β所示，于上述步驟的制成物上形成氧化膜109。如圖19Α至圖20Β所示，將氧化膜109予以蝕刻，而使其殘存于柱狀硅層207、208 的側(cè)壁呈邊壁柱，而形成邊壁110、111。通過雜質(zhì)植入將η+型硅層形成于柱狀硅層207、208 的下部時，由于邊壁110、111，使雜質(zhì)不會導入于溝道，而可抑制SGT的閾值電壓的變動。
如圖2IA至圖22B所示，形成用以將雜質(zhì)植入于第1柱狀硅層208下部的阻劑112。在圖23B、圖24A中如箭頭所示，將例如砷植入于NMOS · SGT既定形成區(qū)域的硅層 102，且于柱狀硅層208下方形成η+型硅層113a。借此，如圖23A至圖24B所示，柱狀硅層 208中的第1硅層114的區(qū)域與硅層102的平面狀的區(qū)域即分離。如圖25A至圖26B所示，將阻劑112剝離。如圖27A至圖28B所示，將邊壁110、111予以蝕刻去除。接著進行退火(anneal)，將所植入的雜質(zhì)(砷)予以活性化。借此，如圖29A至圖 30B所示，所植入的雜質(zhì)即擴散于硅層102及柱狀硅層208的一部分。如圖31A至圖32B所示，在上述步驟的制成物上形成氧化膜115。如圖33A至圖34B所示，將氧化膜115予以蝕刻，而使其殘存于柱狀硅層207、208 的側(cè)壁呈邊壁狀，而形成邊壁116、117。通過雜質(zhì)植入將ρ+型硅層形成于柱狀硅層207、208 下方時，由于邊壁116、117，使雜質(zhì)不會導入于溝道區(qū)域，而可抑制SGT的閾值電壓的變動。如圖35A至圖36B所示，形成用以將雜質(zhì)植入于柱狀硅層207的下的硅層102的阻劑118。如圖37A至圖38B所示，在PMOS -SGT既定形成區(qū)域的硅層102植入例如硼，且在柱狀硅層207下形成ρ+型硅層119a。借此，如圖37A至圖38B所示，柱狀硅層207中的第 2硅層120的區(qū)域即從平面狀硅層區(qū)域分離。如圖39A至圖40B所示，將阻劑118剝離。如圖41A至圖42B所示，將邊壁116、117予以蝕刻去除。接著，進行退火，將所植入的雜質(zhì)(硼)予以活性化。借此，如圖43A至圖44B所示，所植入的雜質(zhì)即擴散于硅層102及柱狀硅層207的一部分。如圖45A至圖46B所示，在上述步驟的制成物上形成氧化膜121。氧化膜121保護第1硅層114及第2硅層120，不會受在之后的步驟中所進行用以形成平面狀硅層的阻劑的影響。如圖47A至圖48B所示，形成平面狀硅層形成用的阻劑122、123。如圖49A至圖50B所示，將柱狀硅層207與208之間的氧化膜121的一部分予以蝕刻而分離成氧化膜1 及125。接著將ρ+型硅層119a及η+型硅層113a的一部分予以蝕刻。借此，如圖51A至圖52B所示，形成分別具有殘存的ρ+型硅層119及第In+型硅層113的平面狀硅層211及 212。如圖53A至圖54B所示，將阻劑122、123去除。如圖55A至圖56B所示，在上述步驟的制成物上，以埋入于此制成物的方式將氧化膜126a形成為較厚。如圖57A至圖58B所示，以硬掩模106、107作為阻擋層(stopper)進行CMP (化學機械研磨)而將氧化膜126a予以平坦化。接著將氧化膜126a及氧化膜124、125予以蝕刻，如圖59A至圖60B所示，形成埋入平面狀硅層211及212間的氧化膜126。如圖61A至圖62B所示，在上述步驟的制成物上形成氧化膜128。在第In+型硅層 113上、ρ+型硅層119上、氧化膜1 上及硬掩模106、107上將氧化膜1 形成為較厚，而在柱狀硅層207、208的側(cè)壁將氧化膜1 形成為較薄。如圖63A至圖64B所示，將氧化膜128的一部分予以蝕刻，而將形成于柱狀硅層 207、208的側(cè)壁的氧化膜1 去除。蝕刻以各向同性(isotropic)蝕刻為優(yōu)選。由于在第 In+型硅層113上、ρ+型硅層119上、氧化膜1 上及硬掩模106、107上將氧化膜1 形成為較厚，而于柱狀硅層207、208的側(cè)壁將氧化膜1 形成為較薄，因此即使在將柱狀硅層 207,208的側(cè)壁的氧化膜1 予以蝕刻后，在第In+型硅層113上、ρ+型硅層119上及氧化膜1 上也會殘留氧化膜128的一部分，而成為絕緣膜129c。此時，在硬掩模106、107上也殘留氧化膜128的一部分，而成為絕緣膜130、131。絕緣膜129c在之后的步驟中成為第1絕緣膜129a及第2絕緣膜U9b，通過第1 及第2絕緣膜129a、U9b，可降低柵極電極與平面狀硅層之間的寄生電容。如圖65A至圖66B所示，使絕緣膜132成膜于上述步驟的制成物上。絕緣膜132 為包含氧化膜、氮化膜、高電介質(zhì)膜的任一者的膜。此外，也可在絕緣膜132的成膜前，對于柱狀硅層207、208進行氫氛圍退火或外延生長(印itaxial)。如圖67A至圖68B所示，使金屬膜133成膜于絕緣膜132上。金屬膜133以包含氮化鈦或氮化鉭的膜為優(yōu)選。通過使用金屬膜133，可抑制溝道區(qū)域的空乏化，而且可使柵極電極低電阻化。此外，通過金屬膜133的材質(zhì)，也可設定晶體管的閾值電壓。本步驟以后的所有步驟，需為抑制由于金屬柵極電極所造成的金屬污染的制造步驟。如圖69A至圖70B所示，在上述步驟的制成物上形成多晶硅膜134。為了抑制金屬污染，以使用常壓CVD (Chemical Vapor Deposition ；化學氣相沉積)形成多晶硅膜134為優(yōu)選。如圖71A至圖72B所示，將多晶硅膜134予以蝕刻，形成殘存于柱狀硅層207、208 的側(cè)壁及硬掩模106、107的側(cè)壁呈邊壁狀的多晶硅膜135、136。如圖73A至圖74B所示，將金屬膜133予以蝕刻。柱狀硅層207、208的側(cè)壁的金屬膜133受多晶硅膜135、136保護而不會被蝕刻，而成為殘存于柱狀硅層207、208的側(cè)壁及硬掩模106、107的側(cè)壁呈邊壁狀的金屬膜137a、138a。接著，將絕緣膜132予以蝕刻。如圖75A至圖76B所示，柱狀硅層207、208的側(cè)壁的絕緣膜132受多晶硅膜135、136保護而不會被蝕刻，而成為殘存于柱狀硅層207、208的側(cè)壁及硬掩模106、107的側(cè)壁呈邊壁狀的柵極絕緣膜139a、140a。如圖77A至圖78B所示，在上述步驟的制成物上形成多晶硅膜141。為了抑制金屬污染，以使用常壓CVD形成多晶硅膜141為優(yōu)選。使用高電介質(zhì)膜于柵極絕緣膜139、140時，此高電介質(zhì)膜會成為金屬污染的污染源。通過形成多晶硅膜141，柵極絕緣膜139a與金屬膜137a即由柱狀硅層207與多晶硅膜135、141與絕緣膜129c與硬掩模106所覆蓋。此外，柵極絕緣膜140a與金屬膜138a由柱狀硅層208與多晶硅膜136、141與絕緣膜129c與硬掩模107所覆蓋。即，為污染源的柵極絕緣膜139a、140a與金屬膜137a、138a由柱狀硅層207、208與多晶硅膜135、136、141與絕緣膜129c與硬掩模106、107所覆蓋，因此可抑制包含于柵極絕緣膜139a、140a與金屬膜 137a、138a的金屬所造成的金屬污染。通過將金屬膜形成為較厚，且進行蝕刻使其殘存呈邊壁狀，及將柵極絕緣膜蝕刻之后形成多晶硅膜，而形成柵極絕緣膜與金屬膜為由柱狀硅層、多晶硅膜、絕緣膜及硬掩模所覆蓋的構(gòu)造也可。如圖79A至圖80B所示，在上述步驟的制成物上，以埋入于此結(jié)果物的方式形成多晶硅膜142。為了埋入柱狀硅207、208之間，以使用低壓CVD形成多晶硅膜142為優(yōu)選。為污染源的柵極絕緣膜139a、140a與金屬膜137a、138a由柱狀硅層207、208與多晶硅膜135、 136、141與絕緣膜129c與硬掩模106、107所覆蓋，因此可使用低壓CVD。如圖81A至圖82B所示，以絕緣膜130、131作為研磨阻擋層進行化學機械研磨 (CMP)，使多晶硅膜142平坦化。如圖83A至圖84B所示，將絕緣膜130、131予以蝕刻。也可在將絕緣膜(氧化膜) 蝕刻后，以硬掩模106、107作為研磨阻擋層來進行化學機械研磨。如圖85A至圖86B所示，將多晶硅膜135、136、141、142予以蝕刻，且將多晶硅膜 135、136、141、142去除至所形成的柵極絕緣膜139、140及柵極電極的既定形成區(qū)域的上端部。通過此回蝕，來決定SGT的柵極長度。通過此步驟，使金屬膜137、138的上部區(qū)域露出。如圖87A至圖88B所示，將柱狀硅層207、208的上部側(cè)壁的金屬膜137a、138a予以蝕刻去除，而形成金屬膜137、138。如圖89A至圖90B所示，將柱狀硅層207、208的上部側(cè)壁的柵極絕緣膜139a、140a 予以蝕刻去除，而形成柵極絕緣膜139、140。如圖91A至圖92B所示，在柱狀硅層208上部形成用以形成第2η+型硅層144的阻劑143。在圖93Β、圖94Α中如箭頭所示，在柱狀硅層208的上部區(qū)域，例如植入砷。借此， 如圖93Α至圖94Β所示，在柱狀硅層208上部形成第2η+型硅層144。將相對于襯底為垂直的線設為0度時，植入砷的角度為10至60度，尤其以60度的高角度為優(yōu)選。此由于硬掩模107配置于柱狀硅層208上之故。如圖95Α至圖96Β所示，將阻劑143剝離。之后，進行熱處理。如圖97Α至圖98Β所示，在柱狀硅層207上部形成用以形成ρ+型硅層146的阻劑 145。如圖99Α至圖100Β所示，在柱狀硅層207上部區(qū)域，例如植入硼。借此，在柱狀硅層207上部形成ρ+型硅層146。將相對于襯底為垂直的線設為0度時，植入硼的角度為10 至60度，尤其以60度的高角度為優(yōu)選。此由于硬掩模107配置于柱狀硅層207上之故。如圖IOlA至圖102Β所示，將阻劑145剝離。如圖103Α至圖104Β所示，在上述步驟的制成物上形成氧化膜147。氧化膜147以通過常壓CVD形成為優(yōu)選。通過氧化膜147，之后即可進行通過低壓CVD來形成氮化膜148。如圖105Α至圖106Β所示，形成氮化膜148。氮化膜148以通過低壓CVD形成為優(yōu)選。此由于相較于常壓CVD，均勻性較優(yōu)選之故。如圖107Α至圖108Β所示，將氮化膜148與氧化膜147予以蝕刻而形成第1絕緣膜邊壁223與第2絕緣膜邊壁224。第1絕緣膜邊壁223由通過蝕刻所殘存的氮化膜150 及氧化膜152所構(gòu)成，而第2絕緣膜邊壁224由通過蝕刻所殘存的氮化膜149及氧化膜151 所構(gòu)成。由于殘存呈邊壁狀的氮化膜149與氧化膜151的膜厚的總和之后成為柵極電極的膜厚，因此通過調(diào)整氧化膜147與氮化膜148的成膜的膜厚及蝕刻條件，可形成所希望的膜厚的柵極電極。此外，絕緣膜邊壁223、2M的膜厚與柱狀硅層207、208的半徑的總和，以較由柵極絕緣膜139、140與金屬膜137、138所構(gòu)成的圓筒外周的半徑為大為優(yōu)選。絕緣膜邊壁223、 224的膜厚與柱狀硅層207、208的半徑的總和，因較柵極絕緣膜139、140與金屬膜137、138 所構(gòu)成的圓筒外周的半徑為大，故在柵極蝕刻后，金屬膜137、138由多晶硅膜所覆蓋，因此可抑制金屬污染。此外，通過此步驟，柱狀硅層207、208上成為由硬掩模106、107與絕緣膜邊壁223、 2M所覆蓋的構(gòu)造。通過此構(gòu)造，就不會在柱狀硅層207、208上形成金屬硅化合物。此外， 由于柱狀硅層207、208上部成為由硬掩模106、107與絕緣膜邊壁223、2M所覆蓋的構(gòu)造， 因此如使用圖91A至圖102B所說明，在將多晶硅予以蝕刻而形成柵極電極209、210的前， 進行η+型硅層、ρ+型硅層的形成。如圖109Α至圖IlOB所示，形成用以形成柵極配線218的阻劑153。如圖IllA至圖112Β所示，將多晶硅膜142、141、135、136予以蝕刻而形成柵極電極209、210及柵極配線218。柵極電極209由金屬膜137、與在之后步驟中與金屬反應而形成金屬硅化合物的多晶硅膜154、155所構(gòu)成，而柵極電極210由金屬膜138、與在之后步驟中與金屬反應而形成金屬硅化合物的多晶硅膜156及157所構(gòu)成。將柵極電極209與柵極電極210之間連接的柵極配線218由在之后步驟中與金屬反應而形成金屬硅化合物的多晶硅膜154、155、 142、156、157所構(gòu)成。另外，多晶硅膜154、157為在多晶硅膜135、136的蝕刻后所殘存的部分，而多晶硅膜155、156為在多晶硅膜141的蝕刻后所殘存的部分。絕緣膜邊壁223、2Μ的膜厚與柱狀硅層207、208的半徑的總和，因較由柵極絕緣膜139、140與金屬膜137、138所構(gòu)成的圓筒外周的半徑為大，故在柵極蝕刻后，金屬膜137、138由多晶硅膜154、155、142、 156、157所覆蓋，因此可抑制金屬污染。如圖113Α至圖114Β所示，將絕緣膜129c予以蝕刻而形成第1絕緣膜129a及第 2絕緣膜U9b，使ρ+型硅層119與第In+型硅層113的表面的一部分露出。另外，在本實施例中，由于第1及第2絕緣膜U9a、129b如上所述由在相同步驟中相同材料一體形成，因此在沿著第113圖至第147圖的切割線X-X’的剖面圖中，將第1絕緣膜及第2絕緣膜匯總顯示成第1及第2絕緣膜129。如圖115A至圖116B所示，將阻劑153予以剝離?？色@得柵極絕緣膜140與金屬膜138由柱狀硅層208與多晶硅膜156、157與第1絕緣膜1四(1四幻與第1絕緣膜邊壁 223所覆蓋，而第2柵極絕緣膜139與第2金屬膜137由第2柱狀硅層207與多晶硅膜154、 155與第2絕緣膜129 (129b)與第2絕緣膜邊壁2 所覆蓋的構(gòu)造。此外，可獲得柱狀硅層 207、208的上部由硬掩模106、107與絕緣膜邊壁224、223所覆蓋的構(gòu)造。通過此種構(gòu)造，在柱狀硅層207、208上不會形成金屬半導體化合物層。在上述步驟的制成物上濺鍍Ni或Co等金屬，且施加熱處理。借此，使柵極電極 209,210的多晶硅膜154、155與所濺鍍的金屬反應，且使柵極配線218的多晶硅膜154、 155、142、156、157及平面狀硅層與所濺鍍的金屬反應。之后，使用硫酸過氧化氫水混合液或氨過氧化氫水混合液將未反應的金屬膜去除。借此，如圖117A至圖118B所示，在柵極電極 209,210與柵極配線218形成第1、第3及第7金屬硅化合物層159 (159a至159c)，在平面狀硅層211形成第4金屬硅化合物層158，在平面狀硅層212形成第2金屬硅化合物層160。 在本實施例中，由于第1、第3及第7金屬硅化合物層159a至159c由在相同步驟中相同材料所形成，因此在沿著第117圖至第147圖的切割線X-X’的剖面圖中，以金屬硅化合物層 159予以統(tǒng)括顯示。另一方面，由于柱狀硅層207、208的上部區(qū)域為由硬掩模106、107及絕緣膜邊壁 223,224所覆蓋的構(gòu)造，因此在此步驟中，于柱狀硅層207、208的上部區(qū)域，不會形成金屬硅化合物層。在金屬硅化合物層159與金屬膜137、138之間也可具有多晶硅膜。此外，在第4 金屬硅化合物層158的下側(cè)也可具有ρ+型硅層119，在第2金屬硅化合物層160的下側(cè)，也可具有第In+型硅層113。在上述步驟的制成物上形成氮化膜161，又以埋入于形成有氮化膜161的制成物的方式形成層間絕緣膜162。接著，如圖119A至圖120B所示，進行層間絕緣膜162的平坦化。如圖121A至圖122B所示，在柱狀硅層207、208上方形成用以形成接觸部孔的阻劑 163。如圖123A至圖124B所示，以阻劑163為掩模，將層間絕緣膜162予以蝕刻，而于柱狀硅層207、208上方形成接觸部孔164、165。此時，以通過過蝕刻(over etch)，先將氮化膜161與硬掩模106、107的一部分蝕刻為優(yōu)選。如圖125A至圖126B所示，將阻劑163剝離。如圖127A至圖128B所示，在平面狀硅層211、212上方及柵極配線218上方分別形成用以形成接觸部孔167、168、169的阻劑166。如圖129A至圖130B所示，以阻劑166為掩模，將層間絕緣膜162予以蝕刻，在平面狀硅層211、212上方及柵極配線218上方，分別形成接觸部孔167、169、168。由于將柱狀硅層207、208上方的接觸部孔164、165、與平面狀硅層211、212上方及柵極配線218上方的接觸部孔167、169、168在不同步驟中形成，因此可將用以形成柱狀硅層207、208上方的接觸部孔164、165的蝕刻條件、及用以形成平面狀硅層211、212上方及柵極配線218上方的接觸部孔167、169、168的蝕刻條件分別予以最佳化。如圖131A至圖132B所示，將阻劑166剝離。如圖133A至圖134B所示，將接觸部孔167、168、169下方的氮化膜161予以蝕刻去除，且進一步將硬掩模106、107予以蝕刻去除。如圖135A至圖136B所示，形成由鉭、氮化鉭、鈦或氮化鈦的金屬所形成的障壁金屬層170，接著形成金屬層171。此時，形成鈦等障壁金屬層170的金屬與第2柱狀硅層207 上部的硅有分別反應而形成金屬與硅的化合物的情形。借此，在障壁金屬層170與柱狀硅層208的界面形成第5金屬硅化合物層，且形成障壁金屬層170與柱狀硅層207與第6金屬硅化合物層。依障壁金屬層的材料，也有不會形成第5金屬硅化合物層及第6金屬硅化合物層的情形。如圖137A至圖138B所示，在上述步驟的制成物上形成金屬層172。如圖139A至圖140B所示，將金屬層172、171及障壁金屬層170予以平坦化，且予以蝕刻而形成接觸部213、214、215、216、217。接觸部213由障壁金屬層173及金屬層174、175所構(gòu)成。接觸部214由障壁金屬層176及金屬層177、178所構(gòu)成。接觸部215由障壁金屬層179、金屬層180、181所構(gòu)成。接觸部216由障壁金屬層182、金屬層183、184所構(gòu)成。接觸部217由障壁金屬層185、金屬層186、187所構(gòu)成。如圖141A至圖142B所示，在上述步驟的制成物上依序形成障壁金屬層188、金屬層189及障壁金屬層190。如圖143A至圖144B所示，形成用以形成電源配線與輸入配線與輸出配線的阻劑 191、192、193、194。如圖145A至圖146B所示，將障壁金屬層190、金屬層189及障壁金屬層188予以蝕刻而形成電源配線219、222、輸入配線221及輸出配線220。電源配線219由障壁金屬層 195、金屬層196及障壁金屬層197所構(gòu)成。電源配線222由障壁金屬層204、金屬層205及障壁金屬層206所構(gòu)成。輸入配線221由障壁金屬層201、金屬層202及障壁金屬層203所構(gòu)成。輸出配線220由障壁金屬層198、金屬層199及障壁金屬層200所構(gòu)成。如圖147A至圖148B所示，將阻劑191、192、193、194剝離。通過以上步驟，形成本實施例的半導體器件。依據(jù)本實施例的制造方法，可在柱狀硅層207、208上直接形成接觸部214、216。 因此，會成為泄漏電流產(chǎn)生的主要原因的厚的金屬半導體化合物不會形成于柱狀硅層207、 208上。此外，為了抑制該泄漏電流的產(chǎn)生，也不需將屬于高濃度硅層的第2的η+型硅層 144,ρ+型硅層146形成為較厚，因此也可避免第2的η+型硅層144、ρ+型硅層146所造成的電阻的增大。此外，由于可在柵極電極209、210、柱狀硅層207、208下部的平面狀硅層211、212 形成厚的金屬硅化合物層158至160，因此可使柵極電極209、210及平面狀硅層211、212為低電阻化。借此，可達成SGT的高速動作。此外，由于在柵極電極209、210與平面狀硅層211、212之間分別形成第1絕緣膜 129a與第2絕緣膜U9b，因此可降低柵極電極與平面狀半導體層之間的寄生電容。通過以上的構(gòu)成，可實現(xiàn)半導體器件的低電阻化及微細化。上述實施例的制造方法雖以使用具備NMOS *SGT及PMOS -SGT的反向器作了說明， 惟也可通過相同步驟制造具備NMOS · SGT,PMOS · SGT、或復數(shù)個SGT的半導體器件。此夕卜， 在上述實施例中，雖使用具備NMOS · SGT與PMOS · SGT的反向器作了說明，惟本發(fā)明的半導體器件只要是具備具有上述構(gòu)造的SGT的器件即可，并不限定于反向器。在上述實施例中，就接觸部與柱狀半導體層上的第2高濃度硅層接觸的情形進行了說明。惟也可在將接觸部直接形成于柱狀硅層上時，使障壁金屬層的金屬與柱狀硅層上部的硅反應，而于接觸部與第2高濃度硅層的界面形成由障壁金屬層的金屬與半導體的化合物所形成的第5及第6金屬硅化合物層。此時，由于第5及第6金屬硅化合物層較第1 至第4、及第7金屬硅化合物層形成為較薄，因此不會產(chǎn)生如上所述的泄漏電流的問題。此外，包含于第5及第6金屬硅化合物層的金屬，為形成障壁金屬層的金屬，與包含于第1至第4及第7金屬硅化合物層的金屬有所不同。另外，第5及第6金屬硅化合物層有通過障壁金屬層的材質(zhì)形成的情形，也有不通過障壁金屬層的材質(zhì)形成的情形。在上述實施例中，雖就柵極電極具備金屬膜的情形進行了說明，惟只要可發(fā)揮作為柵極電極功能，也可不具備金屬膜。
在上述實施例中，雖就通過施加電壓于第1柵極電極210及第2柵極電極209，而于第1硅層114及第2硅層120的區(qū)域形成溝道的增強型晶體管進行了說明，惟也可為減壓(depression)型晶體管。在上述實施例中，雖顯示使用硅作為半導體的例，惟只要可形成SGT，則也可使用鍺(germanium)、化合物半導體等。上述實施例中用以形成金屬層、絕緣膜等的材料可適當使用公知的材料。上述物質(zhì)名稱為例示，本發(fā)明并不限定于此。另外，本發(fā)明在不脫離本發(fā)明的廣義精神與范圍下，均可作各種實施例及變形。此外，上述實施例用以說明本發(fā)明的一實施例，并非用以限定本發(fā)明的范圍。
權利要求
1.一種半導體器件，其特征在于，具備 第1平面狀半導體層；第1柱狀半導體層，形成于該第1平面狀半導體層上；第1高濃度半導體層，形成于該第1柱狀半導體層的下部區(qū)域與所述第1平面狀半導體層；第2高濃度半導體層，與所述第1高濃度半導體層相同導電型，形成于所述第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍該第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側(cè)壁；第1柵極電極，以包圍該第1柵極絕緣膜的方式形成于該第1柵極絕緣膜上； 第1絕緣膜，形成于該第1柵極電極與所述第1平面狀半導體層之間； 第1絕緣膜邊壁，與所述第1柵極電極的上表面及所述第1柱狀半導體層的上部側(cè)壁相接，且以包圍該第1柱狀半導體層的所述上部區(qū)域的方式形成；第2金屬半導體化合物層，以與所述第1高濃度半導體層相接的方式形成于與所述第 1平面狀半導體層相同的層；及第1接觸部，形成于所述第2高濃度半導體層上； 所述第1接觸部與所述第2高濃度半導體層直接連接； 所述第1柵極電極具備第1金屬半導體化合物層。
2.根據(jù)權利要求1所述的半導體器件，其特征在于，還具備形成于所述第1接觸部與所述第2高濃度半導體層之間的第5金屬半導體化合物層；該第5金屬半導體化合物層的金屬為與所述第1金屬半導體化合物層的金屬及所述第 2金屬半導體化合物層的金屬不同種類的金屬。
3.根據(jù)權利要求1或2所述的半導體器件，其特征在于，所述第1柵極電極還具備形成于所述第1柵極絕緣膜與所述第1金屬半導體化合物層之間的第1金屬膜。
4.一種半導體器件，其特征在于，具備第1晶體管與第2晶體管； 該第1晶體管具備第1平面狀半導體層；第1柱狀半導體層，形成于該第1平面狀半導體層上；第2導電型第1高濃度半導體層，形成于該第1柱狀半導體層的下部區(qū)域與所述第1 平面狀半導體層；第2導電型第2高濃度半導體層，形成于所述第1柱狀半導體層的上部區(qū)域； 第1柵極絕緣膜，以包圍該第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側(cè)壁；第1柵極電極，以包圍該第1柵極絕緣膜的方式形成于該第1柵極絕緣膜上； 第1絕緣膜，形成于該第1柵極電極與所述第1平面狀半導體層之間； 第1絕緣膜邊壁，與所述第1柵極電極的上表面及所述第1柱狀半導體層的上部側(cè)壁相接，且以包圍該第1柱狀半導體層的所述上部區(qū)域的方式形成；第2金屬半導體化合物層，以與所述第1高濃度半導體層相接的方式形成于與所述第 1平面狀半導體層相同的層；及第1接觸部，形成于所述第2高濃度半導體層上； 所述第2晶體管具備 第2平面狀半導體層；第2柱狀半導體層，形成于該第2平面狀半導體層上；第1導電型第3高濃度半導體層，形成于該第2柱狀半導體層的下部區(qū)域與所述第2 平面狀半導體層；第1導電型第4高濃度半導體層，形成于所述第2柱狀半導體層的上部區(qū)域； 第2柵極絕緣膜，以包圍該第2柱狀半導體層的方式形成于所述第3高濃度半導體層與所述第4高濃度半導體層之間的所述第2柱狀半導體層的側(cè)壁；第2柵極電極，以包圍該第2柵極絕緣膜的方式形成于該第2柵極絕緣膜上； 第2絕緣膜，形成于該第2柵極電極與所述第2平面狀半導體層之間； 第2絕緣膜邊壁，與所述第2柵極電極的上表面及所述第2柱狀半導體層的上部側(cè)壁相接，且以包圍該第2柱狀半導體層的所述上部區(qū)域的方式形成；第4金屬半導體化合物層，以與所述第3高濃度半導體層相接的方式形成于與所述第 2平面狀半導體層相同的層；及第2接觸部，形成于所述第4高濃度半導體層上； 所述第1接觸部與所述第2高濃度半導體層直接連接； 所述第2接觸部與所述第4高濃度半導體層直接連接； 所述第1柵極電極具備第1金屬半導體化合物層； 所述第2柵極電極具備第3金屬半導體化合物層。
5.根據(jù)權利要求4所述的半導體器件，其特征在于，還具備第5金屬半導體化合物層，形成于所述第1接觸部與所述第2高濃度半導體層之間；及第6金屬半導體化合物層，形成于所述第2接觸部與所述第4高濃度半導體層之間； 所述第5金屬半導體化合物層的金屬為與所述第1金屬半導體化合物層的金屬及所述第2金屬半導體化合物層的金屬不同種類的金屬；所述第6金屬半導體化合物層的金屬為與所述第3金屬半導體化合物層的金屬及所述第4金屬半導體化合物層的金屬不同種類的金屬。
6.根據(jù)權利要求4或5所述的半導體器件，其特征在于，所述第1柵極電極還具備形成于所述第1柵極絕緣膜與所述第1金屬半導體化合物層之間的第1金屬膜；所述第2柵極電極還具備形成于所述第2柵極絕緣膜與所述第3金屬半導體化合物層之間的第2金屬膜。
7.根據(jù)權利要求6所述的半導體器件，其特征在于，所述第1柵極絕緣膜與所述第1金屬膜將以所述第1晶體管作成增強型的材料所形成；所述第2柵極絕緣膜與所述第2金屬膜由將所述第2晶體管作成增強型的材料所形成。
8.一種半導體器件的制造方法，用以制造權利要求3所述的半導體器件，其特征在于， 該半導體器件的制造方法具備準備構(gòu)造體的步驟，該構(gòu)造體具有所述第1平面狀半導體層；所述第1柱狀半導體層，形成于該第1平面狀半導體層上且于上面形成有硬掩模；所述第1高濃度半導體層，形成于所述第1平面狀半導體層與所述第1柱狀半導體層的下部區(qū)域 ’及第3絕緣膜，形成于所述硬掩模上及所述第1平面狀半導體層上；將第4絕緣膜、第3金屬膜、及第1半導體膜依序形成于所述構(gòu)造體上的步驟； 將該第1半導體膜予以蝕刻，使該第1半導體膜殘存于所述第1柱狀半導體層的側(cè)壁呈邊壁狀的步驟；將所述第3金屬膜予以蝕刻，使其殘存于所述第1柱狀半導體層的側(cè)壁呈邊壁狀的步驟；第4絕緣膜蝕刻步驟，將所述第4絕緣膜予以蝕刻，使其殘存于所述第1柱狀半導體層的側(cè)壁呈邊壁狀；第2半導體膜形成步驟，在所述第4絕緣膜蝕刻步驟的制成物上形成第2半導體膜； 以埋入所述第2半導體膜形成步驟的制成物的方式形成第3半導體膜的步驟； 將該第2半導體膜與該第3半導體膜與所述第1半導體膜予以平坦化的步驟； 將所述經(jīng)平坦化的第2半導體膜與第3半導體膜與第1半導體膜進行回蝕以使所述第 3金屬膜的上部區(qū)域露出的步驟；將殘存成所述邊壁狀的第3金屬膜與殘存成所述邊壁狀的第4絕緣膜予以蝕刻以使所述第1柱狀半導體層的上部側(cè)壁露出，而形成所述第1金屬膜與所述第1柵極絕緣膜的步驟；第2高濃度半導體層形成步驟，在所述第1柱狀半導體層的所述上部區(qū)域形成與所述第1高濃度半導體層相同導電型的所述第2高濃度半導體層；將氧化膜及氮化膜依序形成于所述第2高濃度半導體層形成步驟的制成物上的步驟； 以該氧化膜與該氮化膜殘存于所述第1柱狀半導體層的所述上部側(cè)壁與所述硬掩模的側(cè)壁呈邊壁狀的方式將該氧化膜與該氮化膜予以蝕刻，而形成所述第1絕緣膜邊壁的步驟；半導體膜蝕刻步驟，將所述第1半導體膜與所述第2半導體膜與所述第3半導體膜予以蝕刻，使至少所述第1半導體膜與所述第2半導體膜的一部分以包圍該第1金屬膜的方式殘存于所述第1金屬膜的側(cè)壁；第1平面狀半導體層露出步驟，將在所述半導體膜蝕刻步驟中露出的所述第1平面狀半導體層上的所述第3絕緣膜予以蝕刻去除，而使所述第1平面狀半導體層露出；金屬半導體反應步驟，在所述第1平面狀半導體層露出步驟的制成物上堆積金屬且進行熱處理，借此使包含于所述第1平面狀半導體層的半導體與所述堆積的金屬反應，而且使殘存于所述第1金屬膜上的所述第1半導體膜及包含于所述第2半導體膜的半導體與所述堆積的金屬反應；及去除在所述金屬半導體反應步驟中未反應的所述金屬，借此在所述第1平面狀半導體層中形成所述第2金屬半導體化合物層，而且在所述第1柵極電極中形成所述第1金屬半導體化合物層的步驟。
9.根據(jù)權利要求8所述的半導體器件的制造方法，其特征在于，還具備 將所述硬掩模上的所述第3絕緣膜予以去除的步驟；及在形成于所述第1柱狀半導體層的上部的所述第2高濃度半導體層上直接形成所述第 1接觸部的步驟。
全文摘要
本發(fā)明公開了一種半導體器件及其制造方法。半導體器件具備平面狀硅層上的柱狀硅層；形成于柱狀硅層的底部區(qū)域的第1n+型硅層；形成于柱狀硅層的上部區(qū)域的第2n+型硅層；形成于第1及第2n+型硅層之間的溝道區(qū)域周圍的柵極絕緣膜；具有形成于柵極絕緣膜周圍的第1金屬硅化合物層的柵極電極；形成于柵極電極與平面狀硅層之間的絕緣膜；形成于柱狀硅層的上部側(cè)壁的絕緣膜邊壁；形成于平面狀硅層的第2金屬硅化合物層；及形成于第2n+型硅層上的接觸部。
文檔編號H01L21/336GK102280479SQ201110112870
公開日2011年12月14日 申請日期2011年4月28日 優(yōu)先權日2010年6月9日
發(fā)明者中村廣記, 姜禹, 崔敬仁, 工藤智彥, 布德哈拉久·卡維沙·戴維, 布里日捏茲索夫·維拉地米爾, 新井紳太郎, 星拿伐布, 李伊索, 李翔, 沈南勝, 舛岡富士雄, 陳智賢 申請人:日本優(yōu)尼山帝斯電子株式會社