專利名稱：嵌入式源/漏mos晶體管及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種嵌入式源/漏MOS晶體管及其形成方法。
背景技術(shù)：
隨著半導(dǎo)體制造工藝的發(fā)展，半導(dǎo)體器件的特征尺寸(⑶，CriticalDimension)不斷的減小，為了應(yīng)對(duì)小尺寸器件的功耗、相應(yīng)速度等問題，后柵(gate-last)工藝、嵌入式源/漏器件(embedded source/drain device)等技術(shù)得到了廣泛的應(yīng)用。圖I示出了現(xiàn)有技術(shù)中一種嵌入式源/漏MOS晶體管的剖面結(jié)構(gòu)示意圖,包括半 導(dǎo)體襯底10 ;形成于所述半導(dǎo)體襯底10中的淺溝槽隔離結(jié)構(gòu)(STI)Il ;形成于所述半導(dǎo)體襯底10上的柵極結(jié)構(gòu)12，所述柵極結(jié)構(gòu)12包括位于半導(dǎo)體襯底10上的柵介質(zhì)層12a、位于所述柵介質(zhì)層12a上的柵電極12b以及包圍所述柵介質(zhì)層12a和柵電極12b側(cè)壁的側(cè)墻12c ;位于所述柵極結(jié)構(gòu)12兩側(cè)的半導(dǎo)體襯底10中的源區(qū)13和漏區(qū)14，所述源區(qū)13和漏區(qū)14的晶格常數(shù)(latticeconstant)大于或小于所述半導(dǎo)體襯底10的晶格常數(shù)。所述源區(qū)13和漏區(qū)14的形成方法主要包括在形成所述柵極結(jié)構(gòu)12之后，對(duì)所述柵極結(jié)構(gòu)12兩側(cè)的半導(dǎo)體襯底10進(jìn)行刻蝕形成開口，之后通過外延生長(zhǎng)等方法在所述開口中填充源區(qū)13和漏區(qū)14。所述半導(dǎo)體襯底10的材料一般為單晶硅，對(duì)于PMOS晶體管而言，填充的源區(qū)13和漏區(qū)14的材料可以是硅鍺(SiGe)，其晶格常數(shù)大于單晶硅的晶格常數(shù)，對(duì)源區(qū)13和漏區(qū)14之間的溝道產(chǎn)生壓應(yīng)力(compressive stress),能夠提高空穴的遷移率；對(duì)于NMOS晶體管而言，填充的源區(qū)13和漏區(qū)14的材料可以是碳化硅(SiC)，其晶格常數(shù)小于單晶硅的晶格常數(shù)，對(duì)源區(qū)13和漏區(qū)14之間的溝道產(chǎn)生張應(yīng)力(tensilestress)，提高電子的遷移率。此外，為了進(jìn)一步減小源/漏接觸電容，提升器件性能，所述源區(qū)13和漏區(qū)14在形成時(shí)，往往使其表面高于所述半導(dǎo)體襯底10的表面，形成提高源/漏極結(jié)構(gòu)(raisedsource/drain structure)。但是,隨著器件尺寸的不斷減小，不論采用哪一種結(jié)構(gòu)，源區(qū)13和漏區(qū)14至半導(dǎo)體襯底10的漏電流Il6ak都越來越明顯，嚴(yán)重影響了器件的性能。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種嵌入式源/漏MOS晶體管及其形成方法，減小源區(qū)和漏區(qū)至半導(dǎo)體襯底的漏電流。為解決上述問題，本發(fā)明提供了一種嵌入式源/漏MOS晶體管，包括半導(dǎo)體襯底；柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；堆疊源/漏，嵌于所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)且暴露所述堆疊源/漏的上表面，所述堆疊源/漏包括介質(zhì)層和位于所述介質(zhì)層之上的半導(dǎo)體層。可選地，所述介質(zhì)層和/或半導(dǎo)體層的材料為晶體材料。
可選地，所述半導(dǎo)體層為P型摻雜的，所述介質(zhì)層和/或半導(dǎo)體層的晶格常數(shù)大于所述半導(dǎo)體襯底的晶格常數(shù)?？蛇x地，所述半導(dǎo)體層為N型摻雜的，所述介質(zhì)層和/或半導(dǎo)體層的晶格常數(shù)小于所述半導(dǎo)體襯底的晶格常數(shù)?？蛇x地，所述介質(zhì)層的材料為氧化釓(Gd2O3)晶體或氧化釹(Nd2O3)晶體?？蛇x地，所述半導(dǎo)體層的上表面與所述半導(dǎo)體襯底的上表面齊平或高于所述半導(dǎo)體襯底的上表面?？蛇x地，所述半導(dǎo)體層延伸至所述柵極結(jié)構(gòu)下方。
可選地，所述半導(dǎo)體層的側(cè)壁包括相接的上側(cè)壁和下側(cè)壁，所述上側(cè)壁和下側(cè)壁的相接處向所述半導(dǎo)體層的外側(cè)突出?？蛇x地，所述半導(dǎo)體襯底為絕緣體上硅襯底，所述絕緣體上硅襯底包括基底、位于所述基底上的絕緣埋層以及位于所述絕緣埋層上的表面半導(dǎo)體材料層，所述柵極結(jié)構(gòu)位于所述表面半導(dǎo)體材料層上，所述堆疊源/漏嵌于所述絕緣埋層之上的表面半導(dǎo)體材料層中，或貫穿所述表面半導(dǎo)體材料層和絕緣埋層。本發(fā)明還提供了一種嵌入式源/漏MOS晶體管的形成方法，包括提供半導(dǎo)體襯底； 在所述半導(dǎo)體襯底上形成柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底中分別形成開口 ；在所述開口中填充堆疊源/漏，所述堆疊源/漏包括介質(zhì)層和位于所述介質(zhì)層之上的半導(dǎo)體層?？蛇x地，所述介質(zhì)層和/或半導(dǎo)體層的材料為晶體材料。可選地，在形成所述半導(dǎo)體層時(shí)在其中引入P型摻雜離子，所述介質(zhì)層和/或半導(dǎo)體層的晶格常數(shù)大于所述半導(dǎo)體襯底的晶格常數(shù)。可選地，在形成所述半導(dǎo)體層時(shí)在其中引入N型摻雜離子，所述介質(zhì)層和/或半導(dǎo)體成的晶格常數(shù)小于所述半導(dǎo)體襯底的晶格常數(shù)?？蛇x地，所述介質(zhì)層的材料為氧化釓晶體或氧化釹晶體?？蛇x地，所述在所述開口中填充堆疊源/漏包括在所述開口中填充介質(zhì)層；對(duì)所述介質(zhì)層的表面部分進(jìn)行刻蝕，剩余的介質(zhì)層的上表面低于所述半導(dǎo)體襯底的上表面；在所述剩余的介質(zhì)層上形成所述半導(dǎo)體層?？蛇x地，使用外延生長(zhǎng)形成所述介質(zhì)層和半導(dǎo)體層?？蛇x地，所述半導(dǎo)體層的上表面與所述半導(dǎo)體襯底的上表面齊平或高于所述半導(dǎo)體襯底的上表面。可選地，對(duì)所述介質(zhì)層的表面部分進(jìn)行刻蝕的同時(shí)，還對(duì)所述開口兩側(cè)的半導(dǎo)體襯底進(jìn)行刻蝕，以使所述剩余的介質(zhì)層上方的開口延伸至所述柵極結(jié)構(gòu)下方?？蛇x地，所述剩余的介質(zhì)層上方的開口的側(cè)壁包括相接的上側(cè)壁和下側(cè)壁，所述上側(cè)壁和下側(cè)壁的相接處在所述半導(dǎo)體襯底內(nèi)向所述開口的外側(cè)突出?？蛇x地，所述半導(dǎo)體襯底為絕緣體上硅襯底，所述絕緣體上硅襯底包括基底、位于所述基底上的絕緣埋層以及位于所述絕緣埋層上的表面半導(dǎo)體材料層，所述柵極結(jié)構(gòu)形成于所述表面半導(dǎo)體材料層上，所述開口形成于所述絕緣埋層之上的表面半導(dǎo)體材料層中，或貫穿所述表面半導(dǎo)體材料層和絕緣埋層。與現(xiàn)有技術(shù)相比，本發(fā)明的實(shí)施例有如下優(yōu)點(diǎn)本發(fā)明實(shí)施例的嵌入式源/漏MOS晶體管及其形成方法中，位于柵極結(jié)構(gòu)兩側(cè)的堆疊源/漏分別包括介質(zhì)層和位于介質(zhì)層之上的半導(dǎo)體層，其中所述半導(dǎo)體層作為源區(qū)和漏區(qū)，所述介質(zhì)層將位于其上的半導(dǎo)體層和下方的半導(dǎo)體襯底隔離，從而有利于減小源區(qū)和漏區(qū)至半導(dǎo)體襯底的漏電流。進(jìn)一步的，所述介質(zhì)層和/或半導(dǎo)體層的材料為晶體材料，對(duì)于PMOS晶體管，所述介質(zhì)層和/或半導(dǎo)體層的晶格常數(shù)大于半導(dǎo)體襯底的晶格常數(shù)，產(chǎn)生壓應(yīng)力；對(duì)于NMOS晶體管，所述介質(zhì)層和/或半導(dǎo)體層的晶格常數(shù)小于半導(dǎo)體襯底的晶格常數(shù)，產(chǎn)生張應(yīng)力，從而有利于提高載流子的遷移率，改善器件性能。此外，所述半導(dǎo)體層還延伸至柵極結(jié)構(gòu)下方，其側(cè)壁包括相接的上側(cè)壁和下側(cè)壁，上側(cè)壁和下側(cè)壁的相接處向外側(cè)突出，有利于促進(jìn)對(duì)溝道區(qū)域的半導(dǎo)體襯底產(chǎn)生的應(yīng)力，進(jìn)一步提聞?shì)d流子遷移率。


圖I是現(xiàn)有技術(shù)的一種嵌入式源/漏MOS晶體管剖面結(jié)構(gòu)示意圖；圖2是本發(fā)明嵌入式源/漏MOS晶體管的形成方法的實(shí)施例的流程示意圖；圖3至圖8是本發(fā)明嵌入式源/漏MOS晶體管的形成方法的實(shí)施例中各中間結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖；圖9是本發(fā)明嵌入式源/漏MOS晶體管的形成方法的另一實(shí)施例形成的器件的剖面結(jié)構(gòu)示意圖。
具體實(shí)施方式

隨著器件尺寸的不斷減小，MOS晶體管的源區(qū)和漏區(qū)至半導(dǎo)體襯底的漏電流對(duì)器件性能的影響越來越大，嵌入式源/漏MOS晶體管以及提高源/漏極結(jié)構(gòu)也存在同樣的問題。本發(fā)明實(shí)施例的嵌入式源/漏MOS晶體管及其形成方法中，位于柵極結(jié)構(gòu)兩側(cè)的堆疊源/漏分別包括介質(zhì)層和位于介質(zhì)層之上的半導(dǎo)體層，其中所述半導(dǎo)體層作為源區(qū)和漏區(qū)，所述介質(zhì)層將位于其上的半導(dǎo)體層和下方的半導(dǎo)體襯底隔離，從而有利于減小源區(qū)和漏區(qū)至半導(dǎo)體襯底的漏電流。進(jìn)一步的，所述介質(zhì)層和/或半導(dǎo)體層的材料為晶體材料，對(duì)于PMOS晶體管，所述介質(zhì)層和/或半導(dǎo)體層的晶格常數(shù)大于半導(dǎo)體襯底的晶格常數(shù)，產(chǎn)生壓應(yīng)力；對(duì)于NMOS晶體管，所述介質(zhì)層和/或半導(dǎo)體層的晶格常數(shù)小于半導(dǎo)體襯底的晶格常數(shù)，產(chǎn)生張應(yīng)力，從而有利于提高載流子的遷移率，改善器件性能。此外，所述半導(dǎo)體層還延伸至柵極結(jié)構(gòu)下方，其側(cè)壁包括相接的上側(cè)壁和下側(cè)壁，上側(cè)壁和下側(cè)壁的相接處向外側(cè)突出，有利于促進(jìn)對(duì)溝道區(qū)域的半導(dǎo)體襯底產(chǎn)生的應(yīng)力，進(jìn)一步提聞?shì)d流子遷移率。
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。在以下描述中闡述了具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實(shí)施方式
的限制。圖2示出了本發(fā)明嵌入式源/漏MOS晶體管的形成方法的實(shí)施例的流程示意圖，包括步驟S21，提供半導(dǎo)體襯底；步驟S22，在所述半導(dǎo)體襯底上形成柵極結(jié)構(gòu)；
步驟S23，在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底中分別形成開口 ；步驟S24，在所述開口中填充堆疊源/漏，所述堆疊源/漏包括介質(zhì)層和位于所述介質(zhì)層之上的半導(dǎo)體層。圖3至圖8示出了本發(fā)明嵌入式源/漏MOS晶體管的形成方法的實(shí)施例中各中間結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖，下面結(jié)合圖2和圖3至圖8對(duì)該實(shí)施例進(jìn)行詳細(xì)說明。結(jié)合圖2和圖3，執(zhí)行步驟S21，提供半導(dǎo)體襯底20。所述半導(dǎo)體襯底20可以是硅襯底、硅鍺襯底、III-V族元素化合物襯底、碳化硅襯底或其疊層結(jié)構(gòu)。所述半導(dǎo)體襯底20中還形成有淺溝槽隔離結(jié)構(gòu)21，其形成方法包括在相鄰的嵌入式源/漏MOS晶體管之間的半導(dǎo)體襯底20中形成溝槽；在所述溝槽中填充介質(zhì)材料，填充的介質(zhì)材料優(yōu)選為晶體材料。若后續(xù)形成在淺溝槽隔離結(jié)構(gòu)21之間的半導(dǎo)體襯底20上的晶體管為PMOS晶體管，則所述淺溝槽隔離結(jié)構(gòu)21中填充的介質(zhì)材料的晶格常數(shù)大于半導(dǎo)體襯底20的晶格常數(shù)，以產(chǎn)生壓應(yīng)力，提高空穴的遷移率；若后續(xù)形成在淺溝槽隔離結(jié)構(gòu)21之間的半導(dǎo)體襯底20上的晶體管為NMOS晶體管，所述淺溝槽隔離結(jié)構(gòu)21中填充的介質(zhì)材料的晶格常數(shù)小于半導(dǎo)體襯底20的晶格常數(shù)，以產(chǎn)生張應(yīng)力，提高電子的遷移率，從而改善整個(gè)器件的性能。本實(shí)施例中，所述淺溝槽隔離結(jié)構(gòu)21是在形成器件之前形成的，在其他具體實(shí)施例中，也可以在形成器件之后，再在相鄰器件之間形成所述淺溝槽隔離結(jié)構(gòu)21。結(jié)合圖2和圖4，執(zhí)行步驟S22，在所述半導(dǎo)體襯底20上形成柵極結(jié)構(gòu)22。本實(shí)施例為前柵(gate-first)工藝，所述柵極結(jié)構(gòu)22包括位于半導(dǎo)體襯底20上的柵介質(zhì)層22a、位于柵介質(zhì)層22a上的柵電極22b以及包圍所述柵介質(zhì)層22a和柵電極22b的側(cè)壁的側(cè)墻22c，所述柵介質(zhì)層22a的材料可以是氧化硅，所述柵電極22b的材料可以是多晶硅或摻雜的多晶硅，所述側(cè)墻22c的材料可以是氧化硅、氮化硅或是二者的疊層結(jié)構(gòu)。當(dāng)然，本實(shí)施例的方案也適用于后柵(gate-last)工藝，在后柵工藝中，所述柵極結(jié)構(gòu)22為偽柵結(jié)構(gòu)(dummy gate)，包括偽柵電極、柵介質(zhì)層和位于其側(cè)壁的側(cè)墻。所述柵極結(jié)構(gòu)22的形成方法可以是本領(lǐng)域技術(shù)人員常見的形成方法，這里不再贅述。結(jié)合圖2和圖5，執(zhí)行步驟S23，在所述柵極結(jié)構(gòu)22兩側(cè)的半導(dǎo)體襯底20中分別形成開口 23。具體的，所述開口 23的形成過程可以包括光刻、刻蝕等本領(lǐng)域技術(shù)人員公知的步驟?？涛g形成開口 23的方法可以是干法刻蝕或濕法刻蝕，在一優(yōu)選的實(shí)施例中，可以通過在干法刻蝕中對(duì)刻蝕氣體的選擇，或是通過先干法刻蝕再濕法刻蝕的方法，使得刻蝕形成的開口 23的側(cè)壁向外側(cè)凸出，延伸至所述側(cè)墻22c下方。
結(jié)合圖2和圖8，執(zhí)行步驟S24，在所述開口中填充堆疊源/漏，所述堆疊源/漏包括介質(zhì)層24和位于所述介質(zhì)層24之上的半導(dǎo)體層25。具體的，首先參考圖6，在所述開口中填充介質(zhì)層24，其形成方法可以是外延生長(zhǎng)，具體可以是氣相外延生長(zhǎng)或固相外延生長(zhǎng)。作為一個(gè)優(yōu)選的實(shí)施例，所述介質(zhì)層24的材料為晶體材料，可以是氧化釓或氧化釹，在形成介質(zhì)層24的過程中，可以通過在其中引入摻雜離子的方法，使形成的介質(zhì)層24的晶格常數(shù)大于或小于半導(dǎo)體襯底20的晶格常數(shù)。具體的，若要形成PMOS晶體管，則介質(zhì)層24的晶格常數(shù)大于半導(dǎo)體襯底20的晶格常數(shù)；若要形成NMOS晶體管，則介質(zhì)層24的晶格常數(shù)小于半導(dǎo)體襯底20的晶格常數(shù)，從而對(duì)柵極結(jié)構(gòu)22下方的溝道區(qū)域形成壓應(yīng)力或張應(yīng)力，提高載流子遷移率。當(dāng)然，在其他具體實(shí)施例中，所述介質(zhì)層24也可以是非晶體材料。之后參考圖7，對(duì)所述介質(zhì)層24的表面部分進(jìn)行刻蝕，使得剩余的介質(zhì)層24的上表面低于半導(dǎo)體襯底20的上表面。在刻蝕過程中，通過控制刻蝕速率和刻蝕時(shí)間，可以控制剩余的介質(zhì)層24上方的開口 23的深度，使其深度與預(yù)計(jì)形成的漏區(qū)和漏區(qū)的深度相適應(yīng)。此外，在對(duì)介質(zhì)層24的刻蝕過程中，還一并清除附著在剩余的介質(zhì)層24上方的開口 23側(cè)壁的介質(zhì)層，避免在后續(xù)形成源區(qū)和漏區(qū)之后，附著的介質(zhì)層對(duì)溝道區(qū)域的電流的影響。作為一個(gè)優(yōu)選的實(shí)施例，本實(shí)施例中，在刻蝕介質(zhì)層24的同時(shí)，通過調(diào)整干法刻蝕中的刻蝕氣體，或是先采用干法刻蝕后采用濕法刻蝕的方法，同時(shí)刻蝕開口 23側(cè)壁的半導(dǎo)體襯底20，使得形成的開口 23延伸至柵極結(jié)構(gòu)22下方，如可以是延伸至側(cè)墻22c下方。具體的，所述開口 23的側(cè)壁包括相接的上側(cè)壁23a和下側(cè)壁23b，所述上側(cè)壁23a和下側(cè)壁23b的相接處向外側(cè)突出，使得開口 23的側(cè)壁呈“鉆石型”。之后參考圖8，在剩余的介質(zhì)層24上形成半導(dǎo)體層25，所述半導(dǎo)體層25填充剩余的介質(zhì)層24上方的開口。所述半導(dǎo)體層25的形成方法可以是外延生長(zhǎng)，如氣相外延生長(zhǎng)或固相外延生長(zhǎng)等。所述半導(dǎo)體層25的材料為半導(dǎo)體材料，優(yōu)選為晶體材料，可以是單晶硅、單晶硅鍺、單晶碳化硅等。所述半導(dǎo)體層25分別作為形成的嵌入式源/漏MOS晶體管的源區(qū)和漏區(qū)，其上表面可以與半導(dǎo)體襯底20的上表面齊平，也可以高于半導(dǎo)體襯底20的上表面以形成提高源/漏結(jié)構(gòu)，降低接觸電阻。在形成半導(dǎo)體層25的過程中，可以在其中原位(in-situ)的引入摻雜離子，對(duì)于PMOS晶體管，引入P型摻雜離子，如硼離子、銦離子等；對(duì)于NMOS晶體管，引入N型摻雜離子，如磷離子、砷離子等。作為一個(gè)優(yōu)選的實(shí)施例，所述半導(dǎo)體層25的材料為晶體材料，且對(duì)于PMOS晶體管，其晶格常數(shù)大于半導(dǎo)體襯底20的晶格常數(shù)，以對(duì)溝道區(qū)域產(chǎn)生壓應(yīng)力，提高空穴遷移率；對(duì)于NMOS晶體管，其晶格常數(shù)小于半導(dǎo)體襯底20的晶格常數(shù)，以對(duì)溝道區(qū)與產(chǎn)生張應(yīng)力，提高電子遷移率。具體的，本實(shí)施例中半導(dǎo)體襯底20的材料為單晶硅，則對(duì)于PMOS晶體管，半導(dǎo)體層25的材料可以是硅鍺，對(duì)于NMOS晶體管，半導(dǎo)體層25的材料可以是碳化硅。當(dāng)然，在其他具體實(shí)施例中，所述半導(dǎo)體層25的材料也可以與半導(dǎo)體襯底20的材料相同。所述半導(dǎo)體層25延伸至柵極結(jié)構(gòu)22下方，具體延伸至側(cè)墻22c的下方。半導(dǎo)體層25的側(cè)壁形貌與前述的介質(zhì)層24上方開口的側(cè)壁形貌相適應(yīng)，包括相接的上側(cè)壁25a和下側(cè)壁25b，其相接點(diǎn)向外側(cè)突出，即向溝道區(qū)域突出，從而有利于促進(jìn)對(duì)MOS晶體管的溝道區(qū)域產(chǎn)生應(yīng)力，提高載流子遷移率。、
所述半導(dǎo)體層25作為形成的嵌入式源/漏MOS晶體管的源區(qū)和漏區(qū)，由于其下方形成有介質(zhì)層24，使得源區(qū)和漏區(qū)與半導(dǎo)體襯底20之間的漏電流的通路被隔斷，有利于減小源區(qū)和漏區(qū)至半導(dǎo)體襯底20的漏電流，降低器件的功耗。至此，本實(shí)施例形成的嵌入式源/漏MOS晶體管的結(jié)構(gòu)如圖8所示，包括半導(dǎo)體襯底20 ;柵極結(jié)構(gòu)22，位于所述半導(dǎo)體襯底20上；堆疊源/漏，嵌于所述柵極結(jié)構(gòu)22兩側(cè)的半導(dǎo)體襯底20內(nèi)且暴露所述堆疊源/漏的上表面，所述堆疊源/漏包括介質(zhì)層24和位于所述介質(zhì)層24之上的半導(dǎo)體層25，也即暴露出的是半導(dǎo)體層25的上表面。此外，所述半導(dǎo)體襯底20中還形成有淺溝槽隔離結(jié)構(gòu)21，位于相鄰的嵌入式源/漏MOS晶體管之間的半導(dǎo)體襯底20中，所述淺溝槽隔離結(jié)構(gòu)21中填充的介質(zhì)材料為晶體材料。本實(shí)施例中，所述柵極結(jié)構(gòu)22包括位于半導(dǎo)體襯底20上的柵介質(zhì)層22a、位于柵介質(zhì)層22a上的柵電極22b以及包圍柵電極22b和柵介質(zhì)層22a的側(cè)壁的側(cè)墻22c。所述介質(zhì)層24和半導(dǎo)體層25的材料為晶體材料，根據(jù)晶體管的類型，其晶格常數(shù)大于或小于半導(dǎo)體襯底20的晶格常數(shù)，具體請(qǐng)參見上文所述內(nèi)容。此外，所述半導(dǎo)體層25還延伸至柵極結(jié)構(gòu)22下方，其側(cè)壁包括相接的上側(cè)壁25a和下側(cè)壁25b，相接處向外側(cè)突出，有利于促進(jìn) 對(duì)溝道區(qū)域的應(yīng)力。圖9示出了另一實(shí)施例形成的嵌入式源/漏MOS晶體管的剖面結(jié)構(gòu)示意圖，該實(shí)施例中采用的半導(dǎo)體襯底為絕緣體上硅襯底，所述絕緣體上硅襯底包括基底30a、位于基底30a上的絕緣埋層(buried insulator) 30b和位于絕緣埋層30b上的表面半導(dǎo)體材料層30c。所述表面半導(dǎo)體材料層30c中可以形成有淺溝槽隔離結(jié)構(gòu)31。所述嵌入式源/漏MOS晶體管還包括柵極結(jié)構(gòu)32，柵極結(jié)構(gòu)32包括位于表面半導(dǎo)體材料層30c上的柵介質(zhì)層32a、位于柵介質(zhì)層32a上的柵電極32b以及位于柵介質(zhì)層32a和柵電極32b的側(cè)壁的側(cè)墻32c ;嵌于柵極結(jié)構(gòu)32兩側(cè)的半導(dǎo)體襯底的堆疊源/漏，所述堆疊源/漏包括介質(zhì)層34和位于介質(zhì)層34上的半導(dǎo)體材料層35。本實(shí)施例中，所述堆疊源/漏貫穿所述表面半導(dǎo)體材料層30c和絕緣埋層30b，在其他具體實(shí)施例中，所述堆疊源/漏還可以僅嵌于所述絕緣埋層30b之上的表面半導(dǎo)體材料層30c中，而不貫穿所述表面半導(dǎo)體材料層30c和絕緣埋層30b。所述堆疊源/漏是否貫穿所述表面半導(dǎo)體材料層30c和絕緣埋層30b，可以通過在刻蝕柵極結(jié)構(gòu)32兩側(cè)的半導(dǎo)體襯底形成開口的過程中，控制開口是否貫穿所述表面半導(dǎo)體材料層30c和絕緣埋層30b來實(shí)現(xiàn)。圖9中所示結(jié)構(gòu)的各膜層的材料及形成方法請(qǐng)參見前一實(shí)施例，這里不再贅述。本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
權(quán)利要求
1.一種嵌入式源/漏MOS晶體管，其特征在于，包括 半導(dǎo)體襯底； 柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上； 堆疊源/漏，嵌于所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)且暴露所述堆疊源/漏的上表面，所述堆疊源/漏包括介質(zhì)層和位于所述介質(zhì)層之上的半導(dǎo)體層。
2.根據(jù)權(quán)利要求I所述的嵌入式源/漏MOS晶體管，其特征在于，所述介質(zhì)層和/或半導(dǎo)體層的材料為晶體材料。
3.根據(jù)權(quán)利要求2所述的嵌入式源/漏MOS晶體管，其特征在于，所述半導(dǎo)體層為P型摻雜的，所述介質(zhì)層和/或半導(dǎo)體層的晶格常數(shù)大于所述半導(dǎo)體襯底的晶格常數(shù)。
4.根據(jù)權(quán)利要求2所述的嵌入式源/漏MOS晶體管，其特征在于，所述半導(dǎo)體層為N型摻雜的，所述介質(zhì)層和/或半導(dǎo)體層的晶格常數(shù)小于所述半導(dǎo)體襯底的晶格常數(shù)。
5.根據(jù)權(quán)利要求2所述的嵌入式源/漏MOS晶體管，其特征在于，所述介質(zhì)層的材料為氧化釓晶體或氧化釹晶體。
6.根據(jù)權(quán)利要求I至5中任一項(xiàng)所述的嵌入式源/漏MOS晶體管，其特征在于，所述半導(dǎo)體層的上表面與所述半導(dǎo)體襯底的上表面齊平或高于所述半導(dǎo)體襯底的上表面。
7.根據(jù)權(quán)利要求I至5中任一項(xiàng)所述的嵌入式源/漏MOS晶體管，其特征在于，所述半導(dǎo)體層延伸至所述柵極結(jié)構(gòu)下方。
8.根據(jù)權(quán)利要求7所述的嵌入式源/漏MOS晶體管，其特征在于，所述半導(dǎo)體層的側(cè)壁包括相接的上側(cè)壁和下側(cè)壁，所述上側(cè)壁和下側(cè)壁的相接處向所述半導(dǎo)體層的外側(cè)突出。
9.根據(jù)權(quán)利要求I至5中任一項(xiàng)所述的嵌入式源/漏MOS晶體管，其特征在于，所述半導(dǎo)體襯底為絕緣體上硅襯底，所述絕緣體上硅襯底包括基底、位于所述基底上的絕緣埋層以及位于所述絕緣埋層上的表面半導(dǎo)體材料層，所述柵極結(jié)構(gòu)位于所述表面半導(dǎo)體材料層上，所述堆疊源/漏嵌于所述絕緣埋層之上的表面半導(dǎo)體材料層中，或貫穿所述表面半導(dǎo)體材料層和絕緣埋層。
10.一種嵌入式源/漏MOS晶體管的形成方法，其特征在于，包括 提供半導(dǎo)體襯底； 在所述半導(dǎo)體襯底上形成柵極結(jié)構(gòu)； 在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底中分別形成開口； 在所述開口中填充堆疊源/漏，所述堆疊源/漏包括介質(zhì)層和位于所述介質(zhì)層之上的半導(dǎo)體層。
11.根據(jù)權(quán)利要求10所述的嵌入式源/漏MOS晶體管的形成方法，其特征在于，所述介質(zhì)層和/或半導(dǎo)體層的材料為晶體材料。
12.根據(jù)權(quán)利要求11所述的嵌入式源/漏MOS晶體管的形成方法，其特征在于，在形成所述半導(dǎo)體層時(shí)在其中引入P型摻雜離子，所述介質(zhì)層和/或半導(dǎo)體層的晶格常數(shù)大于所述半導(dǎo)體襯底的晶格常數(shù)。
13.根據(jù)權(quán)利要求11所述的嵌入式源/漏MOS晶體管的形成方法，其特征在于，在形成所述半導(dǎo)體層時(shí)在其中引入N型摻雜離子，所述介質(zhì)層和/或半導(dǎo)體成的晶格常數(shù)小于所述半導(dǎo)體襯底的晶格常數(shù)。
14.根據(jù)權(quán)利要求11所述的嵌入式源/漏MOS晶體管的形成方法，其特征在于，所述介質(zhì)層的材料為氧化釓晶體或氧化釹晶體。
15.根據(jù)權(quán)利要求10所述的嵌入式源/漏MOS晶體管的形成方法，其特征在于，所述在所述開口中填充堆疊源/漏包括 在所述開口中填充介質(zhì)層； 對(duì)所述介質(zhì)層的表面部分進(jìn)行刻蝕，剩余的介質(zhì)層的上表面低于所述半導(dǎo)體襯底的上表面； 在所述剩余的介質(zhì)層上形成所述半導(dǎo)體層。
16.根據(jù)權(quán)利要求15所述的嵌入式源/漏MOS晶體管的形成方法，其特征在于，使用外延生長(zhǎng)形成所述介質(zhì)層和半導(dǎo)體層。
17.根據(jù)權(quán)利要求10至16中任一項(xiàng)所述的嵌入式源/漏MOS晶體管的形成方法，其特征在于，所述半導(dǎo)體層的上表面與所述半導(dǎo)體襯底的上表面齊平或高于所述半導(dǎo)體襯底的上表面。
18.根據(jù)權(quán)利要求14所述的嵌入式源/漏MOS晶體管的形成方法，其特征在于，對(duì)所述介質(zhì)層的表面部分進(jìn)行刻蝕的同時(shí)，還對(duì)所述開口兩側(cè)的半導(dǎo)體襯底進(jìn)行刻蝕，以使所述剩余的介質(zhì)層上方的開口延伸至所述柵極結(jié)構(gòu)下方。
19.根據(jù)權(quán)利要求18所述的嵌入式源/漏MOS晶體管的形成方法，其特征在于，所述剩余的介質(zhì)層上方的開口的側(cè)壁包括相接的上側(cè)壁和下側(cè)壁，所述上側(cè)壁和下側(cè)壁的相接處在所述半導(dǎo)體襯底內(nèi)向所述開口的外側(cè)突出。
20.根據(jù)權(quán)利要求10至16中任一項(xiàng)所述的嵌入式源/漏MOS晶體管的形成方法，其特征在于，所述半導(dǎo)體襯底為絕緣體上娃襯底，所述絕緣體上娃襯底包括基底、位于所述基底上的絕緣埋層以及位于所述絕緣埋層上的表面半導(dǎo)體材料層，所述柵極結(jié)構(gòu)形成于所述表面半導(dǎo)體材料層上，所述開口形成于所述絕緣埋層之上的表面半導(dǎo)體材料層中，或貫穿所述表面半導(dǎo)體材料層和絕緣埋層。
全文摘要
一種嵌入式源/漏MOS晶體管及其形成方法，所述嵌入式源/漏MOS晶體管包括半導(dǎo)體襯底；柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；堆疊源/漏，嵌于所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)且暴露所述堆疊源/漏的上表面，所述堆疊源/漏包括介質(zhì)層和位于所述介質(zhì)層之上的半導(dǎo)體層。本發(fā)明能夠隔斷源區(qū)和漏區(qū)至半導(dǎo)體襯底的漏電流通路，有利于減小源區(qū)和漏區(qū)至半導(dǎo)體襯底的漏電流。
文檔編號(hào)H01L29/78GK102760765SQ201110112309
公開日2012年10月31日 申請(qǐng)日期2011年4月29日 優(yōu)先權(quán)日2011年4月29日
發(fā)明者梁擎擎, 趙超, 鐘匯才 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所