專利名稱：具有pd器件層的soc及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種三維具有光電二極管(PD，photodiode)器件層的SOC (system on chip,片上集成系統(tǒng))及其制造方法。
背景技術(shù)：
隨著信息技術(shù)及半導(dǎo)體技術(shù)的迅猛發(fā)展及廣泛應(yīng)用，集成電路技術(shù)自發(fā)明以來，一直朝著提高器件系統(tǒng)性能，降低單位功能成本的方向發(fā)展。正如摩爾定律所述，集成電路芯片的大小每I. 5年增加2倍，同時(shí)單個(gè)基本器件的面積減小到原來的1/2。集成電路的基本器件可以分為有源器件與無源器件。有源器件主要有MOS (金屬-氧化物-半導(dǎo)體)器件，雙極器件及最基本的二極管，無源器件主要有電阻，電容及電感。利用這些基本器件，可 以組合構(gòu)成邏輯電路，存儲(chǔ)器，傳感器，模擬/數(shù)字轉(zhuǎn)換電路，射頻電路，高壓驅(qū)動(dòng)電路等等各種功能電路?，F(xiàn)在工業(yè)界有一個(gè)非常明顯的趨勢在于將多個(gè)由不同單元器件構(gòu)成的不同功能電路集成的同一芯片上，SOC就是該技術(shù)的集中體現(xiàn)。目前，SOC主要是在同一半導(dǎo)體表面制造各種不同功能，尺寸的器件，以實(shí)現(xiàn)多功能系統(tǒng)的二維集成。但是，不同的器件對(duì)于制程的精度，成本要求不同。以MOS器件柵極尺寸為例隨著半導(dǎo)體技術(shù)的不斷進(jìn)步，高速數(shù)字邏輯器件的柵極尺寸不斷縮小(0.5i!m，
0.35 u m, 0. 25 u m, 0. 18 u m, 0. 13 u m, 9Onm, 65nm, 45nm, 32nm, 28mm......)，但是基于可靠
性，功耗的考慮，器件的工作電壓也在不斷地減小當(dāng)中，經(jīng)歷了 5V，3. 3V，1.8V，1.2V這樣不斷的減少。但是外圍接口電路及高壓驅(qū)動(dòng)電路中的器件必須能夠承受高壓以便于與外界交換信息。在電壓確定的情況下，器件的柵極尺寸不能隨著產(chǎn)品的升級(jí)換代不斷減少。這就導(dǎo)致了在SOC同一平面上必須采用兩種尺寸相差很大的結(jié)構(gòu)。眾所周知，在半導(dǎo)體制程當(dāng)中，高精度光刻的設(shè)備及工藝成本一直是全部成本的最大比例構(gòu)成。如果將高壓器件和高速邏輯器件的柵極在同一平面，同一步驟同時(shí)完成，高精度光刻設(shè)備的產(chǎn)能就不能得到有效地應(yīng)用，而且現(xiàn)有先進(jìn)的CMOS工藝平臺(tái)由于受到芯片面積的限制，難于依據(jù)實(shí)際需要采用合適的電壓驅(qū)動(dòng)值，往往在需要電壓與芯片面積之間折衷，采用折衷值的電壓驅(qū)動(dòng)值而不是最優(yōu)值。半導(dǎo)體產(chǎn)業(yè)另一個(gè)明顯的趨勢就是SIP (system in package)和3D (dimension)IC(Integrated Circuit)。前者是利用封裝技術(shù)將多個(gè)單一不同功能的芯片封裝在同一管殼當(dāng)中。這一技術(shù)的難點(diǎn)在于封裝技術(shù)的復(fù)雜性及由于寄生效應(yīng)帶來的性能衰減。就3DIC而言，該技術(shù)是利用TSV(ThroughSilicon Via,娃貫通過孔)將多片減薄(20 y m)后的IC疊加，互連起來以實(shí)現(xiàn)更加強(qiáng)大的功能和更高的密度，在TSV(Thr0ugh Silicon Via)實(shí)現(xiàn)多片集成電路三維堆疊現(xiàn)有技術(shù)當(dāng)中必須引入Deep RIE(Reactive Ion Etch)這種CMOS非標(biāo)準(zhǔn)設(shè)備與TSV這種非標(biāo)準(zhǔn)制程。多片IC既可以是相同的芯片，也可以是不同的芯片。相比SIP而言，3DIC的性能有所提高，但是襯底減薄后的操作存在很大的挑戰(zhàn)。同時(shí)由于實(shí)際工藝的限制，減薄幾乎不可能實(shí)現(xiàn)IOym以下的尺寸，這就限制了系統(tǒng)性能的進(jìn)一步提聞。
傳統(tǒng)集成電路只能與外界環(huán)境實(shí)現(xiàn)電信號(hào)或者RF信號(hào)的交換。當(dāng)MEMS(Micrc)Electrical Mechanical System,微機(jī)電系統(tǒng))出現(xiàn)以后,特別是與集成電路結(jié)合起來以后，能夠?qū)崿F(xiàn)聲，光，電，機(jī)械信號(hào)與外界的交流。由以上的介紹可以得知，集成電路或者集成電路系統(tǒng)一直追求降低成本，減少功耗，增強(qiáng)功能，提高密度。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種具有ro器件層的soc及其制造方法，從而可以降低SOC的成本，增強(qiáng)SOC的功能。一種具有ro器件層的S0C，包括半導(dǎo)體襯底，利用所述半導(dǎo)體襯底形成的半導(dǎo)體器件層，位于所述半導(dǎo)體器件層上層的至少一層局部/全局互連金屬層，還包括利用半導(dǎo) 體材料在所述互連金屬層上層形成的ro器件層。一種所述的具有ro器件層的soc的制造方法，包括形成半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，利用所述半導(dǎo)體襯底形成的半導(dǎo)體器件層，位于所述半導(dǎo)體器件層上層的至少一層局部/全局互連金屬層；還包括步驟利用半導(dǎo)體材料在所述互連金屬層上層形成ro器件層。與現(xiàn)有技術(shù)相比，本發(fā)明主要具有以下優(yōu)點(diǎn)本發(fā)明克服了現(xiàn)有技術(shù)中在單一半導(dǎo)體襯底上構(gòu)建單層半導(dǎo)體器件的技術(shù)缺陷，通過在利用半導(dǎo)體襯底形成的半導(dǎo)體器件層及互連金屬層上層利用半導(dǎo)體材料再形成ro器件層，這樣使得所述半導(dǎo)體器件層和ro器件層不是分布在同一半導(dǎo)體襯底層，而是形成了多層的三維結(jié)構(gòu)，從而降低了 soc的成本，增強(qiáng)了其功能。


通過附圖中所示的本發(fā)明的優(yōu)選實(shí)施例的更具體說明，本發(fā)明的上述及其它目的、特征和優(yōu)勢將更加清晰。在全部附圖中相同的附圖標(biāo)記指示相同的部分。并未刻意按實(shí)際尺寸等比例縮放繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。圖I是本發(fā)明的具有ro器件層的soc制造方法的流程圖；圖2是本發(fā)明一實(shí)施例的具有F1D器件層的SOC的不意圖。
具體實(shí)施例方式由背景技術(shù)可知，集成電路或者集成電路系統(tǒng)一直追求降低成本，減少功耗，增強(qiáng)功能，提高密度。因此，本發(fā)明由二維的片上系統(tǒng)向三維集成電路堆疊系統(tǒng)發(fā)展，由多片三維集成電路通過TSV堆疊向單片式三維集成電路堆疊，以及在單一襯底上實(shí)現(xiàn)三維集成電路與MEMS器件的集成能夠最大限度地降低成本，增強(qiáng)功能。本發(fā)明的發(fā)明人經(jīng)過大量的實(shí)驗(yàn)研究，發(fā)明了一種具有ro器件層的soc及其制造方法，從而克服了現(xiàn)有技術(shù)中利用單一半導(dǎo)體襯底形成半導(dǎo)體器件的技術(shù)缺陷，通過在利用半導(dǎo)體襯底形成的半導(dǎo)體器件層及互連金屬層上層再形成ro器件層，使得所述半導(dǎo)體器件層和ro器件層不是分布在同一半導(dǎo)體襯底層，而是形成了多層的三維結(jié)構(gòu)，從而降低了 soc的成本，增強(qiáng)了其功能。
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)現(xiàn)方式做詳細(xì)的說明。本發(fā)明利用示意圖進(jìn)行詳細(xì)描述，在詳述本發(fā)明實(shí)施例時(shí)，為便于說明，表示器件結(jié)構(gòu)的剖面圖會(huì)不依一般比例作局部放大，而且所述示意圖只是實(shí)例，其在此不應(yīng)限制本發(fā)明保護(hù)的范圍。此外，在實(shí)際制作中應(yīng)包含長度、寬度及深度的三維空間尺寸。圖I是本發(fā)明的具有ro器件層的soc制造方法的流程圖，如圖I所示，本發(fā)明的具有ro器件層的soc制造方法包括下列步驟S10,形成半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，利用所述半導(dǎo)體襯底形成的半導(dǎo)體器 件層，位于所述半導(dǎo)體器件層上層的至少一層局部/全局互連金屬層；S20，利用半導(dǎo)體材料在所述互連金屬層上層形成ro器件層。圖2是本發(fā)明一實(shí)施例的具有ro器件層的SOC的示意圖，下面結(jié)合圖I至圖2對(duì)本實(shí)施例的具有ro器件層的SOC的制造方法和結(jié)構(gòu)進(jìn)行說明。首先，執(zhí)行步驟S10，參考圖2，提供半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底101、半導(dǎo)體器件層103,覆蓋半導(dǎo)體器件層103的第一介電層105,位于第一介電層105上的至少一層局部/全局互連金屬層106，在本實(shí)施例中，包括兩層所述互連金屬層106。在本實(shí)施例中，所述半導(dǎo)體襯底101也可以是單晶硅、鍺或硅鍺化合物或其組合中的任意一種。所述半導(dǎo)體器件層103由單晶硅襯底、構(gòu)造在單晶硅襯底表面的高速邏輯集成電路或者高密度存儲(chǔ)陣列、及疊加于單晶硅襯底表面以上的多層局部/全局互連金屬線構(gòu)成的高速，高性能，高密度硅集成電路功能層構(gòu)成。在本實(shí)施例中，具體的，所述半導(dǎo)體器件層103是利用半導(dǎo)體襯底101形成的，其具體可以包括NMOS晶體管、PMOS晶體管或者CMOS器件、二極管、SRAM、DRAM、可編程存儲(chǔ)器件。例如在本實(shí)施例中所述半導(dǎo)體器件層103包括NMOS晶體管和PMOS晶體管，則PMOS晶體管和NMOS晶體管的柵極103G為在半導(dǎo)體襯底101上形成的氧化硅層和多晶硅層構(gòu)成，源電極103S和漏電極103D為在柵極103G兩側(cè)的半導(dǎo)體襯底101進(jìn)行摻雜形成的，其中PMOS晶體管的源電極103S、漏電極103D和溝道區(qū)所在的半導(dǎo)體襯底101中還可以具有N阱104，所述N阱用于PMOS和NMOS晶體管之間的隔離。所述第一介電層105覆蓋所述半導(dǎo)體器件層103，上述半導(dǎo)體結(jié)構(gòu)可以利用本領(lǐng)域技術(shù)人員熟知的方法形成，因此不在贅述。接著，執(zhí)行步驟S20，繼續(xù)參考圖2，在互連金屬層106 (和/或第一介電層105)上層利用半導(dǎo)體材料形成ro器件層108，所述互連金屬層106和ro器件層108之間可以用第二介電層107進(jìn)行絕緣隔離。在本實(shí)施例中，所述ro器件層108由多層非晶/多晶硅(或鍺硅，鍺)的ro器件及其互連金屬線構(gòu)成的低密度，高電壓器件功能層。所述ro器件層108可以由一層或者是多層ro器件構(gòu)成，每一層的ro器件構(gòu)成一個(gè)子功能層；各子功能層之內(nèi)可以是單一 ro器件，也可以是多個(gè)ro器件的組合。各子功能層之間根據(jù)需要通過金屬插塞/互連金屬線電學(xué)相連，同時(shí)根據(jù)需要與硅集成電路功能層之間通過金屬插塞/互連金屬線電學(xué)相連，以實(shí)現(xiàn)預(yù)設(shè)的功能。在H)器件層108之上還可以具有全局互連金屬線、Pad(襯墊)和第三介電層109。在本實(shí)施例中，在形成ro器件層108的步驟之前還可以包括先在互連金屬層106上形成第二介電層107，然后再根據(jù)需要在第二介電層107中形成反射隔離層201。具體的，可以利用CVD(化學(xué)氣相淀積)、PVD(物理氣相淀積)或ALD(原子層淀積)的方法第二介電層107上淀積金屬，例如金屬鋁，所述淀積的金屬構(gòu)成反射隔離層201，所述反射隔離層201可以通過金屬互連線連接固定電位，例如接地GND，從而所述反射隔離層201可以用于對(duì)所述反射隔離層201下層的半導(dǎo)體器件層和所述反射隔離層201上層的ro器件層之間進(jìn)行電性隔離，防止串?dāng)_。另外所述反射隔離層201還可以起到反射的作用，將從ro器件層上方射入的光線 再發(fā)射進(jìn)ro器件層，從而使得ro層可以更好的采集光線。所述PD器件層可以包括一層或者多層ro器件，每一層ro器件還可以包括一個(gè)或者多個(gè)I3D器件，每個(gè)H)器件包括P型半導(dǎo)體材料層108a和位于P型半導(dǎo)體材料層108a上的N型半導(dǎo)體材料層108b。在一個(gè)優(yōu)選的實(shí)施方式中，P型半導(dǎo)體材料層108a還包括第一 P型半導(dǎo)體材料層1081和第二 P型半導(dǎo)體材料層1082，所述第一 P型半導(dǎo)體材料層的P型離子濃度大于第二 P型半導(dǎo)體材料層的P型離子濃度。在本實(shí)施例中，為了方便說明，下面結(jié)合圖2僅對(duì)具有一層ro器件的ro器件層，并且每一層ro器件包括一個(gè)ro器件進(jìn)行描述。然后，在所述反射隔離層201上淀積半導(dǎo)體材料，所述半導(dǎo)體材料可以為非晶硅層、多晶硅層、硅鍺化合物層、鍺層或其組合中的任意一種。所述鍺硅化合物可以為SiGe。具體的形成ro器件層的方法如下第一步淀積第一 P型半導(dǎo)體材料層1081，所述淀積方法可以為可以利用CVD、PVD或ALD。例如可以在350攝氏度以下，利用CVD的方法淀積硅鍺化合物，同時(shí)原位摻雜P型離子，例如摻雜硼離子。所述原位摻雜可以在CVD的同時(shí)向腔室中通入硼離子。也可以在CVD硅鍺化合物之后采用離子注入的方式摻雜P離子。CVD硅鍺化合物可以利用現(xiàn)有成熟的Si/GeSi/Ge低溫(例如小于450攝氏度,低于集成電路后端溫度的最高限制)沉積技術(shù)。形成的第一 P型半導(dǎo)體材料層1081厚度為IOnm-I u m，硼離子的濃度為lel7/cm3-le19/cm3。第二步，停止向CVD腔室中加入硼離子，繼續(xù)利用CVD形成第二 P型半導(dǎo)體材料層1082。具體的CVD硅鍺化合物可以利用現(xiàn)有成熟的Si/GeSi/Ge低溫沉積技術(shù)。CVD的溫度介于200至500攝氏度之間，可以采用350攝氏度。所述第二半導(dǎo)體材料層1082的材料為鍺硅化合物，例如SiGe，由于在該步CVD時(shí)腔室中雖然停止了加入硼離子，但是還會(huì)有殘余的硼離子，因此形成的硅鍺化合物層本身具有弱P型，因此就形成了第二 P型半導(dǎo)體材料層1082，第二 P半導(dǎo)體材料層1082的硼離子濃度為小于lel7/cm3，第二 P型半導(dǎo)體材料層1082 的厚度為 lnm-1 iim。第三步，再繼續(xù)利用CVD的方法形成N型半導(dǎo)體材料層108b，N型半導(dǎo)體材料層108b的材料為硅鍺化合物，例如SiGe，CVD形成硅鍺化合物層之后，利用離子注入的方式向其中摻雜N型離子，例如磷離子或砷離子，具體的離子注入的方法是本領(lǐng)域技術(shù)人員熟知的，因此不再贅述，形成N型半導(dǎo)體材料層108b，N型半導(dǎo)體材料層107b的磷離子濃度可以為 5el9/cm3_5e22/cm3。最后，再將所述P型半導(dǎo)體材料層108a和N型半導(dǎo)體材料層108b通過金屬插塞或者互連線導(dǎo)電連接其它的控制電路，例如連接半導(dǎo)體器件103，所述P型半導(dǎo)體材料層108a和N型半導(dǎo)體材料層108b構(gòu)成光電二極管，從而使得光電二極管可以實(shí)現(xiàn)對(duì)光線的采集和輸出，所述互連線可以在N型半導(dǎo)體材料層108b上形成。本領(lǐng)域技術(shù)人員熟知的，由于器件之間絕緣隔離的需要，在相鄰層的器件層之間都需要利用介電層進(jìn)行隔離，因此對(duì)于介電層的形成以及結(jié)構(gòu)都不做過多說明。例如半導(dǎo)體器件層和互連金屬層之間利用第一介電層隔離，互連金屬層和ro器件層之間利用第二介電層隔離，同樣在不同層的ro器件之間也需要利用介電層隔離，所述介電層通常選自Si02或者摻雜的Si02，例如USG(Undoped silicon glass，沒有摻雜的硅玻璃)、BPSG(Borophosphosilicateglass,慘雜砸憐的娃玻璃)、BSG(borosilicate glass,慘雜砸的硅玻璃)、PSG(Phosphosilitcate Glass，摻雜磷的硅玻璃)或FSG等介電材料，所述介電材料用于實(shí)現(xiàn)器件、金屬連線間的絕緣隔離，進(jìn)一步采用低介電常數(shù)(K)材料能夠減少寄生電容，提高系統(tǒng)性能。所述介電層可以采用化學(xué)氣相淀積(CVD)形成，包括常壓化學(xué)氣相淀積(APCVD)、低壓化學(xué)氣相淀積(LPCVD)、等離子體輔助化學(xué)氣相淀積等。本領(lǐng)域技術(shù)人員熟知的，為了器件之間導(dǎo)通的需要在相鄰層的器件層之間都需要利用金屬插塞和金屬線進(jìn)行導(dǎo)通，因此對(duì)于金屬插塞和金屬線的形成以及結(jié)構(gòu)也都不做過多說明。在圖2中只示意出了單層的ro器件層，實(shí)際上在圖2所示的ro器件層上還可以利用上述方法再形成多層ro器件層。 在圖2中只示意出了一個(gè)ro器件，實(shí)際上每層的ro器件可以包括多個(gè)導(dǎo)電互連的多個(gè)ro器件。本發(fā)明克服了現(xiàn)有CMOS集成電路技術(shù)當(dāng)中只能在單晶硅襯底表面構(gòu)造有源電學(xué)器件以及不能在CMOS后端金屬互連制程中構(gòu)造有源器件的限制。利用現(xiàn)有成熟的Si/GeSi/Ge低溫(例如200攝氏度 500攝氏度，低于集成電路后端溫度的最高限制)沉積技術(shù)，及Si/GeSi/Ge低溫?fù)诫s激活的特性，實(shí)現(xiàn)了 Si/GeSi/Ge I3D器件結(jié)構(gòu)與CMOS工藝，特別是與CMOS后端金屬互連工藝的完全兼容。本發(fā)明克服了現(xiàn)有二維SOC技術(shù)當(dāng)中必須利用先進(jìn)的光刻制程同時(shí)實(shí)現(xiàn)最小尺寸及大尺寸的缺點(diǎn)?？梢詫⒆钚〕叽缙骷c大尺寸器件分別制作在硅功能層和非/多晶Si/SiGe/Ge 功能層。這樣先進(jìn)的光刻制程只需要實(shí)現(xiàn)最小尺寸結(jié)構(gòu)的制作，提高了先進(jìn)光刻制程的利用率，同時(shí)能夠有效地降低成本，提高良率。繼續(xù)參考圖2，在一個(gè)優(yōu)選的實(shí)施中，還可以進(jìn)一步的在ro器件層108上，形成MEMS器件層221。所述MEMS器件層221由金屬層221a，介電層221b，以及非晶/多晶硅(或鍺硅，鍺)在介電層221b表面通過犧牲層(光刻膠，SiGe/Ge，非晶碳)技術(shù)在介電層221b形成的空腔內(nèi)形成的各種MEMS結(jié)構(gòu)221c (包括各種傳感器，執(zhí)行器及無源電學(xué)器件)構(gòu)成。MEMS器件層221構(gòu)成MEMS功能層，該MEMS功能層與所述器件層108之間通過介電層絕緣，并且通過穿透介電層的金屬插塞221d與金屬連線223與第二介電層下方的器件層108導(dǎo)通，以實(shí)現(xiàn)集成電路系統(tǒng)與外界環(huán)境之間的相互交流。將集成電路當(dāng)中的電學(xué)信號(hào)轉(zhuǎn)化為外界環(huán)境當(dāng)中的聲，光，電或機(jī)械信號(hào)；反之亦然。該MEMS功能層可以由一個(gè)或多個(gè)單一功能的MEMS結(jié)構(gòu)組成，也可以是多個(gè)不同功能的MEMS結(jié)構(gòu)組成的多個(gè)探測器或者執(zhí)行器系統(tǒng)。MEMS器件層221可以為本領(lǐng)域技術(shù)人員所熟知的結(jié)構(gòu)，可以利用本領(lǐng)域技術(shù)人員所熟知的方法形成。上述半導(dǎo)體器件層103、ro器件層108、MEMS器件層221通過導(dǎo)電插塞或者金屬互連線進(jìn)行互連構(gòu)成soc。在一個(gè)實(shí)施例中參考圖2，經(jīng)過上述實(shí)施例的SOC的制造方法形成的SOC如圖2所示，包括半導(dǎo)體襯底101，利用所述半導(dǎo)體襯底101形成的半導(dǎo)體器件層103，位于所述半導(dǎo)體器件層103上層的至少一層局部/全局互連金屬層106，位于在所述互連金屬層上層的利用半導(dǎo)體材料形成的ro器件層108。PD器件層108具體包括一層或者多層ro器件，每一層ro器件還可以包括一個(gè)或者多個(gè)ro器件，每個(gè)ro器件包括P型半導(dǎo)體材料層108a和位于P型半導(dǎo)體材料層108a上的N型半導(dǎo)體材料層108b。在一個(gè)優(yōu)選的實(shí)施方式中，P型半導(dǎo)體材料層108a還包括第一 P型半導(dǎo)體材料層1081和第二 P型半導(dǎo)體材料層1082。
優(yōu)選的，在所述ro器件層上還包括MEMS器件層221。本發(fā)明通過在利用半導(dǎo)體襯底形成的半導(dǎo)體器件層和互連金屬層上再利用所述半導(dǎo)體材料再形成ro器件層，這樣使得所述半導(dǎo)體器件層和ro器件層不是分布在同一半導(dǎo)體襯底層，而是形成了多層的三維結(jié)構(gòu)，克服了現(xiàn)有二維技術(shù)當(dāng)中必須將各種器件構(gòu)建于單一半導(dǎo)體表面的限制，而且利用低溫的Si/GeSi/Ge制造技術(shù)，例如采用350攝氏度及以下形成硅鍺化合物，實(shí)現(xiàn)了多層集成電路，多種器件的三維堆疊，極大地提高了集成電路系統(tǒng)的功能，減小了芯片的面積，降低了單位功能的功耗及成本。進(jìn)一步的,本發(fā)明克服了通過TSV(Through Silicon Via)實(shí)現(xiàn)多片集成電路三維堆疊現(xiàn)有技術(shù)當(dāng)中必須引入Deep RIE(Reactive Ion Etch)這種CMOS非標(biāo)準(zhǔn)設(shè)備與TSV這種非標(biāo)準(zhǔn)制程的限制。與TSV制程相比，本發(fā)明不需要引入任何非CMOS標(biāo)準(zhǔn)設(shè)備與制程，實(shí)現(xiàn)了多層，多功能有源器件的三維堆疊。極大地提高了系統(tǒng)的性能。另外，本發(fā)明還克服了現(xiàn)有與CMOS完全兼容的MEMS器件、制程技術(shù)中MEMS驅(qū)動(dòng)電壓難于提高的缺點(diǎn)?？梢愿鶕?jù)需要選取最優(yōu)的電壓驅(qū)動(dòng)值。現(xiàn)有先進(jìn)的CMOS工藝平臺(tái)由于受到芯片面積的限制，難于依據(jù)實(shí)際需要采用合適的電壓驅(qū)動(dòng)值，往往在需要電壓與芯片面積之間折衷，采用折衷值的電壓驅(qū)動(dòng)值而不是最優(yōu)值。本發(fā)明可以將不同電壓，不同用途的器件構(gòu)建在不同功能層上，在選取MEMS驅(qū)動(dòng)電壓時(shí)，避免了芯片面積的限制，能夠依據(jù)實(shí)際需要選用驅(qū)動(dòng)電壓的最優(yōu)值。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種具有ro器件層的soc，包括半導(dǎo)體襯底，利用所述半導(dǎo)體襯底形成的半導(dǎo)體器件層，位于所述半導(dǎo)體器件層上層的至少一層局部/全局互連金屬層，其特征在于，還包括 利用半導(dǎo)體材料在所述互連金屬層上層形成的ro器件層。
2.根據(jù)權(quán)利要求I所述的soc，其特征在于，所述ro器件層包括一層或多層ro器件，每一層ro器件包括一個(gè)或多個(gè)ro器件，每個(gè)ro器件包括P型半導(dǎo)體材料層和位于P型半導(dǎo)體材料層上的N型半導(dǎo)體材料層，所述P型半導(dǎo)體材料層還包括第一 P型半導(dǎo)體材料層和第二 P型半導(dǎo)體材料層，所述第一 P型半導(dǎo)體材料層的P型離子濃度大于第二 P型半導(dǎo)體材料層的P型離子濃度。
3.根據(jù)權(quán)利要求I所述的SOC，其特征在于，所述半導(dǎo)體材料為非晶硅、多晶硅、硅鍺化合物或者鍺或其組合中的任意一種。
4.根據(jù)權(quán)利要求I所述的soc，其特征在于，所述半導(dǎo)體器件層和所述ro器件層之間具有反射隔離層，用于隔離所述半導(dǎo)體器件層和所述ro器件層，以及向所述ro器件層反射光線。
5.根據(jù)權(quán)利要求I所述的SOC，其特征在于，在所述器件層上層具有MEMS器件層。
6.一種權(quán)利要求I所述的具有ro器件層的SOC的制造方法，包括 形成半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，利用所述半導(dǎo)體襯底形成的半導(dǎo)體器件層，位于所述半導(dǎo)體器件層上層的至少一層局部/全局互連金屬層； 其特征在于，還包括步驟 利用半導(dǎo)體材料在所述互連金屬層上層形成ro器件層。
7.根據(jù)權(quán)利要求6所述的制造方法，其特征在于，所述半導(dǎo)體材料為非晶硅、多晶硅、硅鍺化合物或者鍺或其組合中的任意一種。
8.根據(jù)權(quán)利要求6所述的制造方法，其特征在于，所述ro器件層的形成步驟包括 在互連金屬層上層形成第一 P型半導(dǎo)體材料層； 在所述第一 P型半導(dǎo)體材料層上形成第二 P型半導(dǎo)體材料層，所述第一 P型半導(dǎo)體材料層的P型離子濃度大于第二 P型半導(dǎo)體材料層的P型離子濃度； 在所述第二 P型半導(dǎo)體材料層上形成N型半導(dǎo)體材料層。
9.根據(jù)權(quán)利要求6所述的制造方法，其特征在于，還包括在所述半導(dǎo)體器件層和所述PD器件層之間形成反射隔離層。
10.根據(jù)權(quán)利要求6所述的制造方法，其特征在于，還包括在器件層上層形成MEMS器件層的步驟。
全文摘要
本發(fā)明提供了一種具有PD器件層的SOC及其形成方法，包括半導(dǎo)體襯底，利用所述半導(dǎo)體襯底形成的半導(dǎo)體器件層，位于所述半導(dǎo)體器件層上層的至少一層局部/全局互連金屬層，還包括利用半導(dǎo)體材料在所述互連金屬層上層形成的PD器件層，其克服了現(xiàn)有技術(shù)中在單一半導(dǎo)體襯底上構(gòu)建單層半導(dǎo)體器件的技術(shù)缺陷，通過在利用半導(dǎo)體襯底形成的半導(dǎo)體器件層及互連金屬層上層利用半導(dǎo)體材料再形成PD器件層，這樣使得所述半導(dǎo)體器件層和PD器件層不是分布在同一半導(dǎo)體襯底層，而是形成了多層的三維結(jié)構(gòu)，從而降低了SOC的成本，增強(qiáng)了其功能。
文檔編號(hào)H01L21/82GK102738181SQ20111008421
公開日2012年10月17日 申請(qǐng)日期2011年4月2日 優(yōu)先權(quán)日2011年4月2日
發(fā)明者唐德明, 王志瑋 申請(qǐng)人:上海麗恒光微電子科技有限公司