專利名稱：包括金屬硅化物層的半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明構(gòu)思涉及包括均勻厚度的金屬硅化物層的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
對于從人造衛(wèi)星到消費(fèi)電子裝置范圍內(nèi)的產(chǎn)品，形成在半導(dǎo)體材料上的集成電路 實(shí)現(xiàn)了廣泛應(yīng)用于數(shù)字邏輯電路諸如微處理器和儲(chǔ)存器件的設(shè)計(jì)的微電子器件。半導(dǎo)體芯 片制造技術(shù)的進(jìn)步已經(jīng)提高了數(shù)字邏輯系統(tǒng)的性能，該半導(dǎo)體芯片制造技術(shù)的進(jìn)步包括通 過為了高速度和高集成密度的等比例縮小而獲得的技術(shù)發(fā)展和工藝改善。包括所形成的硅化物層的半導(dǎo)體器件可以是具有源區(qū)和漏區(qū)的場效應(yīng)晶體管 (FET)。場效應(yīng)晶體管(FET)和其它相關(guān)的絕緣柵電子器件是CMOS (互補(bǔ)金屬氧化物電路) 集成電路的主要組件。MOSFET —般由形成在半導(dǎo)體基板中的兩個(gè)靠近地間隔開并摻雜的 區(qū)域(“源”和“漏”)組成。在該兩個(gè)區(qū)域之間的區(qū)域是“溝道”。薄絕緣層直接形成在溝 道上方。被稱為柵電極的導(dǎo)電材料直接位于柵絕緣層上并完全覆蓋柵絕緣層，該柵絕緣層 直接在溝道上方。施加到柵電極的電壓影響溝道區(qū)的導(dǎo)電性質(zhì)，從而FET導(dǎo)通或截止。導(dǎo) 電材料可施加到“源”區(qū)和“漏”區(qū)的每個(gè)的上表面以提供通過接觸孔可到達(dá)的電接觸(電 極)。集成電路的制造者通常在電路組件之間形成金屬硅化物接觸、電極和互連。參見美國 專利 No. 4，337，476 (Fraser 和 Murarka)。根據(jù)在美國專利US 6，440，擬8和美國專利申請2005-01241 中示出的形成半導(dǎo) 體器件的傳統(tǒng)方法，在硅層的摻雜的源區(qū)和漏區(qū)上形成層間電介質(zhì)層(ILD)，然后穿過層間 電介質(zhì)層挖出豎直開口以暴露硅層的每個(gè)源區(qū)和漏區(qū)的一部分。然后通過接觸孔暴露的S/ D區(qū)可以通過離子注入非晶化(amorphize)。然后，沿接觸孔的側(cè)壁以及在暴露的S/D區(qū)上 形成阻擋金屬層。然后，通過額外的熱處理在接觸孔的底部的S/D區(qū)上形成硅化物層(55)。 然后，在每個(gè)豎直開口中形成導(dǎo)電插栓。根據(jù)形成半導(dǎo)體器件的另一傳統(tǒng)方法，首先在S/D區(qū)上形成硅化物層，然后在硅 化物層上形成層間電介質(zhì)層，然后穿過層間電介質(zhì)層挖出豎直開口以暴露硅化物層，然后 在豎直開口中形成導(dǎo)電插栓。為了在接觸孔中由半導(dǎo)體(基板)形成低電阻率接觸，沉積難熔金屬膜以覆蓋半 導(dǎo)體基板的“源”區(qū)和“漏”區(qū)的接觸區(qū)。下一步是熱處理，在此期間難熔金屬與半導(dǎo)體材 料反應(yīng)從而產(chǎn)生難熔金屬硅化物層。鈦受到關(guān)注，原因在于所得的硅化鈦(TiSi2)形成與 P-型半導(dǎo)體和η-型半導(dǎo)體任意之一的低肖特基勢壘。此外，鈦容易還原覆蓋接觸區(qū)的不可 避免的自然氧化物(natural oxide)。接觸孔的高寬比(高度/寬度)隨著集成密度增加而變得越來越大。即使有可能， 也難以通過金屬濺射技術(shù)在具有大孔徑比的微型接觸孔的底表面上適當(dāng)?shù)爻练e難熔金屬。半導(dǎo)體器件制造者試圖使用化學(xué)氣相沉積(CVD)以在暴露的半導(dǎo)體表面上，特別 地在具有大孔徑比的微型接觸孔中，生長難熔金屬層或難熔金屬硅化物層。然而，難熔金屬 根據(jù)接觸區(qū)的導(dǎo)電(摻雜劑)類型而在半導(dǎo)體表面上不同地生長。當(dāng)難熔金屬同時(shí)沉積在5重?fù)诫s的P-型接觸區(qū)和重?fù)诫s的η-型接觸區(qū)上時(shí)，在重?fù)诫sρ-型接觸區(qū)上的難熔金屬層 的厚度與重?fù)诫sη-型接觸區(qū)上的難熔金屬層不同。如果優(yōu)化難熔金屬層的其中之一，則致 使另一難熔金屬層變薄。另一方面，如果優(yōu)化另一難熔金屬層，則該難熔金屬層過厚，材料 被浪費(fèi)且可能增加漏電流。目前，在每個(gè)半導(dǎo)體芯片中形成并互連包括硅化物接觸的數(shù)百萬個(gè)FET，以構(gòu)成微 處理器(CPU)和非易失性儲(chǔ)存電路諸如靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)和動(dòng)態(tài)隨機(jī)存取存儲(chǔ) 器(DRAM)。在非易失性儲(chǔ)存器件諸如NAND快閃儲(chǔ)存器件中和NOR快閃儲(chǔ)存器中，特定的 FET用作存儲(chǔ)單元晶體管以存儲(chǔ)數(shù)據(jù)。每個(gè)存儲(chǔ)單元晶體管存儲(chǔ)1比特?cái)?shù)據(jù)或者兩比特或 多比特?cái)?shù)據(jù)。能存儲(chǔ)1比特?cái)?shù)據(jù)的非易失性存儲(chǔ)單元FET被稱為單層單元(SLC)。能存儲(chǔ) 兩比特或多比特?cái)?shù)據(jù)的易失性非易失性存儲(chǔ)單元FET被稱為多層單元(MLC)。

發(fā)明內(nèi)容
本發(fā)明原理的方面提供一種制造具有均勻厚度的細(xì)長金屬硅化物層(fine metal silicide layer)而與基板摻雜無關(guān)的方法。本發(fā)明原理的另一方面提供一種制造包括金 屬硅化物層的半導(dǎo)體器件的方法，使用較少的步驟并因而提高了制造效率且減少了制造時(shí) 間和成本。本發(fā)明原理的其它方面提供包括形成在硅基板上的細(xì)長金屬硅化物層的存儲(chǔ)芯 片和存儲(chǔ)模塊、CMOS成像芯片、非易失性存儲(chǔ)卡、固態(tài)硬盤驅(qū)動(dòng)器(SSD)和計(jì)算機(jī)系統(tǒng)。本發(fā)明原理的各個(gè)實(shí)施方式提供使用較少的材料、較少的步驟來制造包括細(xì)長金 屬硅化物層(例如，具有從約IA至100人的均勻厚度)的半導(dǎo)體器件(例如，場效應(yīng)晶體管， FET)的方法。本發(fā)明原理的方面提供一種細(xì)長硅化物層的形成方法，該細(xì)長硅化物層具有能基 于器件尺寸選擇的受控的均勻厚度，而與下層的硅基板的摻雜類型無關(guān)。通過使傳統(tǒng)上用 于形成導(dǎo)電插栓的阻擋金屬層的熱處理多用途以使金屬反應(yīng)從而形成金屬硅化物層，根 據(jù)本發(fā)明原理的各個(gè)實(shí)施方式的方法避免了用于形成金屬硅化物層的至少一個(gè)傳統(tǒng)步驟 (例如，至少一個(gè)熱處理步驟)。根據(jù)本發(fā)明原理的各個(gè)實(shí)施方式，提供對金屬硅化物層的 均勻厚度的精確控制，而與在其上形成金屬硅化物層的基板的摻雜類型無關(guān)。一種在硅基板上制造半導(dǎo)體器件的方法，包括以下步驟直接在硅基板的第一區(qū) 域上并在硅基板的鄰近第一區(qū)域的第二區(qū)域上方形成絕緣層；在絕緣層與硅基板之間的第 一區(qū)域中形成第一空區(qū)，其中第一空區(qū)具有高度THl ；穿過所述絕緣層形成第一孔，其中孔 與第一空區(qū)連接；將金屬通過第一孔沉積到第一空區(qū)中；以及對沉積在第一空區(qū)中的金屬 實(shí)施第二熱處理。在第二熱處理期間，在硅基板的第一區(qū)域中的硅與所沉積的金屬反應(yīng)以 在硅基板上在第一區(qū)域中在空區(qū)的空間內(nèi)形成細(xì)長金屬硅化物層。空區(qū)和所得的金屬硅化 物層典型地是平坦的且具有均勻的厚度。本發(fā)明原理的另一方面提供一種在硅基板上制造金屬硅化物層的方法，包括以下 步驟非晶化硅基板在第一區(qū)域內(nèi)的表面層；在第一區(qū)域中直接在非晶化硅層上以及在基 板的鄰近第一區(qū)域的第二區(qū)域上方形成絕緣層；以及結(jié)晶化在所述第一區(qū)域中的非晶硅 層，從而在絕緣層與硅基板之間的第一區(qū)域中形成第一空區(qū)；以及穿過所述絕緣層挖出第 一孔，其中該孔與第一空區(qū)連接；然后通過第一孔將金屬沉積到第一空區(qū)中；以及應(yīng)用第 二熱處理到在第一空區(qū)中沉積的金屬。
本發(fā)明原理的另一方面提供一種制造包括細(xì)長金屬硅化物層的半導(dǎo)體器件(例 如，場效應(yīng)晶體管，F(xiàn)ET)的方法。本發(fā)明原理的另一方面提供一種包括場效應(yīng)晶體管(FET)的裝置，該場效應(yīng)晶體 管(FET)包括具有從約IA至IOOA均勻厚度的細(xì)長金屬硅化物層。本發(fā)明原理的各種其它方面提供包括形成在硅基板上的細(xì)長金屬硅化物層的微 處理器、場效應(yīng)晶體管、易失性存儲(chǔ)器件、非易失性存儲(chǔ)器件(NVM)器件或CMOS成像電路。本發(fā)明原理的另一方面提供一種包括形成在硅基板上的細(xì)長金屬硅化物層的裝 置，該細(xì)長金屬硅化物層具有從約IA至iooA的均勻厚度。該裝置能是計(jì)算機(jī)系統(tǒng)，該計(jì)算 機(jī)系統(tǒng)進(jìn)一步包括連接到系統(tǒng)總線的中央處理單元(CPU)；連接到系統(tǒng)總線并包括非易 失性存儲(chǔ)(NVM)器件和存儲(chǔ)控制器的數(shù)據(jù)存儲(chǔ)器件。計(jì)算機(jī)系統(tǒng)能是個(gè)人計(jì)算機(jī)、網(wǎng)絡(luò)文 件服務(wù)器、蜂窩電話、個(gè)人數(shù)字助理(PDA)、數(shù)碼相機(jī)、可攜式攝像機(jī)、便攜式聲音播放器或 便攜式媒體播放器。將理解當(dāng)元件或?qū)颖环Q為在另一元件或?qū)印吧稀薄ⅰ斑B接到”或“耦合到”另一元件 或?qū)訒r(shí)，它可以直接在其它元件或?qū)由匣蛑苯舆B接到、耦合到其它元件或?qū)?，或者可以存?中間的元件或?qū)?。相反，?dāng)元件被稱為“直接”在其他元件“上”、“直接連接到”和/或“直 接耦合到”另一元件或?qū)訒r(shí)，則沒有中間元件或?qū)哟嬖?。相似的附圖標(biāo)記通篇表示相似的元 件。這里所用的術(shù)語“和/或”包括相關(guān)列舉項(xiàng)目的一個(gè)或多個(gè)的任何和所有組合。將理解雖然術(shù)語第一、第二和第三等可以用于此來描述各種元件、部件、區(qū)域、層 和/或部分，但是這些元件、部件、區(qū)域、層和/或部分應(yīng)不受這些術(shù)語限制。這些術(shù)語只用 于區(qū)分一個(gè)元件、部件、區(qū)域、層或部分與其他元件、部件、區(qū)域、層或部分。因此，以下討論 的第一元件、部件、區(qū)域、層或部分可以被稱為第二元件、部件、區(qū)域、層或部分，而不背離示 例性實(shí)施方式的教導(dǎo)。在這里為了描述的方便，可以使用空間相對術(shù)語，諸如“下面”、“下方”、“下”、“上 面”、“上方”、“上”等來描述一個(gè)元件或特征與另一元件或特征如圖中所示的關(guān)系。將理解 空間相對術(shù)語旨在包含除了在圖中所繪的方向之外器件在使用或操作中的不同方向。例 如，如果在圖中的器件被翻轉(zhuǎn)，則被描述為在其它元件或特征的“下方”或“下面”的元件則 應(yīng)取向在所述其他元件或特征的“上方”。因此，示例性術(shù)語“下方”可以包含下方和上方兩 個(gè)方向。器件也可以有其它取向(旋轉(zhuǎn)90度或其它取向)且相應(yīng)地解釋這里所使用的空 間相對描述語。參考橫截面圖示在這里描述了示例性實(shí)施方式，該圖示是理想示例性實(shí)施方式 (和中間結(jié)構(gòu))的示意性圖示。因此，實(shí)際上可以預(yù)期由于例如制造技術(shù)和/或公差引起的 圖示的形狀的變化。因而，示例性實(shí)施方式不應(yīng)解釋為限于這里所示的特別的區(qū)域形狀，而 是包括由于例如由制造引起的形狀的偏離。例如，被示為矩形的注入?yún)^(qū)通?？删哂行迗A或 彎曲的特征和/或在其邊緣具有注入濃度的梯度而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元變化。 相似地，由注入形成的埋入?yún)^(qū)可以引起埋入?yún)^(qū)和通過其進(jìn)行注入的表面之間的區(qū)域中的某 些注入。因此，圖中示出的區(qū)域本質(zhì)上是示意性的且它們的形狀不旨在示出器件的區(qū)域的 實(shí)際形狀且不旨在限制本發(fā)明原理的范圍。

在以下文中，將參考附圖更詳細(xì)地描述本發(fā)明原理的示例性實(shí)施方式。然而，本發(fā) 明原理可以以不同的形式實(shí)現(xiàn)且不應(yīng)理解為限于在此闡述的示例性實(shí)施方式。而是，提供 這些實(shí)施方式使得本公開將全面和完整，將向本領(lǐng)域的技術(shù)人員全面地傳達(dá)本發(fā)明原理的 范圍。在附圖中圖IA至圖IF是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式的半導(dǎo)體器件的制造方法 的截面圖；圖2A至圖2E是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式，包括圖2E示出的導(dǎo)電插 栓170A的半導(dǎo)體器件的制造方法的截面圖；圖3A至圖3J是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式，包括金屬硅化物層180 的圖3J所示的場效應(yīng)晶體管(FET)的制造方法的截面圖；圖4A至圖4F是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式包括金屬硅化物層180的 圖4F示出的FET的制造方法的截面圖；圖5A至圖5C是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式，包括金屬硅化物層180 的圖5C示出的FET的制造方法的截面圖；圖6A至圖6C是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式，包括雙高度金屬硅化物 層480的圖6C示出的FET的制造方法的截面圖；圖7A至圖7B是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式，半導(dǎo)體器件的制造方法 的截面圖；圖8A至圖8F是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式，圖8F示出的包括FET的 半導(dǎo)體器件的制造方法的截面圖；圖9是根據(jù)本發(fā)明原理的示例性實(shí)施方式所制造的FET ；圖10是根據(jù)本發(fā)明原理的示例性實(shí)施方式所制造的FET ；圖11是根據(jù)本發(fā)明原理的示例性實(shí)施方式所制造的FET ；圖12是根據(jù)本發(fā)明原理的示例性實(shí)施方式所制造的FET ；圖13是根據(jù)本發(fā)明原理的示例性實(shí)施方式所制造的FET ；圖14是根據(jù)本發(fā)明原理的示例性實(shí)施方式所制造的FET ；圖15A是根據(jù)本發(fā)明原理的示例性實(shí)施方式的DRAM器件的存儲(chǔ)單元區(qū)的俯視 圖；圖15B是圖15A的DRAM器件的芯/外圍區(qū)的俯視圖；圖15C是沿圖15A中的截取線15C1-15C1，和圖15B中的截取線15C2-15C2，的截 面圖；圖16是根據(jù)本發(fā)明原理的示例性實(shí)施方式，沿圖15A的截取線15C1-15C1，和圖 15B中的截取線15C2-15C2，的DRAM器件的截面圖；圖17A是具有根據(jù)本發(fā)明原理的任意實(shí)施方式制造的金屬硅化物層的CMOS圖像 傳感器3100的方塊圖；圖17B是在圖17A的CMOS圖像傳感器3100的外圍邏輯區(qū)3150中形成的包括根 據(jù)本發(fā)明原理的任意實(shí)施方式制得的金屬硅化物層的FET的截面圖；圖18是包括根據(jù)本發(fā)明原理的任意實(shí)施方式制得的含有金屬硅化物層的FET的存儲(chǔ)模塊4000的平面圖；圖19是在存儲(chǔ)卡5000中的易失性非易失性儲(chǔ)存器件5200的方塊圖，該存儲(chǔ)器件 5200包括根據(jù)本發(fā)明原理的任意示例性實(shí)施方式制得的含有金屬硅化物層的FET ；以及圖20是包括根據(jù)本發(fā)明原理的任意示例性實(shí)施方式制得的含有金屬硅化物層的 半導(dǎo)體器件的計(jì)算機(jī)系統(tǒng)6000的方塊圖。
具體實(shí)施例方式圖IA至圖IF是示出根據(jù)本發(fā)明原理的第一示例性實(shí)施方式的半導(dǎo)體器件的制造 方法的截面圖，該半導(dǎo)體器件包括金屬硅化物層180和導(dǎo)電插栓170A。參見圖1A，提供硅基板100，例如，第一導(dǎo)電類型的傳統(tǒng)的單晶硅基板。在可選實(shí) 施方式中，半導(dǎo)體基板100可以是在非半導(dǎo)體基板(例如，絕緣體上硅，S0I)上形成的外延 生長硅層。第一導(dǎo)電類型可以是P型或η型。為了便于示例，本公開示出了使用P型半導(dǎo) 體基板100的實(shí)例工藝。在硅基板100中掩埋器件隔離(例如，溝槽隔離，例如，淺溝槽隔 離，STI，例如，在圖15C中示出的1010)以在半導(dǎo)體基板100中限定至少一個(gè)有源區(qū)。在本 發(fā)明原理的多個(gè)實(shí)施方式中，在圖IA至圖IF的橫截面圖中示出的硅基板100的部分在硅 基板100中的有源區(qū)內(nèi)。參見圖1Β，通過暴露基板100于等離子體氣體130例如CxFy (其中χ和y是在1到 10范圍內(nèi)的整數(shù)，優(yōu)選地為C3F6^C4F6, C4F8和C5F8)和/或O2和/或Ar，將硅基板100的暴 露表面的層132轉(zhuǎn)變?yōu)榉蔷Ч鑼?32。為了形成非晶硅層132，硅基板100被放置于具有大約 1000瓦特或更低偏置功率的等離子體裝置的反應(yīng)室中，等離子體氣體130供應(yīng)到腔室中。參見圖1C，在硅基板100上形成第一絕緣層150。第一絕緣層150覆蓋圖IC中示 出的有源區(qū)，還延伸越過圖IC中示出的有源區(qū)。第一絕緣層150可延伸為覆蓋相鄰的隔離 區(qū)(例如，溝槽隔離，例如，STI，在圖IC中未示出，但是可以從圖15C中看出)，該重疊將提 供一基礎(chǔ)(foundation)以支持第一絕緣層150在硅基板100上。結(jié)晶化的硅層132A和第 一絕緣層150之間的界面可具有與相鄰的隔離區(qū)(在圖IC中未示出，但是在圖15C中可 見)和第一絕緣層150之間的界面不同的性能(例如，不同的粘結(jié)性能)。第一絕緣層150可以包括多個(gè)層間電介質(zhì)層(例如，150-1、150-2、150-3、150-4、 150-5等)和多個(gè)應(yīng)力控制層150-6。第一絕緣層150可形成并可包括由硅氮烷型無機(jī)SOG(旋涂玻璃)諸如 TOSZ (Tonen硅氮烷)，或光致抗蝕劑層，或者氧化物諸如BPSG、USG、FOX、TEOS, HDP-CVD或 氧化物和氮化物的組合物組成的絕緣層。第一絕緣層150可以通過旋涂方法形成在非晶硅層132上。第一絕緣層150可包 括由硅氧化物諸如硼磷硅玻璃(BPSG，borophosphosilicate glass)、磷硅酸鹽玻璃(PSG)、 未摻雜的硅酸鹽玻璃(USG)、旋涂玻璃(SOG)、可流動(dòng)氧化物(R)X，flowable oxide)、原硅 酸四乙酯(TEOS)、等離子體增強(qiáng)原硅酸四乙酯(PE-TEOS)、高密度等離子體化學(xué)氣相沉積 (HDP-CVD)氧化物等組成的絕緣層，第一絕緣層可以通過化學(xué)氣相沉積(CVD)工藝、低壓化 學(xué)氣相沉積(LPCVD)工藝、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)工藝、高密度等離子體化學(xué) 氣相沉積(HDP-CVD)工藝等形成。第一絕緣層可以通過化學(xué)機(jī)械拋光(CMP)工藝平坦化。傳統(tǒng)地需要第一熱處理來固化第一絕緣層材料從而形成第一絕緣層150。所應(yīng)用的第一熱處理可以是在大約600°C至800°C的高溫。在600°C至800°C的高溫下實(shí)施熱處理 以形成第一絕緣層150時(shí)，非晶硅層132被結(jié)晶化以形成結(jié)晶化的硅層132A。由于在非晶硅層132的結(jié)晶化期間結(jié)晶化的硅層132A的體積收縮，而相鄰的隔離 區(qū)不收縮，所以因圖IC中所示的有源區(qū)上第一絕緣層150的分離和懸浮而導(dǎo)致橫向(平 面)空區(qū)(vacancy) 160形成在圖IC所示的有源區(qū)上。沿結(jié)晶化的硅層132A與第一絕緣 層150之間的界面形成的空區(qū)160具有大約1人至IOOA的均勻高度HV1。參見圖1D，執(zhí)行蝕刻工藝以去除部分第一絕緣層150并穿過在圖IC中示出的有源 區(qū)上的第一絕緣層150來形成豎直開口、接觸孔150H，接觸孔150H與空區(qū)160連接。豎直 開口 150H可以是孔型或線型。接觸孔150H暴露基板100。在去除部分第一絕緣層150的 同時(shí)可以去除或者可以不去除基板100的結(jié)晶化硅層132A在接觸孔150H底部的部分，從 而形成接觸孔150H。參見圖1E，使用PVD、CVD或ALD，在接觸孔150H中和第一絕緣層150上形成含金 屬層170。含金屬層170在接觸孔150H中形成導(dǎo)電插栓(在圖IF中示出的170A)。形成 含金屬層170的材料還填充空區(qū)160。含金屬層170包括阻擋金屬層172諸如鈦(Ti)、氮 化鈦(TiN)、鈦鎢化合物(Tiff)、鈦/鈦氮化物、鈷(Co)、鎳(Ni)、鉿(Hf)、鉬(Pt)、鎢(W)、鉭 (Ta)、氮化鉭(TaN)等及其組合物以及導(dǎo)電金屬層174諸如W等等。在該實(shí)施方式中，阻擋 金屬層172和金屬硅化物層180幾乎同時(shí)形成，金屬硅化物層180具有與阻擋金屬層172 相同的組成材料，例如Ti。當(dāng)使用原子層沉積(ALD)或化學(xué)氣相沉積(CVD)形成由Ti/TiN組成的阻擋金屬 層172時(shí)，用作鈦源氣體的TiCl4氣體供應(yīng)到豎直開口 150H中，TiCl4的一部分形成阻擋金 屬層172，TiCl4的另一部分流入橫向(平面)空區(qū)160。TiCl4氣體與結(jié)晶化的硅層132A在 大約400°C至800°C的溫度反應(yīng)，該溫度與用于形成阻擋金屬層172的工藝溫度相同。TiCl4 氣體與結(jié)晶化的硅層132A的反應(yīng)形成金屬硅化物層180，例如TiSi2。為了使用物理氣相沉積(PVD)方法形成Ti/TiN，Ti靶能用于形成Ti/TiN阻擋金 屬層172。在PVD期間，通過濺射從Ti靶分離的Ti顆粒的一部分形成阻擋金屬層172，Ti 顆粒的另一部分流入橫向(平面)空區(qū)160。在橫向(平面)空區(qū)160中的Ti顆粒與結(jié)晶 化的硅層132A在大約400°C至800°C的溫度反應(yīng)以形成(TiSi2)金屬硅化物層180，其中該 溫度與用于形成阻擋金屬層172的工藝溫度相同。因而，流入橫向(平面)空區(qū)160中的用于形成含金屬層170的阻擋金屬層172的 材料與第一絕緣層150下面的結(jié)晶化的硅層132A的表面結(jié)合以形成具有大約5 A至100 A 厚度的金屬硅化物層180。例如，在使用Ti/TiN作為阻擋金屬層172的情形下，所得金屬硅 化物層180由鈦硅化物(TiSi2)組成。所得金屬硅化物層180的厚度由橫向(平面)空區(qū) 160的大約IA至IOOA的高度HVi限制和控制。在本發(fā)明原理的多個(gè)可選實(shí)施方式中，含金屬層170可由僅單一金屬諸如Ti、 TiN, Co、Ni、Hf、Pt或W等等組成。在該情形下，單一金屬層與第一絕緣層150下的結(jié)晶化 的硅層132A反應(yīng)以形成金屬硅化物層180。因而，金屬硅化物層由豎直開口 150H底部下面 并鄰近豎直開口 150H底部的結(jié)晶化的硅層132A形成。參見圖1F，通過去除在接觸孔150H之外的第一絕緣層150上形成的含金屬層170 的平坦剩余物，在金屬層上執(zhí)行去除工藝直到形成導(dǎo)電插栓170A。含金屬層170的平坦剩余物能使用平坦化工藝諸如CMP (化學(xué)機(jī)械拋光)或回蝕去除直到再次暴露第一絕緣層150 的上表面。然后，在絕緣層上沉積多晶硅層。通過光刻工藝去除絕緣層和多晶硅層的某些部 分，從而在半導(dǎo)體基板100的有源區(qū)上形成柵絕緣層13和多晶硅的柵極15。圖15C示出了包括根據(jù)本發(fā)明原理的實(shí)施方式(例如，通過圖IA至圖IF的方法) 形成的金屬硅化物層180的DRAM的存儲(chǔ)單元區(qū)和DRAM的芯/外圍區(qū)的截面圖。參見圖 15C，截面線15C1-15C1，是在圖15A中示出的DRAM器件中的存儲(chǔ)單元區(qū)的橫截面。參見圖 15C，截面線15C2-15C2’是在圖15B中的DRAM器件的芯/外圍區(qū)的橫截面。在存儲(chǔ)單元區(qū)中，接觸插栓170A和金屬硅化物層180與存儲(chǔ)單元晶體管1020的 S/D區(qū)1032電接觸。在芯/外圍區(qū)中，接觸插栓170A和金屬硅化物層180形成在低壓(LV) 晶體管1050和/或高壓(HV)晶體管1050的柵極的S/D區(qū)1034上。金屬硅化物層180圍 繞每個(gè)晶體管的S/D區(qū)上的接觸插栓170A形成。如圖15C所示，在圖IA至圖IF中示出的 第一絕緣層150相應(yīng)于層間電介質(zhì)層150-1、150-2、150-3，以及僅在芯/外圍區(qū)中的應(yīng)力 控制層150-6。如圖15C所示，第一絕緣層150 (150-1、150-2、150-3和150-6)形成在晶體 管(1032、1034)的S\D區(qū)上并越過晶體管(1032、1034)的S\D區(qū)。如在圖15C中所示，第 一絕緣層150 (150-1、150-2、150-3和150-6)在晶體管(1032,1034)的柵區(qū)上以及在圍繞 硅基板100的有源區(qū)(302A、302B)的槽隔離1010上延伸。圖2A至圖2E是示出根據(jù)本發(fā)明原理的另一示例性實(shí)施方式，在圖2E中示出的 包括金屬硅化物層180的半導(dǎo)體器件的制造方法的橫截面視圖。在該示例性實(shí)施方式中， 首先執(zhí)行在圖IA至圖ID中示出的步驟以獲得在圖ID和圖2A中示出的豎直開口(接觸 孔)150H和橫向(平面)空區(qū)160。參見圖2A，在形成接觸孔150H和空區(qū)160之后，在豎直開口 150H中和在第一絕緣 層150上相適應(yīng)地形成金屬襯墊252以及然后形成蓋層254，同時(shí)空區(qū)160保持為空。金屬 襯墊252可包含Co、Ni、Hf、Pt、W或Ti中的一種或多種。蓋層邪4可包含TiN，并且形成為 防止金屬襯墊252在硅化物反應(yīng)的熱處理期間被氧化。在使用PVD、CVD、MOCVD, ALD或化學(xué)電鍍法形成金屬襯墊252時(shí)，供應(yīng)到接觸孔 150H中的金屬源的一部分用于形成金屬襯墊252，金屬源的其它部分流入橫向(平面)空 區(qū) 160。參見圖2B，通過使金屬襯墊252與結(jié)晶化的硅層132A反應(yīng)，鄰近豎直開口 150H的 底部分形成第一金屬硅化物層260;以及通過使橫向(平面)空區(qū)中的相同金屬源與結(jié)晶 化的硅層132A反應(yīng)，形成第二金屬硅化物層180。第一金屬硅化物層260和第二金屬硅化 物層180通過快速熱處理(RTA)形成。在其中Co用作金屬襯墊的情形下，RTA工藝能在大 約400°C至600°C的溫度進(jìn)行。在其中Ni用作金屬襯墊的情形下，RTA工藝能在大約250°C 至350°C的溫度進(jìn)行。參見圖2C，去除金屬襯墊252和蓋層254的未反應(yīng)部分?？稍谒媒Y(jié)構(gòu)上在大約 700°C至1100°C的溫度進(jìn)一步執(zhí)行額外的熱處理。參見圖2D，與之前實(shí)施方式相同，在第一絕緣層150上且在豎直開口(接觸 孔)150H內(nèi)形成包含阻擋金屬層172和導(dǎo)電金屬層174的含金屬層170。參見圖2E，與圖IF相同，通過使用CMP或回蝕去除含金屬層170直到暴露第一絕緣層150的上表面，導(dǎo)電插栓170A形成為保留在豎直開口(接觸孔)150H內(nèi)。在該實(shí)施方式中，第一金屬硅化物層沈0能形成為第一金屬硅化物層180的一部 分。以及，金屬硅化物層沈0、180的源金屬可以是不同于阻擋金屬層172的組成材料。圖3A至圖3J是示出根據(jù)本發(fā)明原理的另一示例性實(shí)施方式，在圖3J中示出的包 括金屬硅化物層180的場效應(yīng)晶體管(FET)的制造方法的截面圖。參見圖3A，提供第一導(dǎo)電類型的硅基板100，例如，傳統(tǒng)的單晶硅基板或外延生長 硅層。柵電介質(zhì)層312、第一柵導(dǎo)電層314、第二柵導(dǎo)電層316和蓋絕緣層318依次沉積在 基板100的有源區(qū)302上，從而形成柵疊層結(jié)構(gòu)310。有源區(qū)302可以在存儲(chǔ)器件的存儲(chǔ)單 元陣列區(qū)中或在外圍電路區(qū)中。第一柵導(dǎo)電層314和第二柵導(dǎo)電層316組成FET的柵電極。第一柵導(dǎo)電層314可 以由摻雜的多晶硅制成。第二柵導(dǎo)電層316可以由金屬硅化物(例如，WSi2)或金屬制成。 蓋絕緣層318可以由硅氮化物層制成。參見圖3B，通過在柵疊層310上相適應(yīng)地形成絕緣層以及通過蝕刻絕緣層、僅留 下在FET的柵疊層310的側(cè)壁上的絕緣層，在柵疊層310的側(cè)壁上形成偏移絕緣層(offset insulating layer) 320 偏移絕緣層320可以由不導(dǎo)電材料例如氮化硅(SiN)制成。利用柵疊層310和偏移絕緣層320作為離子注入掩模而在鄰近FET的柵疊層310 的兩側(cè)的有源區(qū)302中形成輕摻雜漏(LDD)結(jié)區(qū)322。參見圖3C，在FET的柵疊層310上和在有源區(qū)302上相適應(yīng)地形成間隔(spacer) 絕緣層330。間隔絕緣層330可以由SiO2或SiN或其組合物制成。例如，間隔絕緣層可以 包含由SiN制成的第一絕緣層302和由SiO2制成的第二絕緣層334。輕摻雜漏(LDD)結(jié)區(qū) 322在形成在FET的柵疊層310上的間隔絕緣層330下面延伸。參見圖3D，通過使用等離子體氣體335蝕刻間隔絕緣層330直到暴露基板 100 (302)的上表面，絕緣間隔體330A成形為覆蓋偏移絕緣層320。再參考圖3D，接下來，通過等離子體335在基板100(302)中在從約10 A至150 A 的深度(DA)處形成非晶硅層336。等離子體氣體335可以是例如CxFy (其中χ和y是在1 至10范圍內(nèi)的整數(shù)，優(yōu)選地為C3F6, C4F6, C4F8或C5F8)和/或O2和/或Ar。輕摻雜漏(LDD)結(jié)區(qū)322在形成在FET的柵疊層310上的絕緣間隔體330A下面 的部分不轉(zhuǎn)換為非晶硅。參見圖3E，使用FET的柵疊層310和絕緣間隔體330A作為掩模，雜質(zhì)離子345，例 如P-型或η-型雜質(zhì)，注入在基板100中源/漏區(qū)中非晶硅層336下。參見圖3F，通過600°C以下(優(yōu)選地，200°C至400°C )的低溫PECVD，在FET的 柵疊層310上以及在有源區(qū)302上相適應(yīng)地形成具有50nm至150nm厚度的應(yīng)力控制層 150-6(例如，包含SiN)。在隨后步驟中層間電介質(zhì)層(例如150-4)的蝕刻期間，應(yīng)力控制 層150-6可以用作蝕刻終止層。在其中FET是在η-摻雜的有源區(qū)302上形成的NMOS晶體管的實(shí)施方式中，應(yīng)力 控制層150-6包括在溝道區(qū)(C)中施加張應(yīng)力的層，從而由于張應(yīng)力使電子遷移率增加而 增強(qiáng)了電流特性。(張應(yīng)力誘導(dǎo)層能通過UV處理去除SiN中的氫成分而形成)。在其中FET是形成在ρ-摻雜的有源區(qū)302上的PMOS晶體管的實(shí)施方式中，應(yīng)力 控制層150-6包括施加壓應(yīng)力到溝道區(qū)(C)的層，從而增強(qiáng)了電流特性，該電流特性因壓應(yīng)12力使得空穴遷移率增加而增強(qiáng)。應(yīng)力控制層150-6防止在隨后的步驟中在非晶硅層336結(jié)晶化期間非晶硅層336 與應(yīng)力控制層150-6之間的界面反應(yīng)(減少粘結(jié))。應(yīng)力控制層150-6允許結(jié)晶化的硅層 336A容易地與應(yīng)力控制層150-6分離，從而有助于在非晶硅層336結(jié)晶化期間形成橫向 (平面)空區(qū)160。參見圖3G，在600°C至800°C的高溫下在應(yīng)力控制層150_6上形成層間電介質(zhì)層 150-4。層間電介質(zhì)層150-4可以與第一實(shí)施方式的第一絕緣層150相同。600°C至800°C高溫?zé)釋⒎蔷Ч鑼?36改變?yōu)榻Y(jié)晶化的硅層336A，并同時(shí)形成具有 約IA至100人厚度HV2的空區(qū)360。同時(shí)，熱處理或額外的熱處理步驟通過激活(分布)注 入的雜質(zhì)離子345而在鄰近柵疊層310兩側(cè)的基板100中形成源/漏區(qū)362。參見圖3H，與在圖ID中相同，通過蝕刻層間電介質(zhì)層150-4和應(yīng)力控制層150_6， 形成連接到橫向(平面)空區(qū)160的豎直開口(接觸孔)150H。豎直開口(接觸孔)150H 可具有孔型或線型的形狀。通過蝕刻層間電介質(zhì)層150-4，可以去除或不去除結(jié)晶化的硅層 336A的一部分。通過與用于源/漏區(qū)362的雜質(zhì)離子345相同導(dǎo)電類型的雜質(zhì)離子的離子注入， 在基板100(有源區(qū)30 的被開口 150H暴露的部分處形成接觸插栓離子注入?yún)^(qū)364。通過 例如使用快速熱處理(RTA)工藝，在大約1100°C的高溫下激活(分布)注入的雜質(zhì)離子。 約1100°C高溫的熱能夠充分結(jié)晶非晶硅層336。參見圖31，與在圖IE中相同，在接觸孔150H中形成包括阻擋層172和導(dǎo)電層174 的含金屬層170，并同時(shí)在空區(qū)160中形成約5A至IOOA優(yōu)選地50A至70A厚度(TH2)的金 屬硅化物層180。含金屬層170包含單一金屬諸如11、111&)、慰、!^、？丨、1等。在該情形 下，單一金屬與結(jié)晶化的硅層132A反應(yīng)以形成金屬硅化物層180。參見圖3J，與在圖IF中相同，通過使用CMP或回蝕去除含金屬層170直到暴露層 間電介質(zhì)層150-4的上表面，形成導(dǎo)電插栓170。因而，F(xiàn)ET完成，并準(zhǔn)備好通過形成在層間 電介質(zhì)層150-4的上表面上或上方的圖案化的金屬層與其它器件互連。圖4A至圖4F是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式在圖4F中示出的包括金 屬硅化物層180的FET的制造方法的截面圖。參見圖4A，與圖3A和圖;3B相同，在基板100上在具有第一導(dǎo)電類型或第二導(dǎo)電類 型的有源區(qū)302上形成柵疊層310和偏移絕緣層320。再參見圖4A，與圖3A至圖3E中示出的實(shí)施方式不同，在基板100(302)上在FET 柵疊層310的側(cè)壁上形成偏移絕緣層320之后但是在形成間隔絕緣層330和絕緣間隔體 330A之前，形成第一非晶硅層422。第一非晶硅層422可以與在圖3D中相同通過使用等離 子體氣體335制得。參見圖4B，通過使用柵疊層310和偏移絕緣層320作為離子注入掩模，在基板 100 (302)中鄰近FET柵疊層結(jié)構(gòu)310的兩側(cè)形成LDD結(jié)區(qū)322。參見圖4C，與在圖3F中相同，在FET柵疊層結(jié)構(gòu)310上且在第一非晶硅層422的 鄰近FET柵疊層結(jié)構(gòu)310兩側(cè)的一部分上方形成第一應(yīng)力控制層332。間隔絕緣層334，例 如SiO2,形成在第一應(yīng)力控制層332上。參見圖4D，通過蝕刻間隔絕緣層334和第一應(yīng)力控制層332，去除第一應(yīng)力控制層332的一部分和間隔絕緣層334的橫向部分。形成在第一非晶硅層422上方并與間隔絕緣 體334的豎直部分重疊的第一應(yīng)力控制層332的橫向部分保持完整。再次參見圖4D，使用絕緣間隔體334作為掩模，使用等離子體氣體435(其可以與 圖3D的等離子體氣體335相同)，形成具有約10 A至150 A深度(DA)的第二非晶硅層436。 第二非晶硅層436的深度大于第一非晶硅層422。參見圖4E，與在圖3E至圖3G中相同，依次形成用于S/D區(qū)362的雜質(zhì)離子345、 (第二)應(yīng)力控制層150-6和層間電介質(zhì)層150-4。因而，形成結(jié)晶化的硅層436A、具有HV3 厚度的橫向(平面)空區(qū)160和源/漏區(qū)362。橫向(平面)空區(qū)160在由LDD結(jié)區(qū)322 保留的延伸322以及間隔絕緣層334的保留部分上方延伸，該延伸322保留在第一應(yīng)力控 制層332下方。參見圖4F，與在圖3H至圖3J中相同，形成層間電介質(zhì)層150_4、接觸插栓離子注 入?yún)^(qū)364、填充在橫向(平面)空區(qū)160中的金屬硅化物層180以及導(dǎo)電插栓170A。金屬 硅化物層180延伸到由LDD結(jié)區(qū)322保留的延伸322和間隔絕緣層334的保留部分中，其 中該延伸322保留在第一應(yīng)力控制層332下方。金屬硅化物層180夾在結(jié)晶化的硅層436A 與第一應(yīng)力控制層332和第二應(yīng)力控制層150-6之間。因而，F(xiàn)ET完成，并預(yù)備通過形成在 層間電介質(zhì)層150-4的上表面上或上方的圖案化的金屬層而與其它器件互連。圖5A至圖5C是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式，在圖5C中示出的FET的 制造方法的橫截面圖。在圖5C的FET中，金屬硅化物層180形成在比LDD結(jié)區(qū)322的保留 延伸322的上表面低的高度處。參見圖5A，與在圖3A至圖3D中相同，形成FET柵疊層310、偏移絕緣層320、LDD結(jié) 區(qū)322和間隔絕緣層330 (包含SiN 332和SiO2 334)、絕緣間隔體330A。通過回蝕間隔絕 緣層330形成絕緣間隔體330A。然后，通過采用(相同的)回蝕工藝將基板100蝕刻至基 板100原表面以下的一深度(DS)，形成凹陷表面300R。非晶硅層336，優(yōu)選地10入至150人 厚，形成在從凹陷表面300R起的一深度(DB，優(yōu)選地為10人至150A)處。參見圖5B，與在圖3E至圖3F中相同，注入雜質(zhì)離子345以形成摻雜的S/D區(qū)，并 形成應(yīng)力控制層150-6。圖5B中的溝道區(qū)(C)與應(yīng)力控制層150-6之間的距離比圖3F中的溝道區(qū)(C)與 應(yīng)力控制層150-6之間的距離短，所以增加了在圖5C的FET中溝道區(qū)(C)處的載流子(電 子或空穴)遷移率。由于非晶硅層336的凹陷表面，S/D區(qū)362與FET柵疊層310之間的 距離增加，從而降低了晶體管的短溝道效應(yīng)。參見圖5C，與在圖3G至圖3J中相同，形成層間電介質(zhì)層150_4、接觸插栓離子注 入?yún)^(qū)364、填充在空區(qū)160中的金屬硅化物層180和導(dǎo)電插栓170A。金屬硅化物層180的 高度低于LDD結(jié)區(qū)322的保留延伸322的上表面。圖6A至圖6C是示出根據(jù)本發(fā)明原理的另一示例性實(shí)施方式，在圖6C中示出的包 括雙高度金屬硅化物層480的FET的制造方法的橫截面視圖。在圖6C的FET中，金屬硅化 物層480的第一(下)部分180形成在比LDD結(jié)區(qū)322的保留延伸322的上表面低的高度 處，金屬硅化物層480的第二(上)部分180延伸到延伸322的上部分中。參見圖6A，與在圖4A至圖4D中相同，形成柵疊層310、偏移絕緣層320、第一非晶 硅層422、LDD結(jié)區(qū)322、第一應(yīng)力控制層332和間隔絕緣層334。然后，通過回蝕間隔絕緣14層334和第一應(yīng)力控制層332形成絕緣間隔體330A。然后，通過采用回蝕工藝從基板100 的表面蝕刻基板100至一深度(DS2)，形成凹陷表面300R，第二非晶硅層436形成為距離凹 陷表面300R的一深度(DB2)，優(yōu)選地為IOA至150A。參見圖6B，與在圖4E中相同，注入雜質(zhì)離子345用于形成S/D區(qū)362，形成(第 二)應(yīng)力控制層150-6。圖6C中溝道區(qū)(C)與應(yīng)力控制層150-6之間的距離比圖4E中溝道區(qū)(C)與應(yīng)力 控制層150-6之間的距離短，從而增加溝道區(qū)(C)處的載流子遷移率。由于凹陷表面300R， S/D區(qū)362與FET的柵疊層310之間的距離增加，從而降低了圖6C中晶體管的短溝道效應(yīng)。參見圖6C，與圖3G至圖3J和圖4E至圖4F中相同，形成層間電介質(zhì)層150_4、接 觸插栓離子注入?yún)^(qū)364和導(dǎo)電插栓170A。金屬硅化物層480(180)填充在空區(qū)中，該空區(qū)與 第一應(yīng)力控制層332和第二應(yīng)力控制層150-6的下表面相符合。圖7A至圖7B是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式，在圖7B中示出的包括雙 高度的金屬硅化物層480的 Τ的制造方法的橫截面視圖。參見圖7A，圖7A中的中間結(jié)構(gòu)與第六實(shí)施方式的圖6B中的類似，除了在形成包括 第一應(yīng)力控制層332和間隔絕緣層334的絕緣間隔體330A(圖6B)之后以及在形成第二非 晶硅層436之后，完全去除間隔絕緣層334以暴露第一應(yīng)力控制層332的側(cè)壁。然后，在所 得結(jié)構(gòu)上形成(第二)應(yīng)力控制層150-6。參見圖7A，與在圖6C中相同，如同圖3G至圖3J和圖4E至圖4F，形成層間電介質(zhì) 層150-4、接觸插栓離子注入?yún)^(qū)364和導(dǎo)電插栓170A。在空區(qū)中填充雙高度的金屬硅化物 層480(180)，該空區(qū)與第一應(yīng)力控制層332和第二應(yīng)力控制層150-6的下表面相符合。金屬硅化物層180形成在比延伸322的上表面低的高度處，并延伸到延伸322的 上部分中。圖7B的FET的溝道區(qū)(C)的載流子遷移率由于第一應(yīng)力控制層332和第二應(yīng)力 控制層150-6之間不存在任何層而進(jìn)一步增加。圖8A至圖8F是示出根據(jù)本發(fā)明原理的示例性實(shí)施方式，在圖8F中示出的包括雙 高度的金屬硅化物層480的 Τ的制造方法的橫截面視圖。參見圖8A，在圖8A中示出的中間結(jié)構(gòu)與圖6A的中間結(jié)構(gòu)相同，并以類似的方式制 造。FET的柵疊層310和偏移絕緣層320以及第一非晶硅層422形成為與圖4A中繪制的 相同，然后，LDD結(jié)區(qū)322形成為與圖4B中繪制的相同，然后間隔絕緣層330(包括SiN 332 和SW2 334)形成為與圖3C中繪制的相同。參見圖8B，在圖8B中所示的中間結(jié)構(gòu)與圖6A中所示的中間結(jié)構(gòu)相同。絕緣間隔 體330A形成為與圖3D中繪制的相同；以及凹陷表面300R形成在DS3深度處，與圖5A中繪 制的相同；且第二非晶硅層436形成在從約10至150A的深度DB3處，與圖6A中繪制的相同。參見圖8C，與圖3E中相同，采用柵疊層310、偏移絕緣層320和絕緣間隔體330A 作為離子注入掩模，注入雜質(zhì)離子345用于在基板100中形成S/D區(qū)。參見圖8D，完全去除絕緣間隔體330A以暴露偏移絕緣層320的側(cè)壁和第一非晶硅 層422的上表面。參見圖8E，形成包括第一應(yīng)力控制層150-6A和第二應(yīng)力控制層150-6B的多個(gè)應(yīng)力控制層850，多個(gè)應(yīng)力控制層850覆蓋第一非晶硅層422和第二非晶硅層436。第一應(yīng)力 控制層150-6A和第二應(yīng)力控制層150-6B可具有彼此相同或不同的材料，例如二者可由SiN 組成，與圖6B中的第二應(yīng)力控制層150-6相同。參見圖8F，在低于LDD結(jié)區(qū)322的保留延伸322的上表面的高度處形成金屬硅化 物層480的第一(下)部分180，金屬硅化物層480的第二(上)部分180延伸到延伸322 的上部分中。在空區(qū)中填充雙高度的金屬硅化物層480(180)，該空區(qū)與第一應(yīng)力控制層 150-6A的下表面相符合，與圖6C中相同。圖8F的FET的溝道區(qū)(C)的載流子遷移率由于在第一應(yīng)力控制層150-6A與第二 應(yīng)力控制層150-6B之間不存在任何層而進(jìn)一步增加。圖9是根據(jù)本發(fā)明原理的示例性實(shí)施方式制得的FET。在圖9的FET中，第一金 屬硅化物層260形成在豎直導(dǎo)電插栓170A的底部下方，與圖2E中相同；以及(第二)橫向 (平面)金屬硅化物層180抵觸輕摻雜漏(LDD)結(jié)區(qū)322，該輕摻雜漏(LDD)結(jié)區(qū)322在形 成在FET柵疊層310的絕緣間隔體330A下面延伸，與圖3J中相同。圖10是根據(jù)本發(fā)明原理的示例性實(shí)施方式制得的FET。在圖10的FET中，第一金 屬硅化物層260形成在豎直導(dǎo)電插栓170A的底部，與圖2E中相同；以及(第二)橫向(平 面)金屬硅化物層180延伸到輕摻雜漏(LDD)結(jié)區(qū)322中，該輕摻雜漏(LDD)結(jié)區(qū)322在 形成在FET柵疊層310的絕緣間隔體330A下面延伸，與圖4F中相同。圖11是根據(jù)本發(fā)明原理的示例性實(shí)施方式制得的FET。在圖11的FET中，第一 金屬硅化物層260形成在豎直導(dǎo)電插栓170A的底部，與圖2E中相同；且(第二)橫向(平 面)金屬硅化物層180不在FET柵疊層310下面延伸，與圖5C中相同。圖12是根據(jù)本發(fā)明原理的示例性實(shí)施方式制得的FET。在圖12的FET中，第一金 屬硅化物層260形成在豎直導(dǎo)電插栓170A的底部，與圖2E中的相同；雙高度金屬硅化物層 480(180)形成為與圖6C中相同。圖13是根據(jù)本發(fā)明原理的示例性實(shí)施方式制得的FET。在圖13的FET中，第一金 屬硅化物層260形成在豎直導(dǎo)電插栓170A的底部，與圖2E中的相同，在包括第二雙高度金 屬硅化物層480(180)的圖7B的結(jié)構(gòu)內(nèi)。圖14是根據(jù)本發(fā)明原理的示例性實(shí)施方式制得的FET。在圖14的FET中，第一金 屬硅化物層260形成在豎直導(dǎo)電插栓170A的底部，與圖2E中的相同，形成在包括第二雙高 度金屬硅化物層480 (180)的圖8F的結(jié)構(gòu)內(nèi)。圖15A是根據(jù)本發(fā)明原理的示例性實(shí)施方式的DRAM器件的存儲(chǔ)單元區(qū)的平面圖。 圖15B是圖15A的DRAM器件的芯/外圍區(qū)的平面圖。圖15C是沿圖15A的截面線15C1-15C1， 和圖15B中的截面線15C2-15C2，的橫截面圖。DRAM器件包括多個(gè)FET，每個(gè)FET包括橫向(平面)金屬硅化物層180。每個(gè)FET 可以是如在圖1至圖14中所繪制的堆疊型晶體管，或者在可選實(shí)施方式中可以是RCAT(凹 槽溝道陣列晶體管)。在存儲(chǔ)單元區(qū)中，DRAM器件包括用作在DRAM存儲(chǔ)單元中使用的FET 的柵電極的字線1020以及位線1030，位線1030通過直接接觸(DC) 10 電連接到自對準(zhǔn) 接觸(SAC) IOM，該直接接觸(DC) 10 形成在圖15C中所示的層間電介質(zhì)層150-3、150-2、 150-1 中。每個(gè)FET包括至少一個(gè)接觸插栓170和金屬硅化物層180，如在第一至第14實(shí)施方式中在之前所解釋的。在存儲(chǔ)單元區(qū)中，接觸插栓170電連接FET的S/D區(qū)1032至存儲(chǔ) 電容器(未示出)。在芯/外圍區(qū)中，F(xiàn)ET包括低壓(LV)晶體管和/或高壓(HV)晶體管，每個(gè)均如之 前所述包括柵電極1050、接觸插栓170和形成在柵電極的S/D區(qū)1034上的橫向(平面)金 屬硅化物層180。金屬硅化物層180可以形成在圖15A和圖15B中的接觸插栓170下面并 圍繞接觸插栓170。金屬硅化物層180通過填充橫向空區(qū)而形成，該橫向空區(qū)與絕緣層150 的(150-1、150-2、150-3、150-6)的應(yīng)力控制層150-6的底表面相符合，同時(shí)絕緣層150由 在一側(cè)上的淺溝槽隔離(STI)IOlO以及在另一側(cè)上的FET柵疊層1050(310)結(jié)構(gòu)性支撐。 絕緣層150的應(yīng)力控制層150-6可以不形成在DRAM器件的單元區(qū)中，原因在于很難形成自 對準(zhǔn)接觸(SAC)區(qū)10M。在芯/外圍區(qū)中的接觸墊1052能使DRAM器件與外部電路接合。圖16是根據(jù)本發(fā)明原理的示例性實(shí)施方式沿圖15A的截面線15C1-15C1，和圖 15B的截面線15C2-15C2，的DRAM器件的橫截面視圖。圖16的DRAM器件與圖15C的類似， 除了單元區(qū)3020A中的字線2020是掩埋溝道陣列晶體管(BCAT)型掩埋字線。BCAT晶體管 的柵極被埋入形成于半導(dǎo)體基板中的溝槽中。因而，金屬硅化物層180通過填充橫向空區(qū) 而形成，該橫向空區(qū)與絕緣層150 (150-1、150-2、150-3、150-6)的應(yīng)力控制層150-6的底表 面相符合，同時(shí)絕緣層150由在一例上的淺溝槽隔離(STI)IOlO以及在另一側(cè)上的FET掩 埋柵極2020結(jié)構(gòu)性支撐。圖17A是CMOS圖像傳感器3100的示意性方塊圖。傳感器3100包括形成在電路 基板3100上的像素陣列區(qū)3120和外圍CMOS邏輯區(qū)3150。像素陣列區(qū)3120包括多個(gè)像 素3125，每個(gè)像素3125包括光電二極管、傳輸柵晶體管(FET)、浮置擴(kuò)散區(qū)、重置柵和源跟 隨晶體管(放大器)，其中至少傳輸柵FET包括根據(jù)本發(fā)明原理制得的金屬硅化物層180。 外圍邏輯區(qū)3150包括多個(gè)場效應(yīng)晶體管(FET)，該場效應(yīng)晶體管包括根據(jù)本發(fā)明原理制得 的金屬硅化物層180。圖17B是在圖17A的CMOS圖像傳感器3100的外圍邏輯區(qū)3150中形成的η-型FET 3212和ρ-型FET 3214的橫截面視圖。η-型FET 3212的溝道形成在兩個(gè)S/D區(qū)3232之 間的P阱3200a中，ρ-型FET 3214的溝道形成在兩個(gè)S/D區(qū)3234之間的N阱3200b中， 這兩個(gè)溝道均形成在半導(dǎo)體基板100中。NMOS FET的柵極3212通過柵電介質(zhì)層3205與其 溝道3212分離，PM0SFET的柵極3214通過柵電介質(zhì)層3205與其溝道3214分離。接觸插栓170和金屬硅化物層180形成在每個(gè)S/D區(qū)3232、3234上，如之前在第 一至第十四實(shí)施方式中所解釋的。每個(gè)接觸插栓170形成在穿過層間電介質(zhì)層150-1(第 一絕緣層150)形成的接觸孔中。FET能通過接觸插栓170電連接到CMOS圖像傳感器的其 它元件(諸如外部焊盤3170(圖17A))以及金屬互連(線)3270。圖18是根據(jù)本發(fā)明原理的任意實(shí)施方式制得的包括金屬硅化物層的場效應(yīng)晶體 管(FET)的存儲(chǔ)模塊4000的平面圖。模塊4000包括印刷電路基板4100和多個(gè)芯片封裝 4200。每個(gè)芯片封裝4200包括根據(jù)任意上述實(shí)施方式制得的含有金屬硅化物層180的半導(dǎo) 體器件(例如，F(xiàn)ET)。包括根據(jù)本發(fā)明原理的金屬硅化物層180的存儲(chǔ)系統(tǒng)的芯片封裝4200 的實(shí)例可包括層疊封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、帶引線的塑料芯片載體 (PLCC)、塑料雙列直插式封裝(PDIP)、窩伏爾組件中芯片封裝(Die inffaffle I^ack)、晶圓 形式芯片封裝(Die in Wafer R)rm)、板上芯片封裝(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四邊扁平封裝(MQFP)、薄型扁平四面封裝(TQFP)、小外形集成電路(SOIC)、縮 小外形封裝(SSOP)、薄小外形封裝(TSOP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶圓級 制造封裝(Wafer-level Fabricated Package, WFP)以及晶圓級堆疊封裝(Wafer-level Processed Stack Package, WSP)。圖19是包括場效應(yīng)晶體管(FET)的非易失性儲(chǔ)存器件的方塊圖，該場效應(yīng)晶體管 (FET)包括根據(jù)本發(fā)明原理的示例性實(shí)施方式制得的金屬硅化物層。參見圖19，非易失性(例如，NAND快閃)存儲(chǔ)卡5000包括在存儲(chǔ)器件5200內(nèi)的 存儲(chǔ)單元陣列(未示出)，該存儲(chǔ)器件5200包括設(shè)置在多個(gè)字線和多個(gè)位線交叉處的多個(gè) 非易失性存儲(chǔ)單元。每個(gè)非易失性存儲(chǔ)單元包括適于存儲(chǔ)數(shù)據(jù)的FET，并包括根據(jù)本發(fā)明原 理的任意示例性實(shí)施方式制造的金屬硅化物層180。非易失性存儲(chǔ)器件5200進(jìn)一步包括在 外圍區(qū)中的控制邏輯單元(未示出)。控制邏輯單元根據(jù)從存儲(chǔ)控制器5100接收的控制信 號CTRL在存儲(chǔ)單元陣列中執(zhí)行擦除/編程/讀取/核查讀取操作。存儲(chǔ)控制器5100連接在主機(jī)與NAND快閃存儲(chǔ)器件5200之間。存儲(chǔ)控制器5100 配置為響應(yīng)主機(jī)的請求而訪問NAND快閃存儲(chǔ)器件5200。存儲(chǔ)控制器5100包括隨機(jī)存取存儲(chǔ)器(RAM)、處理單元(微處理器)、主機(jī)接口和 NAND快閃接口，所有這些均可包含根據(jù)本發(fā)明原理的任意示例性實(shí)施方式制造的包括金屬 硅化物層180的FET。存儲(chǔ)控制器5100的處理單元配置為執(zhí)行用于控制NAND快閃存儲(chǔ)器 件5200的固件代碼。主機(jī)接口配置為通過標(biāo)準(zhǔn)卡(例如，MMC)協(xié)議與主機(jī)接合，以在主機(jī) 與存儲(chǔ)控制器5100之間進(jìn)行數(shù)據(jù)交換。存儲(chǔ)卡5000可被實(shí)施為多媒體卡(MMC)、安全數(shù)字(SD)、小型SD、微型SD、記憶棒 (Memory Stick)、智能媒體(SmartMedia)和全能閃存卡CTransFlash Card)。存儲(chǔ)控制器 與主機(jī)之間的接口電路可實(shí)施為選自以下的標(biāo)準(zhǔn)接口協(xié)議通用串行總線(USB)、多媒體 卡(MMC)、周邊元件互連(Peripheral Component Interconnection，PCI)、高速串 亍互連 接口 (PCI-Express, PCI-E)、高級技術(shù)配件(ΑΤΑ、并聯(lián)-ATA(Parallel-ATA, pATA))、串行 ATA(SATA)、外接SATA(eSATA)、小型計(jì)算機(jī)系統(tǒng)接口(Small Computer System Interface, SCSI)、增強(qiáng)型小型磁盤機(jī)接口(EnhancedSmall Disk Interface，ESDI)和集成驅(qū)動(dòng)電子設(shè) 備(IDE)。在本發(fā)明原理的可選實(shí)施方式中，圖19的存儲(chǔ)卡5000可以是固態(tài)硬盤驅(qū)動(dòng)器 (SSD,solidstate driver)。SSD包括多個(gè)快閃存儲(chǔ)器件(例如，如圖18中被封裝和安裝) 和SSD存儲(chǔ)控制器5100。SSD的標(biāo)準(zhǔn)接口協(xié)議可以是串行高級技術(shù)配件(SATA)接口、并聯(lián) 高級技術(shù)配件(PATA)接口和外接SATA(eSATA)接口的其中之一。圖20是根據(jù)本發(fā)明原理的示例性實(shí)施方式的計(jì)算機(jī)系統(tǒng)的方塊圖。參見圖20，計(jì)算機(jī)系統(tǒng)6000包括連接到系統(tǒng)總線6400的中央處理單元 (CPU) 6100、ROM(未示出)、RAM 6200 (例如，DRAM)、輸入/輸出(1/0)器件6500和固態(tài)硬 盤驅(qū)動(dòng)器(SSD)6300。1/0器件6500通過1/0器件接口連接到系統(tǒng)總線。1/0器件M的實(shí) 例包括鍵盤、定位器件(鼠標(biāo))、監(jiān)控器和調(diào)制解調(diào)器，且可進(jìn)一步包括用于大存儲(chǔ)器件的 接口 (例如，USD、火線、SATA、PATA、eSATA)。RAM 6200可包括圖18的調(diào)制解調(diào)器4000。ROM存儲(chǔ)數(shù)據(jù)和用于操作計(jì)算機(jī)系統(tǒng)6000的可執(zhí)行代碼。在此，可執(zhí)行代碼可 包括起始指令順序或基本1/0系統(tǒng)￠10 順序。RAM 5200臨時(shí)存儲(chǔ)可執(zhí)行代碼和由CPU 6100的操作產(chǎn)生的任意數(shù)據(jù)。固態(tài)硬盤驅(qū)動(dòng)器SSD 6300是可讀取的存儲(chǔ)器件且可以與圖19的SSD 5000相同。中央處理單元(CPU)6100、ROM、RAM 6200、輸入/輸出(I/O)器件 6500和固態(tài)硬盤驅(qū)動(dòng)器(SSD)6300中的至少之一包括根據(jù)本發(fā)明原理的任意實(shí)施方式制 得的金屬硅化物層180。計(jì)算機(jī)系統(tǒng)6000的實(shí)例包括個(gè)人計(jì)算機(jī)、大型計(jì)算機(jī)、膝上型計(jì)算機(jī)、蜂窩電話、 個(gè)人數(shù)字助理(PDA)、數(shù)碼相機(jī)、GPS單元、數(shù)字TV、可攜式攝像機(jī)、便攜式聲音播放器(例 如，MP3)和便攜式媒體播放器(PMP)。上述主題將被理解為是示意性和非限制性的，附屬的權(quán)利要求書意欲覆蓋落入本 發(fā)明原理的實(shí)質(zhì)精神和范圍內(nèi)的所有變形、改變、改善和其它實(shí)施方式。因而，本發(fā)明原理 的范圍將通過對權(quán)利要求書及其等效物的最廣泛的可允許理解被確定為法律允許的最大 程度，且不應(yīng)受到前述詳細(xì)描述的限制或局限。本申請要求享有2009年10月14日提交的韓國專利申請No. 10-2009-0097746的權(quán)益，在此結(jié)合其全部內(nèi)容作為參考。
權(quán)利要求
1.一種制造半導(dǎo)體器件的方法，包括a)直接在硅基板的第一區(qū)域上以及在所述硅基板的鄰近所述第一區(qū)域的第二區(qū)域上 方形成絕緣層；b)在所述絕緣層與所述硅基板之間的所述第一區(qū)域中形成第一空區(qū)；c)穿過所述絕緣層形成第一孔，其中所述第一孔與所述第一空區(qū)連接；d)將金屬通過所述第一孔沉積到所述第一空區(qū)中；以及e)對沉積在所述第一空區(qū)中的所述金屬施加第二熱處理。
2.根據(jù)權(quán)利要求1所述的方法，其中在所述第二熱處理期間，在所述硅基板的所述第 一區(qū)域中的硅與所沉積的金屬反應(yīng)以在所述第一區(qū)域中的所述硅基板上形成金屬硅化物層。
3.根據(jù)權(quán)利要求2所述的方法，其中所沉積的金屬包括在由鈦(Ti)、鎢(W)、鈷(Co)、 鎳(Ni)、鉿(Hf)、鉬(Pt)、鉭(Ta)組成的組中的至少一種金屬。
4.根據(jù)權(quán)利要求3所述的方法，其中所沉積的金屬包含鈦(Ti)且所述金屬硅化物層包 括鈦硅化物(TiSi2)。
5.根據(jù)權(quán)利要求1所述的方法，其中將所述金屬沉積到所述第一空區(qū)包括以下步驟的 至少之一采用傳統(tǒng)的物理氣相沉積工藝將鈦顆粒流入所述第一空區(qū)中；采用傳統(tǒng)的化學(xué)氣相沉積工藝將含所述金屬的氣體流入所述第一空區(qū)中；或者采用傳統(tǒng)的原子層沉積工藝將所述金屬的原子流入所述第一空區(qū)中。
6.根據(jù)權(quán)利要求5所述的方法，其中所沉積的金屬是鈦且其中將所述金屬沉積到所述 第一空區(qū)包括采用傳統(tǒng)的化學(xué)氣相沉積工藝將包含所述金屬的TiCl4氣體流入所述第一空 區(qū)。
7.根據(jù)權(quán)利要求1所述的方法，其中將所述金屬沉積到所述第一空區(qū)包括采用物理氣 相沉積工藝將Ti顆粒流入所述第一空區(qū)，且其中沉積在所述空區(qū)中的所述Ti顆粒在約400 至800溫度的所述第二熱處理期間與所述結(jié)晶化的硅層反應(yīng)。
8.根據(jù)權(quán)利要求1所述的方法，還包括在所述第一孔中形成導(dǎo)電插栓的阻擋金屬層， 其中所述阻擋金屬是與沉積到所述空區(qū)中的所述金屬相同的金屬，以及其中形成所述阻擋 金屬層包括施加所述第二熱處理。
9.根據(jù)權(quán)利要求8所述的方法，還包括在所述第一孔中形成導(dǎo)電插栓的所述阻擋金屬 層之后，在所述第一孔中形成導(dǎo)電金屬層，從而在所述第一孔中形成導(dǎo)電插栓，該導(dǎo)電插栓 電連接到形成在所述空區(qū)中的所述金屬硅化物層。
10.根據(jù)權(quán)利要求8所述的方法，還包括在所述第一孔中形成所述導(dǎo)電插栓之前，通 過離子注入工藝，在所述硅基板的在所述第一區(qū)域中由所述第一孔暴露的部分中形成接觸 插栓離子注入?yún)^(qū)，其中所述導(dǎo)電插栓物理并電連接到形成在所述空區(qū)中的所述金屬硅化物 層。
11.根據(jù)權(quán)利要求1所述的方法，其中所述絕緣層包含由硼磷硅玻璃(BPSG)、磷硅酸鹽 玻璃(PSG)、未摻雜的硅酸鹽玻璃(USG)、旋涂玻璃(SOG)、可流動(dòng)氧化物(FOx)、原硅酸四乙 酯(TEOS)、等離子體增強(qiáng)原硅酸四乙酯(PE-TEOS)組成的組中的至少一種。
12.根據(jù)權(quán)利要求1所述的方法，其中形成所述第一空區(qū)包括非晶化所述硅基板在所述第一區(qū)域內(nèi)的表面層，其中在所述第一區(qū)域內(nèi)所述硅基板的 所述非晶化硅層具有第一深度；在第一區(qū)域中直接在所述非晶化硅層上以及在所述基板的鄰近所述第一區(qū)域的第二 區(qū)域上方形成絕緣層；以及結(jié)晶化在所述第一區(qū)域中的所述非晶化硅層，以在在所述絕緣層與所述硅基板之間的 所述第一區(qū)域中形成所述第一空區(qū)。
13.根據(jù)權(quán)利要求12所述的方法，其中形成所述絕緣層包括實(shí)施固化所述絕緣層的第 一熱處理，以及其中結(jié)晶化所述第一區(qū)域中的所述非晶硅層包括實(shí)施所述第一熱處理。
14.根據(jù)權(quán)利要求12所述的方法，其中通過實(shí)施從600°C至800°C的溫度的第一熱處理 而結(jié)晶化在所述第一區(qū)域中的所述非晶硅層，同時(shí)固化所述第一絕緣層。
15.根據(jù)權(quán)利要求12所述的方法，其中非晶化所述硅基板的所述表面層包括將所述基 板暴露于CxFy和/或O2和/或Ar的等離子體，其中χ和y是從1到10范圍內(nèi)的整數(shù)。
16.根據(jù)權(quán)利要求15所述的方法，其中CxFy是由C3F6、C4F6,C4F8和C5F8組成的組中的 其中一種。
17.根據(jù)權(quán)利要求13所述的方法，其中非晶化所述硅基板的所述表面層包括將所述硅 基板放置于具有約1000瓦特或更低的偏置功率的等離子體裝置的反應(yīng)室中，并供應(yīng)CxFy和 /或O2和/或Ar的等離子體到所述室中。
18.根據(jù)權(quán)利要求1所述的方法，其中所述第一空區(qū)是平坦的。
19.根據(jù)權(quán)利要求16所述的方法，其中所述金屬硅化物層是平坦的。
20.根據(jù)權(quán)利要求1所述的方法，其中所述金屬硅化物層是雙高度的金屬硅化物層。
21.根據(jù)權(quán)利要求1所述的方法，還包括在所述第一區(qū)域上形成所述絕緣層之前，在所 述硅基板的所述第一區(qū)域中在所述非晶化的硅層下面注射第一導(dǎo)電類型的第一摻雜雜質(zhì)， 然后在所述第一區(qū)域上形成所述絕緣層。
22.根據(jù)權(quán)利要求1所述的方法，其中所述硅基板是單晶硅層。
23.根據(jù)權(quán)利要求20所述的方法，其中所述硅基板是ρ型單晶硅層。
24.一種制造金屬硅化物層的方法，包含a)非晶化硅基板在第一區(qū)域內(nèi)的表面層，其中所述硅基板的在所述第一區(qū)域內(nèi)的所述 非晶化硅層具有第一深度；b)直接在所述第一區(qū)域中在所述非晶化硅層上以及在所述基板的鄰近所述第一區(qū)域 的第二區(qū)域上方形成絕緣層；c)結(jié)晶化在所述第一區(qū)域中的所述非晶硅層以在所述絕緣層與所述硅基板之間的所 述第一區(qū)域中形成第一空區(qū)，其中所述第一空區(qū)具有第一高度；d)穿過所述絕緣層挖出第一孔，其中所述第一孔連接到所述第一空區(qū)；e)將金屬通過所述第一孔沉積到所述第一空區(qū)中；以及f)對沉積在所述第一空區(qū)中的所述金屬實(shí)施第二熱處理。
25.一種裝置，包括場效應(yīng)晶體管，形成在硅基板上并具有直接形成在所述硅基板上的平坦的金屬硅化物 層，其中所述金屬硅化物層具有從約ι A至loo A的均勻厚度。
26.根據(jù)權(quán)利要求25所述的裝置，還包括控制非易失性存儲(chǔ)器件的存儲(chǔ)控制器，其中所述存儲(chǔ)控制器包括實(shí)施從以下選出的標(biāo)準(zhǔn)接口協(xié)議的主機(jī)-接口電路通用串行總線、 多媒體卡、周邊元件互連、高速串行互連接口、高級技術(shù)配件(ΑΤΑ、并聯(lián)-ΑΤΑ、ρΑΤΑ)、串行 ΑΤΑ、外接SATA、小型計(jì)算機(jī)系統(tǒng)接口、增強(qiáng)型小型磁盤機(jī)接口和集成驅(qū)動(dòng)電子設(shè)備。
全文摘要
本發(fā)明涉及包括金屬硅化物層的半導(dǎo)體器件及其制造方法。具體地，本發(fā)明涉及制造包括金屬硅化物層的半導(dǎo)體器件的方法，以及一種通過制造具有均勻厚度的細(xì)長金屬硅化物層而與基板摻雜類型無關(guān)的方法形成的器件。平坦的空區(qū)通過硅基板的非晶化的表面層與絕緣層的分離而產(chǎn)生，金屬源通過接觸孔經(jīng)過與空區(qū)連接的絕緣層進(jìn)入空區(qū)，熱處理將空區(qū)中的金屬轉(zhuǎn)換為金屬硅化物。該分離通過將非晶硅轉(zhuǎn)換為晶體硅而引起。
文檔編號H01L21/28GK102044424SQ201010511468
公開日2011年5月4日 申請日期2010年10月14日 優(yōu)先權(quán)日2009年10月14日
發(fā)明者鄭鐘基 申請人:三星電子株式會(huì)社