專利名稱：一種具有體接觸結(jié)構的pd soi器件的制作方法
技術領域：
本發(fā)明涉及一種MOS (Metal Oxide Semiconductor)器件結(jié)構，尤其是一種有效抑 制部分耗盡 S0I(PDS0I，Partially-depleted silicon-on-insulator)浮體效應的具有體 接觸結(jié)構的S0IM0S器件，屬于半導體制造技術領域。
背景技術：
隨著超大規(guī)模集成電路特征尺寸的不斷縮小，在材料技術、器件理論、器件結(jié)構以 及制作工藝等方面出現(xiàn)了一系列新問題。針對這些新問題眾多的科研工作者采取了一系列 的新技術。SOI (Silicon On Insulator)是指絕緣體上硅技術。在SOI技術中，器件僅制造 于表層很薄的硅膜中，器件與襯底之間由一層隱埋氧化層隔開，正是這種結(jié)構使得SOI技 術具有了體硅無法比擬的優(yōu)點。寄生電容電容小，使得SOI器件擁有高速度和低功耗。SOI CMOS器件的全介質(zhì)隔離徹底消除了體硅CMOS器件的寄生閂鎖效應，SOI全介質(zhì)隔離使得 SOI技術集成密度高以及抗輻照特性好。SOI技術廣泛應用于射頻、高壓、抗輻照等領域。SOI MOS根據(jù)有源體區(qū)是否耗盡分為部分耗盡PD SOI (PDSOI)和全耗盡 PDSOI (FDSOI)。一般來說全耗盡PD SOI頂層硅膜會比較薄，薄膜SOI硅片成本高，另一方 面全耗盡PD SOI閾值電壓不易控制。因此目前普遍采用的還是部分耗盡PD S0I。部分耗盡PD SOI的有源體區(qū)并未完全耗盡，使得體區(qū)處于懸空狀態(tài)，碰撞電離的 產(chǎn)生的電荷無法迅速移走，這會導致PD SOI特有的浮體效應。對于S0INM0S溝道電子在漏 端碰撞電離產(chǎn)生的電子-空穴對，空穴流向體區(qū)，PD SOI浮體效應導致空穴在體區(qū)積累，從 而抬高體區(qū)電勢，使得SOI NMOS的閾值電壓降低繼而漏電流增加，導致器件的輸出特性曲 線IdVd有翹曲現(xiàn)象，這一現(xiàn)象稱為Kink效應。Kink效應對器件和電路性能以及可靠性產(chǎn) 生諸多不利的影響，在器件設計時應盡量抑制。對SOI PM0S，由于空穴的電離率比較低，碰 撞電離產(chǎn)生的電子-空穴對遠低于SOI NM0S，因此SOI PMOS中的Kink效應不明顯。為了解決部分耗盡SOI NM0S，通常采用體接觸(body contact)的方法將“體”接 固定電位(源端或地)，如圖Ia-Ib所示，為傳統(tǒng)T型柵結(jié)構體接觸，在T型柵的一端形成的 P+注入?yún)^(qū)與柵下面的P型體區(qū)相連，MOS器件工作時，體區(qū)積累的載流子通過P+通道泄放， 達到降低體區(qū)電勢的目的，負面作用是造成工藝流程復雜化，寄生效應增加，降低了部分電 學性能并且增大了器件面積。鑒于此，本發(fā)明為了抑制PD SOI器件中的浮體效應，提出了一種新型的體接觸結(jié) 構，在保證不增加芯片面積的前提下有效抑制PD SOI器件的浮體效應，工藝簡單易行與集 成電路工藝相兼容。
發(fā)明內(nèi)容
本發(fā)明要解決的技術問題在于提供一種具有體接觸結(jié)構的PD SOI器件，可有效抑 制SOI浮體效應。為了解決上述技術問題，本發(fā)明采用如下技術方案
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一種具有體接觸結(jié)構的PD SOI器件，包括襯底、位于所述襯底之上的絕緣埋層、 位于所述絕緣埋層之上的有源區(qū)；所述有源區(qū)包括柵區(qū)、體區(qū)、N型源區(qū)、N型漏區(qū)、體接觸區(qū)以及第一硅化物；所述 N型源區(qū)和N型漏區(qū)相對的分別位于所述體區(qū)前部的兩側(cè)，所述體接觸區(qū)位于所述體區(qū)后 部一側(cè)與所述N型源區(qū)并排，所述第一硅化物位于所述體接觸區(qū)及所述N型源區(qū)之上并同 時與它們相接觸，所述柵區(qū)為倒L型，位于所述體區(qū)之上，由所述體區(qū)的后部向外引出。較佳的，在所述N型漏區(qū)之上設有第二硅化物；在所述柵區(qū)之上設有第三硅化物。 所述第一硅化物、第二硅化物和第三硅化物選自硅化鈷、硅化鈦中的一種。所述體接觸區(qū)采 用重摻雜的P型半導體材料。所述體區(qū)采用P型的半導體材料。所述柵區(qū)由柵介質(zhì)層和位 于所述柵介質(zhì)層之上的柵極組成，所述柵極采用多晶硅材料。所述有源區(qū)周圍設有淺溝槽 隔離結(jié)構。所述柵區(qū)周圍設有側(cè)墻隔離結(jié)構。本發(fā)明公開的一種具有體接觸結(jié)構的PD SOI器件，其有益效果在于該器件的體 接觸制作在源區(qū)與柵極引出的交界處，這種體接觸并不增加器件的面積，相當于在不影響 柵極引出的前提下，犧牲一部分的Poly柵極引出的面積用于制作體接觸，從而抑制PDPD SOI器件的浮體效應。本發(fā)明在有效抑制浮體效應的同時，還具有不會增加芯片面積，消除 了傳統(tǒng)體接觸結(jié)構增加芯片面積的缺點，制造工藝簡單與常規(guī)CMOS工藝相兼容等優(yōu)點。
圖Ia為背景技術中采用體接觸方法抑制浮體效應的MOS結(jié)構俯視示意圖；圖Ib為背景技術中采用體接觸方法抑制浮體效應的MOS結(jié)構剖面示意圖；圖2a_2c為本發(fā)明一種具有體接觸結(jié)構的PD SOI器件的結(jié)構示意圖，圖2a為俯 視圖，圖2b、2c分別為圖2a中AA’、BB’兩個方向的剖視圖，其中圖2a為了示出方便沒有畫 出硅化物；圖3a_3i為利用本發(fā)明實施例中制備具有體接觸結(jié)構的PD SOI器件的工藝流程 示意圖。
具體實施例方式下面結(jié)合附圖進一步說明本發(fā)明，為了示出的方便附圖并未按照比例繪制。如圖2a_2c所示，本發(fā)明一種具有體接觸結(jié)構的PD SOI器件包括襯底10、位于 所述襯底10之上的絕緣埋層20、位于所述絕緣埋層20之上的有源區(qū)、以及位于所述有源區(qū) 周圍的淺溝槽隔離(STI)結(jié)構30;所述有源區(qū)包括柵區(qū)巡、體區(qū)70、N型源區(qū)50、N型漏區(qū)40、體接觸區(qū)60以及硅 化物100 ；所述N型源區(qū)50和N型漏區(qū)40相對的分別位于所述體區(qū)70前部的兩側(cè)，所述 體接觸區(qū)60位于所述體區(qū)70后部一側(cè)與所述N型源區(qū)50并排，所述硅化物100位于所述 體接觸區(qū)60及所述N型源區(qū)50之上并同時與它們相接觸，所述柵區(qū)巡為倒L型，位于所 述體區(qū)70之上，由所述體區(qū)70的后部向外引出，如圖2a所示，柵區(qū)巡向體區(qū)70后部與體 接觸區(qū)60相對的另一側(cè)方向引出。其中，較佳的，在所述N型漏區(qū)之上設有硅化物101 ；在所述柵區(qū)之上設有硅化物 102。所述柵區(qū)巡包括柵介質(zhì)層81和位于所述柵介質(zhì)層81上的柵電極82。在所述柵區(qū)迎周圍還設有側(cè)墻隔離結(jié)構90。所述體接觸區(qū)60采用重摻雜的P型半導體材料；所述體 區(qū)70采用P型的半導體材料。絕緣埋層20可采用二氧化硅或氮化硅材料，在本發(fā)明一具 體例子中可采用二氧化硅，即為埋層氧化層(BOX)。所述柵極82可以采用多晶硅材料；所 述柵介質(zhì)層81的材料可為二氧化硅、氮氧硅化合物、碳氧硅化合物等。由于浮體效應導致 的Kink效應在S0IPM0S中不明顯，因此本發(fā)明的方案主要是針對SOI NMOS器件。該具有體接觸結(jié)構的PD SOI器件可以采用下述方法制作，如圖3a_3i所示，包括 以下步驟步驟一、如圖3a_3b，在具有絕緣埋層20的Si材料(PDSOI)上制作淺溝槽隔離結(jié) 構30，隔離出部分Si材料700，圖3a為截面圖，圖3b為隔離出的部分Si材料700的俯視圖。步驟二、如圖3c_3d，在隔離出的部分Si材料700上制作柵區(qū)迎，即在該部分Si 材料700上依次制作柵介質(zhì)層81、柵電極82，其中柵電極82可采用多晶硅材料。在制作柵 區(qū)迎之前可以先對有源區(qū)進行P離子注入用于調(diào)節(jié)閾值電壓。圖3c為截面圖，圖3d為俯 視圖，可見柵區(qū)迎為倒L型。步驟二、如圖3e，進行較高劑量的源區(qū)輕摻雜(LDS)和漏區(qū)輕摻雜(LDD)，實際的 輕摻雜源漏N型注入劑量達到lel5/cm2的量級，所以可以稱之為高摻雜源漏了，由此形成 的輕摻雜N型源區(qū)500和輕摻雜N型漏區(qū)400具有較高的摻雜濃度，它們實際的濃度達到 lel9/cm3。然而為了與源漏注入?yún)^(qū)別，這道工藝還是援引業(yè)界一直采用的名稱LDD/LDS。步驟三、如圖3f，采用氧化硅或氮化硅等材料在柵區(qū)周圍制作側(cè)墻隔離結(jié)構 (Spacer) 90，所述側(cè)墻隔離結(jié)構90將輕摻雜N型源區(qū)500和輕摻雜N型漏區(qū)400的部分 表面覆蓋。然后進行一次源區(qū)和漏區(qū)離子注入，形成N型源區(qū)50和N型漏區(qū)40，在所述N 型Si材料源區(qū)50和N型漏區(qū)40之間形成體區(qū)70。步驟四、如圖3g_3h，通過離子注入的方法，在N型源區(qū)50后方柵區(qū)巡的一側(cè)向下 注入離子，形成重摻雜的P型區(qū)域成為體接觸區(qū)60。該體接觸區(qū)60位于所述體區(qū)70后部 一側(cè)與所述N型源區(qū)50并排，如俯視圖3h所示。在一具體實施例中，該步驟可以采用一道 在N型源區(qū)50后方位置設有開口的掩膜版，經(jīng)由該掩膜版垂直地進行重摻雜P離子注入， 從而形成體接觸區(qū)60。步驟五、如圖3i，通過在器件結(jié)構表面形成金屬(例如Co、Ti)，然后熱處理使該金 屬與其下的Si材料反應，從而在體接觸區(qū)60及N型源區(qū)50上方、N型漏區(qū)40上方以及柵 區(qū)巡上方生成了硅化物(硅化鈷或硅化鈦)100、101和102。所述熱處理優(yōu)選為采用爐管 退火工藝，所述熱處理的溫度為700-900°C，時間為50-70秒。這樣體接觸區(qū)60通過硅化物 100與N型源區(qū)50相連，從而可將體區(qū)70積累的空穴導出。而同時形成的硅化物101和 102便于后期引出電極的制作。在制得的MOS器件結(jié)構上制作源極、漏極、柵引出電極，然后經(jīng)后續(xù)半導體工藝加 工即可得到完整的MOS器件。該制造工藝簡單易行與常規(guī)CMOS工藝相兼容。本發(fā)明中涉及的其他技術屬于本領域技術人員熟悉的范疇，在此不再贅述。上述 實施例僅用以說明而非限制本發(fā)明的技術方案。任何不脫離本發(fā)明精神和范圍的技術方案 均應涵蓋在本發(fā)明的專利申請范圍當中。
權利要求
一種具有體接觸結(jié)構的PD SOI器件，其特征在于，包括襯底、位于所述襯底之上的絕緣埋層、位于所述絕緣埋層之上的有源區(qū)；所述有源區(qū)包括柵區(qū)、體區(qū)、N型源區(qū)、N型漏區(qū)、體接觸區(qū)以及第一硅化物；所述N型源區(qū)和N型漏區(qū)相對的分別位于所述體區(qū)前部的兩側(cè)，所述體接觸區(qū)位于所述體區(qū)后部一側(cè)與所述N型源區(qū)并排，所述第一硅化物位于所述體接觸區(qū)及所述N型源區(qū)之上并同時與它們相接觸，所述柵區(qū)為倒L型，位于所述體區(qū)之上，由所述體區(qū)的后部向外引出。
2.根據(jù)權利要求1所述具有體接觸結(jié)構的PDS0I器件，其特征在于在所述N型漏區(qū) 之上設有第二硅化物。
3.根據(jù)權利要求1所述具有體接觸結(jié)構的PDS0I器件，其特征在于在所述柵區(qū)之上 設有第三硅化物。
4.根據(jù)權利要求1、2或3任一項所述具有體接觸結(jié)構的PDS0I器件，其特征在于所 述第一硅化物、第二硅化物和第三硅化物選自硅化鈷、硅化鈦中的一種。
5.根據(jù)權利要求1所述具有體接觸結(jié)構的PDS0I器件，其特征在于所述體接觸區(qū)采 用重摻雜的P型半導體材料。
6.根據(jù)權利要求1所述具有體接觸結(jié)構的PDS0I器件，其特征在于所述體區(qū)采用P 型的半導體材料。
7.根據(jù)權利要求1所述具有體接觸結(jié)構的PDS0I器件，其特征在于所述柵區(qū)由柵介 質(zhì)層和位于所述柵介質(zhì)層之上的柵極組成。
8.根據(jù)權利要求7所述具有體接觸結(jié)構的PDS0I器件，其特征在于所述柵極采用多 晶硅材料。
9.根據(jù)權利要求1所述具有體接觸結(jié)構的PDS0I器件，其特征在于所述有源區(qū)周圍 設有淺溝槽隔離結(jié)構。
10.根據(jù)權利要求1所述具有體接觸結(jié)構的PDS0I器件，其特征在于所述柵區(qū)周圍 設有側(cè)墻隔離結(jié)構。
全文摘要
本發(fā)明公開了一種具有體接觸結(jié)構的PD SOI器件，該器件的有源區(qū)包括柵區(qū)、體區(qū)、N型源區(qū)、N型漏區(qū)、體接觸區(qū)以及硅化物；所述N型源區(qū)和N型漏區(qū)相對的分別位于所述體區(qū)前部的兩側(cè)，所述體接觸區(qū)位于所述體區(qū)后部一側(cè)與所述N型源區(qū)并排，所述硅化物位于所述體接觸區(qū)及所述N型源區(qū)之上并同時與它們相接觸，所述柵區(qū)為倒L型，位于所述體區(qū)之上，由所述體區(qū)的后部向外引出。該器件的體接觸制作在源區(qū)與柵極引出的交界處，在有效抑制浮體效應的同時，還具有不會增加芯片面積，消除了傳統(tǒng)體接觸結(jié)構增加芯片面積的缺點，并具有制造工藝簡單與常規(guī)CMOS工藝相兼容等優(yōu)點。
文檔編號H01L21/336GK101931008SQ201010225638
公開日2010年12月29日 申請日期2010年7月13日 優(yōu)先權日2010年7月13日
發(fā)明者伍青青, 王曦, 羅杰馨, 肖德元, 陳靜 申請人:中國科學院上海微系統(tǒng)與信息技術研究所