專利名稱：用于配置超低電壓瞬態(tài)電壓抑制器的底部源極n型金屬氧化物半導(dǎo)體觸發(fā)的齊納箝位的制作方法
技術(shù)領(lǐng)域：
本發(fā)明普遍涉及一種電路結(jié)構(gòu)以及一種瞬態(tài)電壓抑制器的制作方法。更確切地 說(shuō)，本發(fā)明涉及一種改良的電路結(jié)構(gòu)以及一種改良的瞬態(tài)電壓抑制器的制作方法，通過(guò)在 瞬態(tài)電壓抑制器電路中建立一個(gè)底部源極N型金屬氧化硅硅觸發(fā)的齊納箝位結(jié)構(gòu)，用于低 壓保護(hù)。
背景技術(shù)：
瞬態(tài)電壓抑制器通常用于保護(hù)集成電路免受因集成電路上突發(fā)的過(guò)電壓帶來(lái)的 損害。集成電路是在電壓的正常范圍內(nèi)設(shè)計(jì)的。然而，一些意外的、不可控的高壓現(xiàn)象，例如 靜電放電、電學(xué)快速瞬變以及二次雷電等，可能會(huì)對(duì)電路產(chǎn)生突然襲擊。瞬態(tài)電壓抑制器就 用于保護(hù)電路，當(dāng)這些過(guò)電壓現(xiàn)象發(fā)生時(shí)，設(shè)法規(guī)避對(duì)集成電路可能造成的損害。隨著帶有 易受過(guò)電壓損害的集成電路器件的增加，對(duì)于瞬態(tài)電壓抑制器保護(hù)的需求也日益增加。典 型的應(yīng)用瞬態(tài)電壓抑制器的器件包含USB電源盒數(shù)據(jù)線保護(hù)、視頻界面、高速以太網(wǎng)、筆 記本電腦、監(jiān)視器以及平板顯示器等。圖IA表示一種通常使用的、典型的雙通道瞬態(tài)電壓抑制器陣列10。兩套控向二極 管，即二極管15-H、15-L、20-H和20-L分別兩個(gè)輸入/輸出端子(I/Os) 1/0-1和1/0-2。此 外，尺寸較大的齊納二極管，即二極管30，作為雪崩二極管，從高壓端即Vcc端，接到接地電 壓端即Gnd端。當(dāng)其中一個(gè)I/O或Vcc墊突然遭遇正極過(guò)電壓時(shí)，高端二極管15-H和20-H 會(huì)提供正向偏壓，通過(guò)大Vcc-Gnd 二極管即齊納二極管30進(jìn)行箝位?？叵蚨O管15-H、 15-L、20-H和20-L的設(shè)計(jì)尺寸很小，有助于降低I/O電容，從而減小高速線路(例如高速 以太網(wǎng)應(yīng)用)中的介入損耗。圖IB表示雙通道瞬態(tài)電壓抑制器二極管陣列，在如圖IA所 示的瞬態(tài)電壓抑制器10的Vcc和接地電壓之間，反向電流Ik與反向閉鎖電壓Vbk特性的關(guān) 系。如圖IB所示的反向電流Ik表示流經(jīng)齊納二極管，也就是Vcc和GND之間的反向電流。 此處假設(shè)每個(gè)控向二極管的反向擊穿電壓高于齊納二極管的反向擊穿電壓。但應(yīng)注意，當(dāng) Vcc到Gnd墊的電壓等于或大于控向二極管的反向電壓之和時(shí)，在高電流下，電流還會(huì)流經(jīng) 所有的兩個(gè)串聯(lián)控向二極管電路。由于與雙極結(jié)型晶體管(BJT)或可控硅整流器(SCR)相 比，齊納二極管單位面積上的電阻較高，因此控向二極管在反轉(zhuǎn)狀態(tài)下會(huì)變得高低不平，這 實(shí)際上不利于較高電流通過(guò)。對(duì)于可控硅整流器來(lái)說(shuō)，當(dāng)電流較高時(shí)，齊納箝位電壓較低， 因此控向二極管電路不會(huì)導(dǎo)通。Vcc-Gnd 二極管30以及控向二極管15和20的擊穿電壓， 會(huì)高于工作電壓(Vrwm)，因此這些二極管僅在電壓瞬變的時(shí)候開啟。Vcc-Gnd箝位二極管 的問(wèn)題在于，這些二極管在反轉(zhuǎn)模式下的特點(diǎn)是具有高阻抗，需要很大的區(qū)域以降低阻抗。 如圖IB所示，高阻抗會(huì)導(dǎo)致高電流時(shí)擊穿電壓升高。然而其實(shí)并不需要高擊穿電壓，因?yàn)?高擊穿電壓不僅會(huì)使上述控向二極管擊穿，還會(huì)對(duì)瞬態(tài)電壓抑制器設(shè)備要保護(hù)的電路造成 損害。當(dāng)使用這種瞬態(tài)電壓抑制器電路時(shí)，對(duì)二極管大尺寸的需求限制了器件的進(jìn)一步小 型化。
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集成電路中常用的避免此項(xiàng)不利條件的方法是，如圖2A所示，利用齊納觸發(fā)的 NPN作為箝位設(shè)備。圖2A中的瞬態(tài)電壓抑制器電路50是由一個(gè)NPN雙極晶體管55構(gòu)成， NPN雙極晶體管55并聯(lián)到齊納二極管60上，作為一個(gè)齊納觸發(fā)的NPN雙極瞬態(tài)電壓抑制器 設(shè)備。圖2B表示齊納觸發(fā)的NPN 二極管設(shè)備的電流電壓(IV)圖。圖2B說(shuō)明，當(dāng)齊納二極 管60達(dá)到擊穿電壓時(shí)，瞬態(tài)電壓抑制器電路才開始傳導(dǎo)。當(dāng)基極_發(fā)射極電壓足夠高時(shí)， NPN雙極開啟，并迅速跳回所謂的BVceo較低的電壓，或者保持在基極開啟時(shí)BVceo所允許 的集電極到發(fā)射極的擊穿電壓。但是，在一個(gè)帶有瞬態(tài)電壓抑制器電路的設(shè)備中，我們并不 希望發(fā)生快速跳回現(xiàn)象，快速跳回會(huì)導(dǎo)致反向電壓突然降低，這種負(fù)阻抗經(jīng)常會(huì)引起電路 振蕩，甚至掉入工作電壓的范圍，這更是不允許的。為了解決快速跳回的難題，在2006年5月31日提交的共同擁有的專利申請(qǐng)案 11/444,555，于2009年5月26日以美國(guó)專利7，538，997公布。本專利申請(qǐng)?zhí)卮艘迷撋?請(qǐng)的說(shuō)明文件以作參考。專利申請(qǐng)11/444，555中所述的瞬態(tài)電壓抑制器電路用于保護(hù)在 5V左右的電壓下工作的器件，對(duì)于5V器件保護(hù)非常有用。但是，關(guān)于上述突發(fā)的很大電壓 降的這一技術(shù)難題，我們必須降低瞬態(tài)電壓保護(hù)，使其適用于更低的電壓(例如3.3V)。所 述的瞬態(tài)電壓抑制器雖然已經(jīng)可以有效保護(hù)在5V左右工作的電路，但是由于其很高的觸 發(fā)和箝位電壓，因此對(duì)于5V以下更低的電壓，瞬態(tài)電壓抑制器并不能提供足夠的保護(hù)。在于2007年2月28日提交的另一個(gè)同在申請(qǐng)中的專利申請(qǐng)案11/712,317中， 本申請(qǐng)的共同發(fā)明人還提出了另一種新型瞬態(tài)電壓抑制器電路，通過(guò)一種改良型箝位進(jìn)一 步降低電壓，使瞬態(tài)電壓抑制器保護(hù)功能可以用于在3. 5至5V電壓下工作的器件，并通過(guò) 堆積P溝道金屬氧化物半導(dǎo)體(PMOS) 二極管實(shí)現(xiàn)很低的漏電流。該專利所述的瞬態(tài)電壓 抑制器保護(hù)電路，包含一種帶有可調(diào)低快速跳回電壓的金屬氧化物硅觸發(fā)的瞬態(tài)電壓抑制 器，其中金屬氧化物硅-可控硅整流器并沒有負(fù)阻抗，可以通過(guò)良好的箝位因子。瞬態(tài)電壓 抑制器還包含帶有NBL的高端二極管，用于抑制I/O-到-I/O的閉鎖，進(jìn)一步提高器件的性 能。但是，金屬氧化物硅_可控硅整流器觸發(fā)的器件結(jié)構(gòu)更加復(fù)雜，需要器件具有更大的晶 片面積。這些類型的器件也需要基于集成電路的制作工藝，與雙極金屬氧化物硅型器件相 比，需要更多的掩膜過(guò)程(大約2x-3x)，這無(wú)疑增加了制作成本。在于2007年11月1日提交的另一個(gè)同在申請(qǐng)中的專利申請(qǐng)案11/982，526中，本 發(fā)明的申請(qǐng)人還提出了另一種新型瞬態(tài)電壓抑制器結(jié)構(gòu)，通過(guò)一種改良型箝位進(jìn)一步降低 電壓，使瞬態(tài)電壓抑制器保護(hù)功能可以用于在5V電壓下工作的器件。因此，通過(guò)基于瞬態(tài) 電壓抑制器結(jié)構(gòu)的勢(shì)壘，實(shí)現(xiàn)的瞬態(tài)電壓抑制器保護(hù)電路，具有更加簡(jiǎn)化的結(jié)構(gòu)，可通過(guò)簡(jiǎn) 單的雙極金屬氧化物硅型工藝，制造瞬態(tài)電壓抑制器設(shè)備，二無(wú)需昂貴、復(fù)雜的集成電路工 藝。即使是本申請(qǐng)中所述的較低的觸發(fā)電壓，觸發(fā)電壓在2. 5V以下的器件仍然需要進(jìn)一步 保護(hù)。此外，基于勢(shì)壘觸發(fā)機(jī)制的結(jié)型場(chǎng)效應(yīng)管的可靠性也需要注意。為了更好地理解掌握本發(fā)明，專利申請(qǐng)11/712，317中的圖3A至圖3B旨在為提交 并轉(zhuǎn)讓給本發(fā)明的共同代理人的上述瞬態(tài)電壓抑制器作背景參考信息。圖3A表示一種原有技術(shù)的瞬態(tài)電壓抑制器的典型實(shí)施例，通過(guò)觸發(fā)電路180提 供信號(hào)，以觸發(fā)主箝位電路190。箝位電路180包含四個(gè)帶有體區(qū)效應(yīng)的堆積式PMOS晶體 管181-1至181-4，其中每個(gè)PMOS晶體管都可以選擇將其體區(qū)連接在其源極還是Vcc上， 以便在其源極和體區(qū)之間建立反偏壓，增加?xùn)艠O閾值電壓。可以通過(guò)調(diào)節(jié)PMOS晶體管的數(shù)量，以及選擇將PMOS晶體管的體區(qū)連接在其源極還是Vcc上，來(lái)調(diào)節(jié)觸發(fā)電壓。在普通工作 電壓下，堆積式PM0S181-1至181-4是關(guān)閉的，由于Vcc足夠高，使得堆積式PMOS晶體管導(dǎo) 通，因此沒有電流流經(jīng)電阻182。由于穿過(guò)NMOS晶體管186的柵極和源極連接的電阻182 中沒有電流，因此NMOS晶體管186的柵極電壓很低，低于其閾值電壓，NM0S186被關(guān)閉。由 于CMOS柵極上的Vcc開啟了 NM0S185，關(guān)閉了 PM0S184，CMOS的輸出通過(guò)NM0S185接地，因 此CMOS晶體管，例如PM0S184以及NM0S185，具有很低的輸出電壓。低電壓輸出關(guān)閉了觸發(fā) 的NMOS晶體管191，從而關(guān)閉了主箝位電路。一旦發(fā)生電壓瞬變，加到堆積式PM0S181-1至181_4上的電壓超過(guò)柵極閾值電壓 的總和，會(huì)開啟所有的堆積式PMOS晶體管，導(dǎo)致電流流經(jīng)電阻182。當(dāng)這種瞬變電流足夠 大，并且超過(guò)觸發(fā)電壓時(shí)，該觸發(fā)電壓相當(dāng)于所有的堆積式PMOS閾值加上NM0S186閾值的 總和，流經(jīng)堆積式PMOS和電阻182的電流將增大，一直到晶體管186柵極兩端的電壓達(dá)到 閾值，從而開啟晶體管186。一旦接通晶體管186，電流通過(guò)電阻183和NM0S186接地。CMOS 柵極所加的接地電壓關(guān)閉了 NM0S185，開啟PM0S184，并使CMOS的輸出電壓超過(guò)Vcc，從而觸 發(fā)主箝位電路190。圖3B表示觸發(fā)電路180的輸出電壓與輸入電壓Vcc之間的關(guān)系。在圖 3B中，曲線287表示三個(gè)帶有體區(qū)效應(yīng)PMOS的觸發(fā)電流輸出，線288表示四個(gè)帶有體區(qū)效 應(yīng)的PMOS的觸發(fā)電流輸出。隨著堆積式PMOS晶體管的數(shù)量從3個(gè)增加到4個(gè)，觸發(fā)電壓 從3V左右變化到5V。在觸發(fā)電壓以下，觸發(fā)電流輸出為0V，然而當(dāng)輸入電壓Vcc超過(guò)特定 的觸發(fā)電壓時(shí)，觸發(fā)電流將線性增加。在普通的工作電壓范圍內(nèi)，觸發(fā)電路180的漏電流也 將降低。圖3C表示觸發(fā)電路180的漏電流與輸入電壓Vcc之間的關(guān)系。在普通的3. 3V工 作電壓下，其漏電流僅為十幾納安，與相同電壓下觸發(fā)的齊納二極管所具有的毫安級(jí)漏電 流相比，提高了 一至兩個(gè)數(shù)量級(jí)之多。隨著觸發(fā)NM0S191的導(dǎo)通，電流會(huì)流經(jīng)電阻193和NM0S191，當(dāng)電流增加時(shí)，PNP雙 極結(jié)型晶體管的發(fā)射極基極結(jié)兩端的電壓降也將增大。當(dāng)電阻193中的壓降達(dá)到0. 6V時(shí)， PNP晶體管194的基極-發(fā)射極結(jié)正向偏置，PNP晶體管194開啟。然后，PNP晶體管的集 電極電流會(huì)穿過(guò)連接在NPN晶體管192的發(fā)射極和基極之間的電阻195。當(dāng)電阻195中的 電壓降達(dá)到0. 6V時(shí)，NPN晶體管192的發(fā)射極開始導(dǎo)通，開啟可控硅整流器模式工作。當(dāng) 高壓浪涌穿過(guò)觸發(fā)匪0S191的柵極漏極電容，耦合在CMOS輸出中時(shí)，可以選用連接在CMOS 輸出和接地端之間的保護(hù)二極管187。因此，主箝位電路190就是一種MOS觸發(fā)可控硅整流器，是由一個(gè)與電阻193串 聯(lián)、與PNP雙極晶體管194并聯(lián)的觸發(fā)NM0S191構(gòu)成的。觸發(fā)NM0S191的閾值電壓小于或 等于PNP雙極晶體管194的BVceo，其中BVceo表示基極開啟時(shí)，集電極到發(fā)射極的擊穿電壓。然而，正如前面所提及的，這種原有技術(shù)要用各種NMOS & PMOS晶體管來(lái)組成觸發(fā) 電路以及MOS作為柵極的可控硅整流器。這些都需要使用標(biāo)準(zhǔn)的CMOS制作過(guò)程，以及容納 電路中全部晶體管和電阻的大晶片。另外，觸發(fā)電路分為多個(gè)階段，這可能會(huì)影響瞬態(tài)電壓 抑制器電路的整體響應(yīng)時(shí)間。我們需要找到一種簡(jiǎn)單的器件結(jié)構(gòu)，通過(guò)簡(jiǎn)易的制作方法，來(lái) 獲得低電壓觸發(fā)和箝位。因此，在電路設(shè)計(jì)和器件制造領(lǐng)域中，必須找到一種新型的、改良的電路結(jié)構(gòu)與制 作方法，才能解決上述難題。更確切地說(shuō)，要找到一種新型改良的瞬變電壓抑制器電路，能夠具有良好的電壓箝位功能、體積小巧，并且當(dāng)電壓減小至2. 5V以下至5V時(shí)能夠消除或減 弱快速跳回電壓瞬變，為器件在較低的電壓水平下正常工作提供可靠的保護(hù)。

發(fā)明內(nèi)容
因此，為了解決上述局限和難題，本發(fā)明的一個(gè)方面就在于提出了一種改良型的 瞬態(tài)電壓抑制器結(jié)構(gòu)，能夠在電壓較低時(shí)改進(jìn)箝位，使得器件在2. 5V電壓以下工作時(shí)，還 可以得到瞬態(tài)電壓抑制器的保護(hù)。本發(fā)明的另一方面在于，提出一種帶有低漏電流、2. 5V以下可調(diào)式低觸發(fā)電壓以 及可靠的觸發(fā)動(dòng)作的瞬態(tài)電壓抑制器保護(hù)電路，通過(guò)利用底部源極NMOS觸發(fā)的齊納箝位， 從而在獲得器件尺寸減小、制備簡(jiǎn)化的同時(shí)，提供可靠的保護(hù)。本發(fā)明的另一方面在于，提出一種帶有5V以下可調(diào)式低觸發(fā)電壓的瞬態(tài)電壓抑 制器保護(hù)電路，通過(guò)利用帶有基于觸發(fā)瞬態(tài)電壓抑制器結(jié)構(gòu)的底部源極NMOS的瞬態(tài)電壓 抑制器保護(hù)電路，簡(jiǎn)化了制備過(guò)程，只需要簡(jiǎn)單的DMOS類型工藝就能制備，而無(wú)需昂貴、復(fù) 雜的集成電路過(guò)程。本發(fā)明的一個(gè)較佳實(shí)施例主要介紹了 一種位于半導(dǎo)體襯底上承載外延層的低壓 瞬態(tài)電壓抑制器設(shè)備。該瞬態(tài)電壓抑制器設(shè)備還包含一個(gè)底部源極金屬氧化物半導(dǎo)體場(chǎng)效 應(yīng)晶體管(BS-M0SFET)，它是由漏極區(qū)域附近的柵極(可以是溝道柵極或平面柵極)構(gòu)成 的，漏極區(qū)域包圍在設(shè)置在半導(dǎo)體襯底/外延層的頂面附近的體區(qū)中，其中漏極區(qū)域與體 區(qū)相接構(gòu)成一個(gè)結(jié)型二極管，漏極區(qū)域圍繞在外延層頂部的體區(qū)中，構(gòu)成一個(gè)雙極二極管， 頂部電極設(shè)置在半導(dǎo)體頂面上方，作為漏極/集電極端子，底部電極設(shè)置在半導(dǎo)體襯底的 底面上，作為源極/發(fā)射極端子。外延層和半導(dǎo)體襯底作為源極/發(fā)射極區(qū)域。體區(qū)還包 含一個(gè)表面體區(qū)接觸區(qū)，電連接到體區(qū)-至-源極短接，從而將體區(qū)連接到底部電極，作為 源極/發(fā)射極端子。漏極/集電極也可以短接到柵極上，將BS-M0SFET配置到二端器件中， 其中柵極-至-源極電壓等于漏極-至-源極電壓。漏極/集電極端子使得BS-M0SFET可 以在其閾值柵極電壓下開啟，然后BS-M0SFET觸發(fā)雙極晶體管箝位并抑制其閾值電壓附近 的瞬變電壓。在一個(gè)典型實(shí)施例中，半導(dǎo)體襯底為N+摻雜，并且上面有一個(gè)N-型外延層， 用于設(shè)置BS-NM0SFET，與半導(dǎo)體襯底中的NPN雙極晶體管并聯(lián)。在另一個(gè)典型實(shí)施例中， 瞬態(tài)電壓抑制器在電壓低于3V時(shí)箝位。在另一個(gè)典型實(shí)施例中，溝道柵極的長(zhǎng)度沿半導(dǎo)體 襯底的第三維度上被縮短了，以減小BS-M0SFET的總面積，同時(shí)增加雙極晶體管的總面積。 通過(guò)改變BS-M0SFET的面積與雙極晶體管面積的比例，可以調(diào)節(jié)開啟雙極晶體管所需流經(jīng) BS-M0SFET的電流量。在另一個(gè)典型實(shí)施例中，表面體區(qū)接觸區(qū)電連接到半導(dǎo)體頂面上的 金屬層上，作為體區(qū)-至-源極的短接。在另一個(gè)典型實(shí)施例中，表面體區(qū)接觸區(qū)電連接到 設(shè)置在外延層中的摻雜區(qū)中，作為體區(qū)-至-源極短接的一部分，從而將體區(qū)電連接到底部 源極/發(fā)射極端子上。在另一個(gè)典型實(shí)施例中，半導(dǎo)體襯底的導(dǎo)電類型為P+，上面有一個(gè) P-型外延層，用于設(shè)置BS-PM0SFET，在半導(dǎo)體襯底中與PNP雙極晶體管并聯(lián)。本發(fā)明提供一種瞬態(tài)電壓抑制器，該抑制器包含一個(gè)雙極晶體管，作為齊納箝 位，用于抑制瞬態(tài)電壓；以及一個(gè)底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管BS-M0SFET，與雙極 晶體管并聯(lián)，用于觸發(fā)所述的雙極晶體管；該雙極晶體管和底部源極金屬氧化物半導(dǎo)體場(chǎng) 效應(yīng)晶體管為垂直器件，還包含位于頂面上的漏極/集電極端子，以及位于底面上的源極/
7發(fā)射極端子；底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管在發(fā)生瞬變電壓事件時(shí)觸發(fā)雙極晶 體管。該抑制器還包含一個(gè)設(shè)置在瞬態(tài)電壓抑制器頂面上的體區(qū)_至-源極短路結(jié)構(gòu)。上述的漏極/集電極端子也短接到所述的底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶 體管的柵極上。一種制備瞬態(tài)電壓抑制器的方法，包含以下步驟在半導(dǎo)體襯底上制備一個(gè)外延層；在外延層和半導(dǎo)體襯底中，制備一個(gè)垂直雙極晶體管；制備一個(gè)底部源極金屬_氧化物_半導(dǎo)體場(chǎng)效應(yīng)管BS-M0SFET，與雙極晶體管并 聯(lián)，其中底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的漏極也作為雙極晶體管的集電極，底 部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的基極也作為雙極晶體管的基極，底部源極金屬氧 化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的源極也作為雙極晶體管的發(fā)射極，其中外延層和半導(dǎo)體襯底作 為底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的源極，因此當(dāng)發(fā)生瞬變電壓事件時(shí)，底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管開啟并觸 發(fā)雙極晶體管。本領(lǐng)域的技術(shù)人員閱讀以下較佳實(shí)施例的詳細(xì)說(shuō)明，并參照各種附圖之后，本發(fā) 明的這些和其他方面的優(yōu)勢(shì)無(wú)疑將顯而易見。


圖IA表示一種傳統(tǒng)的瞬態(tài)電壓抑制器設(shè)備的電路圖，圖IB為電流_電壓關(guān)系圖， 表示圖1所示的瞬態(tài)電壓抑制器的反向特性；圖2A表示另一種傳統(tǒng)的瞬態(tài)電壓抑制器設(shè)備的電路圖，圖2B為電流-電壓關(guān)系 圖，表示該瞬態(tài)電壓抑制器的反向特性，當(dāng)觸發(fā)NPN雙極晶體管上的傳導(dǎo)電流后，引起的突 發(fā)快速跳回電壓降；圖3A表示一種原有技術(shù)的MOS觸發(fā)的瞬態(tài)電壓抑制器的電路圖，用于觸發(fā)并保 護(hù)在5V電壓以下工作的器件；圖3B為原有技術(shù)的圖表，表示帶有三個(gè)和四個(gè)堆積式PMOS晶體管的觸發(fā)電路的 輸入電壓隨輸出電壓的變化；圖4A和圖4B分別表示本發(fā)明所述的瞬態(tài)電壓抑制器設(shè)備結(jié)構(gòu)的剖面圖和等效電 路圖；圖4C為電流-電壓關(guān)系圖，表示圖4A和圖4B所示的瞬態(tài)電壓抑制器結(jié)構(gòu)在抑制 瞬態(tài)電壓時(shí)的性能表現(xiàn)；圖5A表示圖4A所示的瞬態(tài)電壓抑制器器件結(jié)構(gòu)的透視圖；圖5B、5C和5D分別表示本發(fā)明可選實(shí)施例結(jié)構(gòu)的透視圖、剖面圖以及另一透視 圖；圖6A和圖6B分別表示導(dǎo)電類型與圖4A和圖4B所示的瞬態(tài)電壓抑制器的導(dǎo)電類 型相反的瞬態(tài)電壓抑制器結(jié)構(gòu)的剖面圖和等效電路圖。
8
具體實(shí)施例方式圖4A和圖4B分別表示本發(fā)明所述的瞬態(tài)電壓抑制器100的剖面圖和相應(yīng)的等效 電路圖。圖4C為電流-電壓關(guān)系圖，表示瞬態(tài)電壓抑制器100的電流傳導(dǎo)和電壓特性。瞬態(tài) 電壓抑制器設(shè)備100形成在N+襯底105中，襯底上面為N-外延層110，陽(yáng)極端子115設(shè)置在 襯底底部，陰極端子120設(shè)置在襯底頂面上，襯底與N+漏極/集電極區(qū)130相接觸。正如等 效電路100所示，該設(shè)備除了含有瞬態(tài)電壓抑制器二極管150以外，還包含一個(gè)NM0SFET160 以及一個(gè)NPN雙極晶體管170。該結(jié)構(gòu)中的NM0S160和NPN雙極晶體管170端子的連接方 式會(huì)在下文闡述。瞬態(tài)電壓抑制器設(shè)備結(jié)構(gòu)100含有一個(gè)位于P-體區(qū)125上方的表面P+ 體區(qū)接觸區(qū)135。通過(guò)將P+體區(qū)接觸135短接到位于N-外延層110中的N+外延層接觸區(qū) 112，表面P+體區(qū)接觸區(qū)135連接到陽(yáng)極/源極/發(fā)射極端子上，利用一個(gè)將P體區(qū)125連 接到陰極電勢(shì)上的體區(qū)到源極的短路結(jié)構(gòu)145。體區(qū)到陽(yáng)極端子的連接也包含由低摻雜的 N-外延層110構(gòu)成的串聯(lián)電阻，也就是等效電路中的Repi。二極管150也是從陽(yáng)極端子115 到陰極端子120，形成在P-體區(qū)和漏極區(qū)130的PN結(jié)處。當(dāng)陰極端子上有負(fù)電壓瞬變時(shí)， 該二極管150開啟，并提供電流通路。瞬態(tài)電壓抑制器結(jié)構(gòu)100用溝道柵極氧化層142填充的溝道柵極140，同陽(yáng)極 115 (即源極)、陰極120 (即漏極)和P-體區(qū)125 —同作為底部源極(BS) NMOS晶體管160， 以便觸發(fā)形成在N+漏極區(qū)130、P-體區(qū)125和N-外延層110 (以及N+襯底105)之間的 NPN齊納箝位電路170。與傳統(tǒng)的垂直MOSFET相反，NM0S160的源極位于底部，在N+襯底 105處，源極短接到體區(qū)125上，穿過(guò)體區(qū)到源極短路結(jié)構(gòu)145、體區(qū)接頭135、N+外延層接 觸區(qū)112以及外延層110上。陰極端子120將溝道柵極140短接到N+漏極區(qū)130，使柵極 和漏極的電勢(shì)相等。Vgs = Vds其中Vgs為柵極-至-源極的電壓，Vds為漏極-至-源極的電壓。我們已知， MOSFET處在飽和狀態(tài)時(shí)的條件是Vds ^ Vgs-Vt與Vgs > Vt其中Vt為M0SFET160的閾值電壓。因此，每當(dāng)M0SFET160開啟時(shí)(即Vgs > Vt 時(shí))，它總是處于飽和狀態(tài)。將柵極140短接到漏極130上，其實(shí)是把MOSFET配置成一個(gè)二 端器件，并獲得穩(wěn)定可調(diào)的觸發(fā)電壓。N+漏極區(qū)130也作為NPN晶體管的集電極區(qū)。同樣地，P體區(qū)125也作為NPN晶 體管的基極，N-外延層110和N+襯底105作為發(fā)射極。圖4C表示瞬態(tài)電壓抑制器電路100工作時(shí)的電流-電壓關(guān)系圖。當(dāng)陰極偏壓大于 NMOS閾值電壓Vt時(shí)，器件開啟，并表現(xiàn)出兩種電流傳導(dǎo)模式。由于陽(yáng)極電極120，柵極電壓 Vgs受限于漏極電壓Vds，當(dāng)陰極偏壓Vds小于NMOS閾值電壓Vt時(shí)，底部源極NM0S160關(guān) 閉，并在陰極電極120上的電壓達(dá)到閾值電壓Vt時(shí)，才被觸發(fā)?？梢酝ㄟ^(guò)改變NMOS的閾值 電壓Vt，輕松調(diào)節(jié)瞬態(tài)電壓抑制器設(shè)備100的觸發(fā)電壓。按照這種方法，可以獲得很低的觸 發(fā)電壓。在第一種電流傳導(dǎo)模式中，電流正好穿過(guò)沿P體區(qū)125中的溝道柵極140側(cè)壁的 MOS通道，并將漏極N+區(qū)130連接到N-外延區(qū)110上。該模式中的全部電流都是NM0S160
9的漏極電流ID。淺摻雜的N-外延區(qū)110流經(jīng)電流后，成為串聯(lián)電阻Repi，整個(gè)N-外延層110 的電壓降為= Id*R_。第一種電流傳導(dǎo)模式的電流-電壓關(guān)系圖形取決于漏極電流Id 以及串聯(lián)電阻Repi。這會(huì)導(dǎo)致由NPN晶體管170的P基極區(qū)125和N+源極105 (以及N-外 延層110)形成的PN結(jié)正向偏置，當(dāng)電壓降Vepi達(dá)到0. 7V標(biāo)準(zhǔn)值時(shí)，NPN晶體管170開啟。 這時(shí)，如電流_電壓曲線所示，設(shè)備進(jìn)入第二種電流傳導(dǎo)模式，NM0S160和NPN雙極晶體管 170共同傳導(dǎo)電流。在這種工作模式下，由于淺摻雜的N-外延層110中的少子注入，通過(guò) NPN晶體管170引起電導(dǎo)率調(diào)制，因此設(shè)備會(huì)獲得帶有極小的差異Rds的良好箝位電壓。作 為附注，所有的MOSFET本身都帶有一個(gè)寄生雙極晶體管(由源極-體區(qū)-漏極構(gòu)成)。在 典型的MOSFET中，觸發(fā)這個(gè)寄生雙極晶體管是十分有必要的。然而在本發(fā)明中，MOSFET的 目的就是用于觸發(fā)雙極晶體管。圖5A表示瞬態(tài)電壓抑制器100的透視圖。為了簡(jiǎn)化，本圖中沒有表示出頂部氧化 物。正如圖5B所示的表示本發(fā)明的一個(gè)可選實(shí)施例的瞬態(tài)電壓抑制器100’所示，可以通 過(guò)阻斷NMOS第三維度上的通道，來(lái)調(diào)節(jié)NMOS和NPN的面積比。該技術(shù)可用于調(diào)節(jié)NM0S160 所允許通過(guò)的電流ID。NMOS的面積決定了 NM0S160的通道寬度，通道寬度決定了電流ID。 為了給NPN雙極晶體管170提供更多的空間，并減小NM0S160所占的面積，溝道140’的寬度 被縮短了，除此之外，瞬態(tài)電壓抑制器100’與圖5A所示的瞬態(tài)電壓抑制器100相同。NPN 雙極晶體管170多出來(lái)的面積如圖虛線101所示。減小NM0S160所占的面積，將降低NPN 雙極晶體管170的觸發(fā)電流。圖4C中不同的電流-電壓關(guān)系曲線說(shuō)明了這種變化。改變 電流-電壓特性的另一種技術(shù)是，通過(guò)調(diào)節(jié)外延區(qū)110的摻雜濃度，來(lái)改變外延層串聯(lián)電阻 Repi ο本發(fā)明不僅限于溝道柵極器件，也可用于任何類型的底部源極設(shè)備，如圖5C中的 瞬態(tài)電壓抑制器100”的分類圖所示。瞬態(tài)電壓抑制器100”具有一個(gè)平面柵極電極140”和 柵極氧化物142”結(jié)構(gòu)，而非一個(gè)溝道柵極結(jié)構(gòu)。柵極電極140’和漏極130可以在第三維度 上相連接。圖5D表示本發(fā)明的另一種可選實(shí)施例，其中瞬態(tài)電壓抑制器100”’的體區(qū)-源 極短路結(jié)構(gòu)145”’位于第三維度上，而不像圖4A所示地那樣位于每個(gè)晶胞中。體區(qū)-源極 短路結(jié)構(gòu)145”’在第三維度上，將P+體區(qū)接頭135”’短接到N+外延層接觸區(qū)112”’上。盡管本發(fā)明已經(jīng)詳細(xì)說(shuō)明了現(xiàn)有的較佳實(shí)施例，但不應(yīng)作為本發(fā)明的局限。例如， 以上說(shuō)明所述的瞬態(tài)電壓抑制器使用的是NM0SFET和NPN晶體管，本發(fā)明也可延伸到具有 相反極性的瞬態(tài)電壓抑制器，例如PM0SFET和PNP晶體管。每個(gè)區(qū)域的導(dǎo)電類型也要反轉(zhuǎn)， 如圖6A所示的瞬態(tài)電壓抑制器200與圖4A所示的瞬態(tài)電壓抑制器100相同，但是每個(gè)區(qū) 域的導(dǎo)電類型相反。本領(lǐng)域的技術(shù)人員閱讀上述詳細(xì)說(shuō)明后，各種變化和修正無(wú)疑將顯而 易見。因此，所附的權(quán)利要求書應(yīng)涵蓋本發(fā)明的真實(shí)意圖和范圍內(nèi)的全部變化和修正。
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權(quán)利要求
一種位于半導(dǎo)體襯底承載外延層上的低壓瞬態(tài)電壓抑制器，其特征在于，所述的瞬態(tài)電壓抑制器還包含一個(gè)底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管BS MOSFET，它是由設(shè)置在漏極區(qū)域附近的柵極構(gòu)成的，漏極區(qū)域包圍在設(shè)置在所述的外延層頂面附近的體區(qū)中，其中所述的外延層和半導(dǎo)體襯底作為所述的底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的底部源極區(qū)，所述的漏極區(qū)域圍繞在所述的外延層頂部的體區(qū)中，構(gòu)成一個(gè)雙極型晶體管，頂部電極設(shè)置在所述的半導(dǎo)體頂面上方，作為漏極/集電極端子，底部電極設(shè)置在所述的半導(dǎo)體襯底的底面上，作為源極/發(fā)射極電極；所述的體區(qū)電連接到一個(gè)體區(qū) 至 源極短接結(jié)構(gòu)上，從而將所述的體區(qū)連接到所述的源極區(qū)；以及所述的漏極/集電極端子連接到所述的漏極區(qū)，其中給底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管加上閾值電壓時(shí)，所述的柵極開啟所述的底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管，因此觸發(fā)所述的雙極晶體管箝位并抑制所述的底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的閾值電壓附近的瞬變電壓。
2.如權(quán)利要求1所述的瞬態(tài)電壓抑制器，其特征在于，所述的半導(dǎo)體襯底是由重?fù)诫s 的N-型半導(dǎo)體襯底構(gòu)成的，并承載N-型外延層，用于設(shè)置與NPN雙極晶體管并聯(lián)的底部源 極N-溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管。
3.如權(quán)利要求1所述的瞬態(tài)電壓抑制器，其特征在于，所述的瞬態(tài)電壓抑制器設(shè)備將 所述的瞬態(tài)電壓箝位在大約3V以下的一個(gè)電壓。
4.如權(quán)利要求1所述的瞬態(tài)電壓抑制器，其特征在于，所述的柵極的長(zhǎng)度沿半導(dǎo)體襯 底的第三維度上被縮短了，以減小所述的底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的總面 積，同時(shí)增加所述的雙極晶體管的總面積。
5.如權(quán)利要求1所述的瞬態(tài)電壓抑制器，其特征在于，還包含位于體區(qū)頂部的表面體區(qū)接觸區(qū)，電連接到所述的半導(dǎo)體襯底的頂面上的金屬層上， 作為所述的體區(qū)-至-源極短接結(jié)構(gòu)。
6.如權(quán)利要求5所述的瞬態(tài)電壓抑制器，其特征在于，所述的表面體區(qū)接觸區(qū)電連接 到設(shè)置在所述的外延層中的一重?fù)诫s接觸區(qū)上，作為所述的體區(qū)-至-源極短接結(jié)構(gòu)的一 部分，從而將所述的體區(qū)短接到所述的源極區(qū)上。
7.如權(quán)利要求1所述的瞬態(tài)電壓抑制器，其特征在于，所述的半導(dǎo)體襯底是由重?fù)诫s 的ρ-型半導(dǎo)體襯底構(gòu)成的，并承載P-型外延層，用于設(shè)置與PNP雙極晶體管并聯(lián)的底部源 極P-通道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管。
8.如權(quán)利要求1所述的瞬態(tài)電壓抑制器，其特征在于，所述的柵極為溝道柵極。
9.如權(quán)利要求1所述的瞬態(tài)電壓抑制器，其特征在于，所述的柵極為平面柵極。
10.一種瞬態(tài)電壓抑制器包含一個(gè)雙極晶體管，作為齊納箝位，用于抑制瞬態(tài)電壓；以及一個(gè)底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管BS-M0SFET，與所述的雙極晶體管并聯(lián)，用于 觸發(fā)所述的雙極晶體管；所述的雙極晶體管和底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管為垂直器件，還包含位 于頂面上的漏極/集電極端子，以及位于底面上的源極/發(fā)射極端子；底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管在發(fā)生瞬變電壓事件時(shí)觸發(fā)雙極晶體管。
11.如權(quán)利要求10所述的瞬態(tài)電壓抑制器，其特征在于，還包含一個(gè)設(shè)置在瞬態(tài)電壓抑制器頂面上的體區(qū)-至-源極短路結(jié)構(gòu)。
12.如權(quán)利要求10所述的瞬態(tài)電壓抑制器，其特征在于，所述的漏極/集電極端子也短 接到所述的底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的柵極上。
13.一種制備瞬態(tài)電壓抑制器的方法包含在半導(dǎo)體襯底上制備一個(gè)外延層；在 外延層和半導(dǎo)體襯底中，制備一個(gè)垂直雙極晶體管；制備一個(gè)底部源極金屬_氧化物_半導(dǎo)體場(chǎng)效應(yīng)管BS-M0SFET，與雙極晶體管并聯(lián)，其 中底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的漏極也作為雙極晶體管的集電極，底部源極 金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的基極也作為雙極晶體管的基極，底部源極金屬氧化物半 導(dǎo)體場(chǎng)效應(yīng)晶體管的源極也作為雙極晶體管的發(fā)射極，其中外延層和半導(dǎo)體襯底作為底部 源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的源極，因此當(dāng)發(fā)生瞬變電壓事件時(shí)，底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管開啟并觸發(fā)雙 極晶體管。
14.如權(quán)利要求13所述的制備瞬態(tài)電壓抑制器的方法，其特征在于，還包含將底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的柵極短接到底部源極金屬氧化物半導(dǎo) 體場(chǎng)效應(yīng)晶體管的漏極上，以便當(dāng)漏極電壓達(dá)到閾值柵極電壓時(shí)，底部源極金屬氧化物半 導(dǎo)體場(chǎng)效應(yīng)晶體管開啟。
15.如權(quán)利要求13所述的制備瞬態(tài)電壓抑制器的方法，其特征在于，還包含適當(dāng)縮短 柵極，以調(diào)節(jié)雙極晶體管與底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的面積比例。
16.如權(quán)利要求15所述的制備瞬態(tài)電壓抑制器的方法，其特征在于，適當(dāng)縮短?hào)艠O，以 調(diào)節(jié)所需的穿過(guò)底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管觸發(fā)雙極晶體管的電流。
17.如權(quán)利要求13所述的制備瞬態(tài)電壓抑制器的方法，其特征在于，還包含選取合適 的外延層的電阻，以調(diào)節(jié)所需的穿過(guò)底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管觸發(fā)雙極晶 體管的電流。
全文摘要
一種位于半導(dǎo)體襯底承載外延層上的低壓瞬態(tài)電壓抑制器包含一個(gè)底部源極金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(BS-MOSFET)，它是由漏極區(qū)域附近的溝道柵極構(gòu)成的，漏極區(qū)域包圍在設(shè)置在半導(dǎo)體襯底的頂面附近的體區(qū)中，其中漏極區(qū)域與體區(qū)相接構(gòu)成一個(gè)結(jié)型二極管，漏極區(qū)域圍繞在外延層頂部的體區(qū)中，構(gòu)成一個(gè)雙極型晶體管，頂部電極設(shè)置在半導(dǎo)體頂面上方，作為漏極/集電極端子，底部電極設(shè)置在半導(dǎo)體襯底的底面上，作為源極/發(fā)射極電極。體區(qū)還包含一個(gè)表面體區(qū)接觸區(qū)，電連接到體區(qū)-至-源極短接，從而將體區(qū)連接到底部電極，作為源極/發(fā)射極端子。漏極也可以短接到柵極上，將BS-MOSFET配置成雙端子器件，其中柵極-至-源極電壓等于漏極-至-源極電壓。設(shè)置在溝道柵極上方的漏極/集電極/陰極端子，使得BS-MOSFET可以在其閾值柵極電壓下開啟，因此BS-MOSFET觸發(fā)雙極晶體管箝位并抑制其閾值電壓附近的瞬變電壓。
文檔編號(hào)H01L27/04GK101930974SQ201010207879
公開日2010年12月29日 申請(qǐng)日期2010年6月13日 優(yōu)先權(quán)日2009年6月17日
發(fā)明者馬督兒·博德 申請(qǐng)人:萬(wàn)國(guó)半導(dǎo)體股份有限公司