專(zhuān)利名稱(chēng)：高精度電阻的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及IC制造領(lǐng)域，尤其涉及模擬芯片或射頻芯片中的電阻。
背景技術(shù)：
在IC(集成電路芯片)制造領(lǐng)域，特別是模擬IC和射頻IC，需要一定阻值大小，如幾十歐姆/方塊，并且精度比較高的匹配電阻。如果采用IC制造工藝中常用的導(dǎo)線(xiàn)或金 屬，如銅或鋁，因?yàn)槠潆娮杪史浅Ｐ?，所以很難得到較大的電阻。如果采用多晶硅電阻，則很 難控制阻值的精度。因此急需提供一種制造高精度電阻的方法，并且這種方法需要和標(biāo)準(zhǔn) 的CMOS工藝完全兼容。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中，利用IC制造工藝中常用導(dǎo)線(xiàn)或金屬很難得到較大的電阻， 本發(fā)明提供高精度電阻的制造方法。所述高精度電阻的制造方法，包括如下步驟a)提供基底，所述基底包括多個(gè)第一金屬插塞和所述第一金屬插塞間的第一金屬 間電介質(zhì)；b)在所述基底上形成第一金屬層，并刻蝕所述第一金屬層以形成多個(gè)第一金屬導(dǎo) 線(xiàn)，所述第一金屬導(dǎo)線(xiàn)分別連接所述第一金屬插塞；c)沉積第一氧化硅層；d)在所述第一氧化硅層上形成氮化鈦層，并對(duì)所述氮化鈦層進(jìn)行光刻刻蝕工藝， 形成高精度電阻；e)沉積第二金屬間電介質(zhì)層，并對(duì)所述第二金屬間電介質(zhì)層進(jìn)行化學(xué)機(jī)械研磨。優(yōu)選的，在所述的高精度電阻的制造方法中，沉積所述第一氧化硅層是利用高密 度等離子化學(xué)沉積工藝。優(yōu)選的，在所述的高精度電阻的制造方法中，步驟e)之后還包括步驟f)在所述 第二金屬間電介質(zhì)層中形成多個(gè)第二金屬插塞，所述第二金屬插塞連接第一金屬導(dǎo)線(xiàn)或所 述高精度電阻。優(yōu)選的，在所述的高精度電阻的制造方法中，在所述步驟f)之后還包括形成第 二金屬層，并刻蝕所述第二金屬層以形成多個(gè)第二金屬導(dǎo)線(xiàn)，所述第二金屬導(dǎo)線(xiàn)分別連接 所述第二金屬插塞；然后形成第二氧化硅層。優(yōu)選的，在所述的高精度電阻的制造方法中，所述高精度電阻的厚度為300埃到 1500 埃。優(yōu)選的，在所述的高精度電阻的制造方法中，所述高精度電阻的值為10_50歐姆 /方塊，精度控制在+/-10%。優(yōu)選的，在所述的高精度電阻的制造方法中，所述高精度電阻為模擬芯片或射頻 芯片中的電阻。本發(fā)明的高精度電阻的制造方法，能夠得到阻值較大的高精度的電阻，且所述高精度電阻的制造方法可以與現(xiàn)有的模擬芯片或射頻芯片的制造工藝完全兼容，不會(huì)增加額 外的成本。


圖1至圖7為本發(fā)明實(shí)施例的高精度電阻的制造方法各步驟得到的結(jié)構(gòu)示意圖。
具體實(shí)施例方式為了使本發(fā)明的保護(hù)范圍更加清楚易懂，下面結(jié)合本發(fā)明的附圖以較佳實(shí)施例對(duì) 本發(fā)明的技術(shù)方案進(jìn)行描述。圖1至圖7為本發(fā)明實(shí)施例的高精度電阻的制造方法各步驟得到的結(jié)構(gòu)示意圖。 請(qǐng)參照?qǐng)D1至圖7所示，提供高精度電阻的制造方法，包括如下步驟a)提供基底，所述基底包括多個(gè)第一金屬插塞8和所述第一金屬插塞8間的第一 金屬間電介質(zhì)10 ；b)請(qǐng)參照?qǐng)D1，在所述基底上形成第一金屬層，并刻蝕所述第一金屬層以形成多 個(gè)第一金屬導(dǎo)線(xiàn)12，所述第一金屬導(dǎo)線(xiàn)12分別連接所述第一金屬插塞8 ；c)請(qǐng)參照?qǐng)D2，沉積第一氧化硅層14 ；本實(shí)施例中，所述第一氧化硅層14的厚度 為7. 5K埃。d)請(qǐng)參照?qǐng)D3，在所述第一氧化硅層14上形成氮化鈦層，并對(duì)所述氮化鈦層進(jìn)行 光刻刻蝕工藝，形成高精度電阻16 ；形成所述氮化鈦層的方法可以是物理濺射沉積方法。e)請(qǐng)參照?qǐng)D4，沉積第二金屬間電介質(zhì)層18，并對(duì)所述第二金屬間電介質(zhì)層18進(jìn) 行化學(xué)機(jī)械研磨。優(yōu)選的，在所述的高精度電阻的制造方法中，沉積所述第一氧化硅層14是利用高 密度等離子化學(xué)沉積工藝；所述第一金屬間電介質(zhì)10和第二金屬間電介質(zhì)18的材質(zhì)為摻 雜有氟離子的硅玻璃，形成方法為等離子體增強(qiáng)型化學(xué)氣相沉積。請(qǐng)參照?qǐng)D5，在所述的高精度電阻的制造方法中，步驟e)之后還包括步驟f)在所 述第二金屬間電介質(zhì)層18中形成多個(gè)第二金屬插塞19，所述第二金屬插塞19連接第一金 屬導(dǎo)線(xiàn)12或所述高精度電阻16。請(qǐng)參照?qǐng)D6和圖7，在所述的高精度電阻的制造方法中，在所述步驟f)之后還包 括形成第二金屬層，并刻蝕所述第二金屬層以形成多個(gè)第二金屬導(dǎo)線(xiàn)20，所述第二金屬 導(dǎo)線(xiàn)20分別連接所述第二金屬插塞19 ；然后形成第二氧化硅層22。在本實(shí)施例中，所述第 一金屬層和所述第二金屬層之間的距離為8K(8000)埃，所述高精度電阻和所述第二金屬 層之間的距離為6. 5Κ(6500)埃，所述所述高精度電阻和最近的第一金屬導(dǎo)線(xiàn)之間的距離 為 4um。優(yōu)選的，在所述的高精度電阻的制造方法中，所述高精度電阻的厚度為300埃到 1500 埃。優(yōu)選的，在所述的高精度電阻的制造方法中，所述高精度電阻的值為10_50歐姆 /方塊，精度控制在+/-10%。優(yōu)選的，在所述的高精度電阻的制造方法中，所述高精度電阻為模擬芯片或射頻 芯片中的電阻，這樣，制造所述高精度電阻的工藝步驟和標(biāo)準(zhǔn)的CMOS工藝完全相兼容，不會(huì)增加額外的制造成本。本發(fā)明的高精度電阻的制造方法，可以制造出高精度的(精度范圍為士 10% )阻 值大小為10Ohm/sq-50Ohm/sq(歐姆/方塊)的電阻，所述的高精度電阻的制造方法可以與 模擬芯片或射頻芯片的制造工藝相匹配，尤其是CMOS器件的制造工藝相兼容。本發(fā)明中各個(gè)金屬層、電介質(zhì)層以及氧化層，在具體的半導(dǎo)體器件中可能對(duì)應(yīng)不 同的金屬層、電介質(zhì)層和氧化層，如本發(fā)明的第一金屬層，可能對(duì)應(yīng)其他半導(dǎo)體器件的第N 金屬層
權(quán)利要求
高精度電阻的制造方法，其特征在于，包括如下步驟a)提供基底，所述基底包括多個(gè)第一金屬插塞和所述第一金屬插塞間的第一金屬間電介質(zhì)；b)在所述基底上形成第一金屬層，并刻蝕所述第一金屬層以形成多個(gè)第一金屬導(dǎo)線(xiàn)，所述第一金屬導(dǎo)線(xiàn)分別連接所述第一金屬插塞；c)沉積第一氧化硅層；d)在所述第一氧化硅層上形成氮化鈦層，并對(duì)所述氮化鈦層進(jìn)行光刻和刻蝕工藝，形成高精度電阻；e)沉積第二金屬間電介質(zhì)層，并對(duì)所述第二金屬間電介質(zhì)層進(jìn)行化學(xué)機(jī)械研磨。
2.根據(jù)權(quán)利要求1所述的高精度電阻的制造方法，其特征在于，沉積所述第一氧化硅 層是利用高密度等離子化學(xué)沉積工藝。
3.根據(jù)權(quán)利要求1所述的高精度電阻的制造方法，其特征在于，步驟e)之后還包括步 驟f)在所述第二金屬間電介質(zhì)層中形成多個(gè)第二金屬插塞，所述第二金屬插塞連接第一 金屬導(dǎo)線(xiàn)或所述高精度電阻。
4.根據(jù)權(quán)利要求3所述的高精度電阻的制造方法，其特征在于，在所述步驟f)之后還 包括形成第二金屬層，并刻蝕所述第二金屬層以形成多個(gè)第二金屬導(dǎo)線(xiàn)，所述第二金屬導(dǎo) 線(xiàn)分別連接所述第二金屬插塞；然后形成第二氧化硅層。
5.根據(jù)權(quán)利要求1-4中任一項(xiàng)所述的高精度電阻的制造方法，其特征在于，所述高精 度電阻的厚度為300埃到1500埃。
6.根據(jù)權(quán)利要求5所述的高精度電阻的制造方法，其特征在于，所述高精度電阻的值 為10-50歐姆/方塊，精度為在+/_10%。
7.根據(jù)權(quán)利要求6所述的高精度電阻的制造方法，其特征在于，所述高精度電阻為模 擬芯片或射頻芯片中的電阻。
全文摘要
本發(fā)明提供高精度電阻的制造方法，包括步驟提供基底，所述基底包括多個(gè)第一金屬插塞和所述第一金屬插塞間的第一金屬間電介質(zhì)；在所述基底上形成第一金屬層，并刻蝕所述第一金屬層以形成多個(gè)第一金屬導(dǎo)線(xiàn)，所述第一金屬導(dǎo)線(xiàn)分別連接所述第一金屬插塞；沉積第一氧化硅層；在所述第一氧化硅層上形成氮化鈦(TiN)層，并對(duì)所述氮化鈦層進(jìn)行光刻刻蝕工藝，形成高精度電阻；沉積第二金屬間電介質(zhì)層，并對(duì)所述第二金屬間電介質(zhì)層進(jìn)行化學(xué)機(jī)械研磨。所述制造方法能制造10ohm/sq到50ohm/sq的電阻，精度范圍在+/-10％之內(nèi)，并且和標(biāo)準(zhǔn)的CMOS工藝完全兼容。
文檔編號(hào)H01L21/02GK101819924SQ201010164850
公開(kāi)日2010年9月1日 申請(qǐng)日期2010年4月29日 優(yōu)先權(quán)日2010年4月29日
發(fā)明者陳樂(lè)樂(lè) 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司