專利名稱：半導體結(jié)構(gòu)的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體制造技術(shù)領(lǐng)域，特別涉及一種半導體結(jié)構(gòu)的制造方法。
背景技術(shù)：
半導體器件制造過程中，光刻是把臨時電路結(jié)構(gòu)復制到以后要進行刻蝕的硅片 上。這些結(jié)構(gòu)首先以圖案形式制作在掩模版上。光源透過掩模版把圖案轉(zhuǎn)移到硅片表面的 光刻膠層上。以正性光刻膠為例，通常的光刻是這樣進行的光源透過掩模版對光刻膠層曝 光，光刻膠層被曝光的部分發(fā)生化學變化，之后進行顯影，發(fā)生化學變化的光刻膠層被去掉 形成開口圖形，沒被曝光的光刻膠層不能被洗掉，從而在硅片上形成光掩膜圖形，光掩膜圖 形中具有和掩模版上一致的包括開口圖形的圖案。硅片包括半導體基底和半導體基底上的 介質(zhì)層，然后用刻蝕工藝把掩模版上的開口圖形成像在下面的介質(zhì)層上?？涛g是用化學或 者物理方法有選擇的從介質(zhì)層去除不需要的部分的過程，刻蝕的基本目標就是在硅片上正 確的復制掩模版上的圖案。這層光掩膜圖形用來在刻蝕中保護介質(zhì)層的部分區(qū)域，從而選 擇性的刻蝕掉未被光掩膜圖形保護的區(qū)域，也就是，介質(zhì)層對應(yīng)于刻蝕阻擋層中的開口圖 形的區(qū)域。經(jīng)過刻蝕之后，就在介質(zhì)層中形成了刻蝕圖形。例如在公告號為CN1195316C的 中國專利中，提供了 一種光刻的方法。但是上述光刻方法由于在顯影的時候光掩膜圖形容易吸水，從而生成難以去除的 聚合物，因此利用上述方法存在的問題是光刻和刻蝕后在半導體基底上存在刻蝕殘余，換 言之，在需要刻蝕去除的地方介質(zhì)層沒有刻蝕干凈，存在殘余物。
發(fā)明內(nèi)容
本發(fā)明解決的技術(shù)問題是提供一種半導體結(jié)構(gòu)的制造方法，可以減少刻蝕后的介 質(zhì)層殘余物。為了解決上述問題，本發(fā)明提供了一種半導體結(jié)構(gòu)的制造方法，包括步驟提供半導體基底，在所述半導體基底上具有介質(zhì)層；在所述介質(zhì)層上形成光掩膜層；對所述光掩膜層進行光刻，形成光掩膜圖形；對具有所述光掩膜圖形的半導體基底進行刻蝕前烘焙；對被所述光掩膜圖形保護下的所述介質(zhì)層進行刻蝕。與現(xiàn)有技術(shù)相比，本發(fā)明主要具有以下優(yōu)點本發(fā)明通過增加刻蝕前烘焙步驟，從而去除半導體基底上的水份，在刻蝕工藝后 使得半導體基底上的介質(zhì)層被去除的更干凈，減少了刻蝕后的介質(zhì)層殘余物。
通過附圖中所示的本發(fā)明的優(yōu)選實施例的更具體說明，本發(fā)明的上述及其它目 的、特征和優(yōu)勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按3實際尺寸等比例縮放繪制附圖，重點在于示出本發(fā)明的主旨。圖1為本發(fā)明的半導體結(jié)構(gòu)的制造方法的流程圖；圖2至圖5為本發(fā)明的半導體結(jié)構(gòu)的制造方法示意圖。
具體實施例方式由背景技術(shù)可知，在半導體制造中，通常利用光刻的方法在半導體基底上的介質(zhì) 層上形成光掩膜圖形后，再于光掩膜圖形的保護下對半導體基底上的介質(zhì)層進行刻蝕，例 如刻蝕后可以在介質(zhì)層中形成溝槽或者接觸孔。但是刻蝕后，半導體基底上需要去除介質(zhì) 層的位置還存在介質(zhì)層殘余物。本發(fā)明的發(fā)明人經(jīng)過大量的實驗研究認為上述問題的原因是由于介質(zhì)層通常包 括親水性材料，例如包括低溫氧化物層(LT0，loW tempretureoxide)。然而，在光刻膠顯影 的過程中，顯影液通常為水溶液，因此會攜帶水進入介質(zhì)層，例如水進入LTO層表面，這樣 在介質(zhì)層吸收水份后會發(fā)生化學變化生成聚合物，這樣在刻蝕的過程中使得刻蝕選擇比降 低，從而難于被刻蝕干凈。另外由于光刻過程受到光刻膠厚度，烘烤/冷卻的溫度與時間、顯影方式與時間、 曝光計量、焦距補償以及數(shù)值孔徑等參數(shù)影響，光刻過程存在較大的誤差，有時候會造成光 刻失敗，這樣就需要去除半導體基底上的光刻膠層，然后重新生成光刻膠，在去除光刻膠層 的步驟中也會攜帶水進入介質(zhì)層，例如LTO層表面。因此在介質(zhì)層吸水后會發(fā)生化學變化生成聚合物，這樣在刻蝕的過程中使得刻蝕 選擇比降低，從而難于被刻蝕干凈，造成殘留，給后續(xù)工藝帶來影響。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明 的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā) 明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不 違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施的限制。其次，本發(fā)明利用示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，表 示器件結(jié)構(gòu)的剖面圖會不依一般比例作局部放大，而且所述示意圖只是實例，其在此不應(yīng) 限制本發(fā)明保護的范圍。此外，在實際制作中應(yīng)包含長度、寬度及深度的三維空間尺寸。圖1為本發(fā)明的半導體結(jié)構(gòu)形成方法的流程圖，圖2至圖5為本發(fā)明的半導體結(jié) 構(gòu)形成方法的示意圖。下面結(jié)合圖1至圖5對本發(fā)明進行說明。半導體結(jié)構(gòu)的形成方法包 括下列步驟SlO 提供半導體基底，在所述半導體基底上具有介質(zhì)層。參考圖2，具體的，半導體基底100可以為單晶、多晶或非晶結(jié)構(gòu)的硅或硅鍺 (SiGe)，也可以是絕緣體上硅(SOI)，還可以包括其它的材料，例如銻化銦、碲化鉛、砷化銦、 磷化銦、砷化鎵或銻化鎵。另外還可以為多層基片(例如，具有覆蓋電介質(zhì)和金屬膜的硅襯 底)、分級基片、絕緣體上硅基片、外延硅基片、部分處理的基片(包括集成電路及其他元件 的一部分)、圖案化或未被圖案化的基片。在半導體基底100上具有介質(zhì)層110。所述介質(zhì)層110在本實施例中為半導體器 件中，不同導電層之間的介電層，用于使不同的導電層絕緣隔離。所述介質(zhì)層110可以是金 屬前介質(zhì)層(Pre-Metal Dielectric，PMD)，也可以是層間介質(zhì)層。PMD是沉積在具有MOS器件的襯底上，利用化學氣相沉積(Chemical Vapor deposition, CVD)工藝形成，在PMD中 會在后續(xù)工藝形成溝槽，用金屬填充溝槽形成連接孔，所述連接孔用于連接MOS器件的電 極和上層互連層中的金屬導線。在本實施例中所述介質(zhì)層包括BD(Black Diamond)層110a，和位于BD層上的低溫 氧化物(LTO)層110b。所述BD層IlOa材料選自碳摻雜的氧化硅(Black Diamond, BD)，所述BD層110a 厚度為6150埃。所述BD層IlOa用于層間介質(zhì)隔離，所述碳摻雜的氧化硅的BD層IlOa除 了具有介電常數(shù)低，傳輸延遲小的優(yōu)點，還具備與阻擋層IlOa選擇刻蝕比高的優(yōu)點。所述BD層IlOa形成工藝可以選用介質(zhì)化學氣相沉積設(shè)備，具體工藝參數(shù)為反應(yīng) 溫度為300攝氏度至400攝氏度，腔室壓力為4托至6托，反應(yīng)間距為5毫米至9毫米，功率 為400瓦至600瓦，氧氣流量為IOOsccm至300sccm，氦氣流量為800sccm至1200sccm，八甲 基環(huán)化四硅氧烷流量為2000sccm至4000sccm，直至形成3500埃至4500埃的BD層110a。所述LTO層IlOb形成工藝可以選用介質(zhì)化學氣相沉積設(shè)備，具體工藝參數(shù)為反 應(yīng)溫度小于300攝氏度，例如200攝氏度，形成厚度為350埃的LTO層。在另一實施例中，所述介質(zhì)層110的材料可以為SiO2或者摻雜的SiO2，例如 USG (Undoped silicon glass，沒有摻雜的硅玻璃)、BPSG (Borophosphosilicate glass，摻 雜硼磷的硅玻璃)、BSG(borosilicate glass，摻雜硼的硅玻璃)、PSG(Phosphosilitcate Glass，摻雜磷的硅玻璃)等。由于介質(zhì)層110通常包括親水性材料，例如LTO為親水性材料，因此和水可以發(fā)生 化學反應(yīng)，生成聚合物。S20 在所述介質(zhì)層110上形成光掩膜層。參考圖3，具體的，可以利用旋涂(spin on)工藝涂布光掩膜層120，所示光掩膜層 120可以包括底部抗反射(Bottom Anti-Reflective Coating, BARC)層和光致抗蝕層，BARC層的厚度可以為丨光致抗蝕層的厚度可以為1500人 2000A。所述底部抗反射層的作用主要為防止光線通過光刻膠后在晶圓界面發(fā)生反射，避免反射的光線 會與入射光發(fā)生干涉，使得光刻膠能均勻曝光。S30 對所述光掩膜層120進行光刻，形成光掩膜圖形。參考圖4，具體的，可以通過曝光將掩膜版上圖形轉(zhuǎn)移到光掩膜層上，然后利用顯 影液將被曝光部位的光掩膜層120去除，以形成光掩模圖形130。例如顯影液可以為TMAH、 NaOH, KOH的水溶液。S40 對具有所述光掩膜圖形的半導體基底進行刻蝕前烘焙。由于在顯影中顯影液將曝光后的光掩膜層120去除，因此在光掩膜層暴露出的介 質(zhì)層110，介質(zhì)層110中的LTO層IlOb就會吸收顯影液中的水分，發(fā)生化學變化，生成聚合 物，該聚合物使得接下來刻蝕的步驟中不易去除，從而在半導體基底上留下殘余物。在本發(fā)明中增加了烘焙的步驟，通過烘焙可以去除LTO層IlOb中的水份，消除了 LTO層和水生成的聚合物，從而使得刻蝕殘余減少。具體的可以采用對流爐、在線及手動熱盤等等，在本實施例中采用紫外線烘焙，烘 焙溫度為150°C至200°C。烘焙時間為100s至250s。S50 對被所述光掩膜圖形130保護下的所述介質(zhì)層110進行刻蝕。
參考圖5，具體的，所述刻蝕介質(zhì)層110可以是任何常規(guī)刻蝕技術(shù)，比如化學刻蝕 技術(shù)或者等離子體刻蝕技術(shù)，在本實施例中，采用等離子體刻蝕技術(shù)，采用CF4、chf3、CH2F2, CH3F, C4F8或者C5F8中的一種或者幾種作為反應(yīng)氣體刻蝕介質(zhì)層110直至形成暴露半導體 基底100的溝槽或者接觸孔。在刻蝕形成暴露半導體基底的溝槽后，通常還會去除光刻膠圖形，所述去除光刻 膠圖形工藝可以為去光刻膠溶液清洗或者灰化工藝去除。另外由于光刻過程受到光刻膠厚度，烘烤/冷卻的溫度與時間、顯影方式與時間、 曝光計量、焦距補償以及數(shù)值孔徑等參數(shù)影響，光刻過程存在較大的誤差，有時候會造成光 刻失敗，這樣就需要去除半導體基底上的光掩膜圖形，然后重新生成光掩膜層，在去除光掩 膜圖形的步驟中也會攜帶水進入LTO層表面。因此在另一個優(yōu)選的實施例中還包括在形成光掩膜層之前進行掩膜前烘焙步驟。 具體的可以采用對流爐、在線及手動熱盤等等，在本實施例中采用紫外線烘焙，烘焙溫度為 150°C至2000C ο烘焙時間為IOOs至250s。在所述掩膜前烘焙步驟之前還可以包括在所述介質(zhì)層上形成光掩膜層；對所述 光掩膜層進行光刻，形成光掩膜圖形；當掩模圖形不合格時，去除不合格的光掩膜圖形。由于在顯影中顯影液將曝光后的光掩膜層去除，因此在光掩膜層暴露出的介質(zhì) 層，例如LTO層就會吸收顯影液中的水分，發(fā)生化學變化，生成聚合物，另外在去除不合格 的掩膜圖形時也容易引入水份，從而生成聚合物。該聚合物使得接下來刻蝕的步驟中不易 去除，從而在半導體基底上留下殘余物。在本發(fā)明中增加了刻蝕前烘焙的步驟，從而去除LTO層中的水份，消除了 LTO層和 水生成的聚合物，從而減少了刻蝕殘余。并且優(yōu)選的還包括掩膜前烘焙。也就是在去除不 合格的掩膜圖形后，再次形成光掩膜層之前進行烘焙。這樣就可以避免了前一次去除不合 格的掩膜圖形所帶來的水份。以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制。任 何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方 法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實 施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做 的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。權(quán)利要求
1.一種半導體結(jié)構(gòu)的制造方法，其特征在于，包括步驟提供半導體基底，在所述半導體基底上具有介質(zhì)層；在所述介質(zhì)層上形成光掩膜層；對所述光掩膜層進行光刻，形成光掩膜圖形；對具有所述光掩膜圖形的半導體基底進行刻蝕前烘焙；對被所述光掩膜圖形保護下的所述介質(zhì)層進行刻蝕。
2.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)的制造方法，其特征在于，在形成光掩膜層之前 還包括掩膜前烘焙步驟。
3.根據(jù)權(quán)利要求2所述的半導體結(jié)構(gòu)的制造方法，其特征在于，所述掩膜前烘焙步驟 之前還包括在所述介質(zhì)層上形成光掩膜層；對所述光掩膜層進行光刻，形成光掩膜圖形；去除所述光掩膜圖形。
4.根據(jù)權(quán)利要求2所述的半導體結(jié)構(gòu)的制造方法，其特征在于，所述掩膜前烘焙采用 紫外線烘焙。
5.根據(jù)權(quán)利要求4所述的半導體結(jié)構(gòu)的制造方法，其特征在于，所述掩膜前烘焙的溫 度為150°C至200°C，烘焙的時間為=IOOs至250s。
6.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)的制造方法，其特征在于，所述介質(zhì)層包括BD層， 和位于BD層上的低溫氧化物層。
7.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)的制造方法，其特征在于，所述刻蝕前烘焙采用 紫外線烘焙。
8.根據(jù)權(quán)利要求7所述的半導體結(jié)構(gòu)的制造方法，其特征在于，所述刻蝕前烘焙的溫 度為150°C至200°C，烘焙的時間為=IOOs至250s。
全文摘要
本發(fā)明提供了一種半導體結(jié)構(gòu)的制造方法，包括步驟提供半導體基底，在所述半導體基底上具有介質(zhì)層；在所述介質(zhì)層上形成光掩膜層；對所述光掩膜層進行光刻，形成光掩膜圖形；對具有所述光掩膜圖形的半導體基底進行刻蝕前烘焙；對被所述光掩膜圖形保護下的所述介質(zhì)層進行刻蝕。本發(fā)明減少了刻蝕后的介質(zhì)層殘余。
文檔編號H01L21/3105GK102044415SQ20091019708
公開日2011年5月4日 申請日期2009年10月13日 優(yōu)先權(quán)日2009年10月13日
發(fā)明者孫武, 張海洋 申請人:中芯國際集成電路制造(上海)有限公司