專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體器件的制作方法。
背景技術(shù)：
在閃存器件中，分離柵極閃存(Split-Gate Flash)器件與堆棧柵極閃存器件相比 之下，不僅體積較微小，而且更省電，因此，目前分離柵極閃存已經(jīng)成為相當受歡迎的存儲 器件。圖Ia至圖Ic示出了現(xiàn)有技術(shù)中分離柵極閃存(Split-Gate Flash)器件制作流 程的剖面結(jié)構(gòu)示意圖。首先，如圖Ia所示，提供半導(dǎo)體襯底100，所述的半導(dǎo)體襯底100包括核心器件區(qū) 域IOOa和外圍電路區(qū)域100b，首先在所述的IOOa上制作一個以上的存儲單元組110，存 儲單元組中的每一個存儲單元IlOa都包括依次位于半導(dǎo)體襯底100上的浮柵(Floating gate,FG)結(jié)構(gòu)、氧化層-氮化層-氧化層(ONO)介質(zhì)層和控制柵(Control Gate,CG)結(jié)構(gòu)， 以及位于浮柵結(jié)構(gòu)、氧化層-氮化層-氧化層介質(zhì)層和控制柵結(jié)構(gòu)側(cè)壁的絕緣介質(zhì)層，為了 描述的簡單，本說明書中將包含浮柵結(jié)構(gòu)、氧化層-氮化層-氧化層介質(zhì)層和控制柵結(jié)構(gòu)的 復(fù)合結(jié)構(gòu)稱為存儲單元的柵極結(jié)構(gòu)。所述的浮柵結(jié)構(gòu)包括依次位于半導(dǎo)體襯底100上的re 氧化層、re多晶硅層，所述的控制柵結(jié)構(gòu)包括依次位于氧化層-氮化層-氧化層(ONO)介 質(zhì)層上的控制柵多晶硅層、CG氮化硅層、CG氧化硅層、CG氮化硅硬掩膜層。在附圖Ia中， 為了附圖的簡便，僅僅示意性畫出存儲單元110a，并未畫出其具體結(jié)構(gòu)。其中，存儲單元組 之間的間距大于存儲單元之間的間距，通常，存儲單元組之間共用漏極drain，同一存儲單 元組的兩個存儲單元共用源極source。所述的存儲單元的柵極結(jié)構(gòu)的高度為1900 2100 埃。參考附圖Ib所示，在所述核心器件區(qū)域IOOa的存儲單元IlOa之間，存儲單元組 110之間的半導(dǎo)體襯底上沉積多晶硅層120a，以及外圍電路區(qū)域IOOb的半導(dǎo)體襯底上沉積 多晶硅層120b，沉積多晶硅層120a和120b的工藝可以一步完成，隨后，在所述的多晶硅層 120b上沉積掩膜氧化層130b，形成掩膜氧化層130b的工藝為現(xiàn)有工藝，在此不再贅述?？?選的，所述的外圍電路區(qū)域形成的多晶硅層的厚度為1700 1900埃，掩膜氧化層的厚度為 300 400埃。進行完所述工藝之后，參考附圖Ib所示，外圍電路區(qū)域的多晶硅層120b與 掩膜氧化層130b的厚度之和大于存儲單元的柵極結(jié)構(gòu)的高度。由于所述的多晶硅層的厚 度大于存儲單元之間間距的0. 5倍，小于存儲單元組之間間距的0. 5倍，因此，存儲單元組 之間的多晶硅層120a的高度小于存儲單元之間的多晶硅層120a的高度。參考附圖Ic所示，對核心器件區(qū)域IOOa的多晶硅層120a進行化學(xué)機械拋光 (CMP)，每個存儲單元組中，存儲單元之間的多晶硅層形成擦除柵(Eraser gate)，存儲單元 組之間的多晶硅層形成SG(Split Gate)。對于大部分遠離外圍電路區(qū)域的多晶硅層120a，CMP工藝進行至每個存儲單元 110的柵極結(jié)構(gòu)的CG氮化硅硬掩膜層時，由于CG氮化硅硬掩膜層的阻擋，CMP工藝停止，但是在核心器件區(qū)域IOOa和外圍電路區(qū)域IOOb鄰接的位置，由于外圍電路區(qū)域的多晶硅層 120b與掩膜氧化層130b的厚度之和大于核心器件區(qū)域柵極結(jié)構(gòu)的厚度，當CMP進行至硬掩 膜氧化層130b的高度時，由于掩膜氧化層130b的阻擋，核心器件區(qū)域IOOa和外圍電路區(qū) 域IOOb鄰接處的多晶硅層120a將無法被完全去除，造成多晶硅的殘留。參考附圖2所示，為CMP之后核心器件區(qū)域中心的半導(dǎo)體器件的若干存儲單元的 俯視圖，從圖中可以看出，各個存儲單元的擦除柵、控制柵的線條以及擦除柵與控制柵的邊 界都很清晰。參考附圖3所示，為核心器件區(qū)域IOOa和外圍電路區(qū)域IOOb鄰接的位置半導(dǎo) 體器件的若干存儲單元的俯視圖，從圖中可以看出，有一般的區(qū)域無法區(qū)分擦除柵和控制 柵，這是由于控制柵上存在多晶硅的殘留，因此，從俯視圖中看，控制柵與擦除柵連為一體， 所述問題將導(dǎo)致半導(dǎo)體器件之間發(fā)生短路。

發(fā)明內(nèi)容
本發(fā)明解決的問題是現(xiàn)有半導(dǎo)體器件的制作工藝在CMP核心器件區(qū)域的多晶硅 層之后，在核心器件區(qū)域和外圍電路區(qū)域鄰接的位置，核心器件區(qū)域的存儲單元上仍然存 在多晶硅殘留的缺陷。本發(fā)明提供了一種半導(dǎo)體器件的制作方法，包括提供包括核心器件區(qū)域和外圍電路區(qū)域的半導(dǎo)體襯底，所述核心器件區(qū)域的半導(dǎo) 體襯底上形成有一個以上的存儲單元組；在所述存儲單元以及存儲單元組之間的半導(dǎo)體襯底上以及外圍電路區(qū)域的半導(dǎo) 體襯底上沉積第一多晶硅層，其中，外圍電路區(qū)域形成的第一多晶硅層的厚度小于存儲單 元的柵極結(jié)構(gòu)的高度，存儲單元組之間的第一多晶硅層的厚度大于存儲單元之間間距的 0. 5倍，小于存儲單元組之間間距的0. 5倍；在外圍電路區(qū)域的第一多晶硅層上形成掩膜氧化層，其中，核心電路區(qū)域存儲單 元的柵極結(jié)構(gòu)的高度大于外圍電路區(qū)域的第一多晶硅層與掩膜氧化層的厚度之和；在所述核心器件區(qū)域的第一多晶硅層以及外圍電路區(qū)域的掩膜氧化層上沉積第 二多晶硅層，存儲單元組之間的第一多晶硅層與第二多晶硅層的厚度之和大于存儲單元的 柵極結(jié)構(gòu)的高度；刻蝕所述的第二多晶硅層，使核心電路區(qū)域存儲單元組之間殘留的第二多晶硅層 與第一多晶硅層厚度之和仍大于存儲單元的柵極結(jié)構(gòu)的高度，其它區(qū)域的第二多晶硅層被 完全去除；對殘留的第二多晶硅層以及第一多晶硅層進行CMP工藝，在存儲單元之間形成擦 除柵，存儲單元組之間形成SG。采用上述的方法制作的半導(dǎo)體器件，相對于現(xiàn)有技術(shù)，由于增加了柵極結(jié)構(gòu)的高 度(通過增加?xùn)艠O結(jié)構(gòu)高度的方法實現(xiàn)核心電路區(qū)域存儲單元的柵極結(jié)構(gòu)的高度大于外 圍電路區(qū)域的第一多晶硅層與掩膜氧化層的厚度之和)，并且采用兩步沉積多晶硅層隨后 濕法刻蝕的工藝，填補了沉積第一多晶硅層之后在存儲單元組之間產(chǎn)生的間隙，CMP工藝之 后，在存儲單元之間形成擦除柵，存儲單元組之間形成SG，在核心器件區(qū)域和外圍電路區(qū)域 的邊界，存儲單元的柵極結(jié)構(gòu)附件不會產(chǎn)生多晶硅的殘留。


圖Ia至圖Ic為現(xiàn)有技術(shù)中分離柵極閃存器件制作流程的剖面結(jié)構(gòu)示意圖；圖2為現(xiàn)有技術(shù)CMP之后核心器件區(qū)域中心的半導(dǎo)體器件的若干存儲單元的俯視 圖；圖3為現(xiàn)有技術(shù)CMP之后核心器件區(qū)域和外圍電路區(qū)域鄰接的位置半導(dǎo)體器件的 若干存儲單元的俯視圖；圖4至圖9為本發(fā)明半導(dǎo)體器件制作方法各步驟的剖面結(jié)構(gòu)示意圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明的具體實施方式
做詳細的說明。本發(fā)明提供了一種半導(dǎo)體器件的制作方法，包括步驟Si，參考附圖4所示，提供包括核心器件區(qū)域200a和外圍電路區(qū)域200b的 半導(dǎo)體襯底200，所述核心器件區(qū)域200a的半導(dǎo)體襯底200上形成有一個以上的存儲單元 組210，相鄰的存儲單元組210之間的間距大于存儲單元組內(nèi)相鄰的存儲單元210a之間的 間距，本實施例中，所述的一個存儲單元組包括兩個相鄰的存儲單元，在一個具體的實施例 中，所述的相鄰的存儲單元組之間的間距為0. 45 0. 55微米，相鄰的存儲單元之間的間距 為0. 2 0. 26微米。所述的每個存儲單元都包括依次位于半導(dǎo)體襯底200上的浮柵(Floating gate, FG)結(jié)構(gòu)、氧化層-氮化層-氧化層(ONO)介質(zhì)層和控制柵(Control Gate, CG)結(jié)構(gòu)，以及 位于浮柵結(jié)構(gòu)、氧化層-氮化層-氧化層介質(zhì)層和控制柵結(jié)構(gòu)側(cè)壁的絕緣介質(zhì)層，為了描述 的簡單，將包含浮柵結(jié)構(gòu)、氧化層-氮化層-氧化層介質(zhì)層和控制柵結(jié)構(gòu)的復(fù)合結(jié)構(gòu)稱為存 儲單元的柵極結(jié)構(gòu)。所述的浮柵結(jié)構(gòu)包括依次位于半導(dǎo)體襯底200上的re氧化層、re多晶 硅層，所述的控制柵結(jié)構(gòu)包括依次位于氧化層-氮化層-氧化層(ONO)介質(zhì)層上的控制柵 多晶硅層、CG氮化硅層、CG氧化硅層、CG氮化硅硬掩膜層。在附圖4中，為了附圖的簡便， 僅僅示意性畫出存儲單元210a，并未畫出其具體結(jié)構(gòu)。在一個具體的實施例中，所述的存儲單元的柵極結(jié)構(gòu)的高度為2200 2600埃，可 選的，存儲單元的柵極結(jié)構(gòu)的高度為2400埃。相對于現(xiàn)有技術(shù)，本實施例所述的柵極結(jié)構(gòu) 的高度增加。步驟S2，參考附圖5所示，在所述存儲單元以及存儲單元組之間的半導(dǎo)體襯底上 沉積第一多晶硅層220a，在外圍電路區(qū)域的半導(dǎo)體襯底上沉積第一多晶硅層220b，其中， 所述存儲單元的柵極結(jié)構(gòu)的高度大于存儲單元組之間的第一多晶硅層的厚度，同樣大于外 圍電路區(qū)域的半導(dǎo)體襯底上沉積第一多晶硅層的厚度。存儲單元組之間的第一多晶硅層的 厚度大于存儲單元之間間距的0. 5倍，小于存儲單元組之間間距的0. 5倍。所述的外圍電路區(qū)域的半導(dǎo)體襯底上沉積的第一多晶硅層作為外圍電路區(qū)域器 件的柵極，所以，常規(guī)的，在所述的外圍電路區(qū)域的半導(dǎo)體襯底上已經(jīng)形成有作為柵氧化層 的氧化硅材料，其為本領(lǐng)域技術(shù)人員熟知的公知常識，在此不做贅述。所述的第一多晶硅層 的厚度為1600 2000埃，可選的，例如為1800埃。本實施例中，由于所述的第一多晶硅層的厚度大于存儲單元之間間距的0. 5倍， 小于存儲單元組之間間距的0. 5倍，因此，存儲單元組之間的第一多晶硅層的厚度小于存儲單元之間的第一多晶硅層的厚度。如附圖5所示，相鄰的存儲單元之間沉積的第一多晶 硅層厚度都大于存儲單元的柵極結(jié)構(gòu)的厚度，相鄰的存儲單元組之間的第一多晶硅層的厚 度小于柵極結(jié)構(gòu)的厚度。在一個實施例中，設(shè)定位于外圍電路區(qū)域的第一多晶硅層的厚度 為1800埃，柵極結(jié)構(gòu)的高度為2400埃，則相鄰的存儲單元之間沉積的第一多晶硅層的厚度 可大于2400埃，而相鄰的存儲單元組之間的第一多晶硅層的厚度為1400 1800埃左右， 其與柵極結(jié)構(gòu)的高度差600 1000埃，存儲單元的柵極結(jié)構(gòu)上的第一多晶硅層的厚度也為 1800埃。因此，本步驟中，第一多晶硅層并沒有完全填充存儲單元組之間的間隙。如果就此 對第一多晶硅層進行CMP工藝，則存儲單元組之間未被填充的間隙會儲存CMP產(chǎn)生的副產(chǎn) 物以及CMP工藝中的拋光液(slurry)，使半導(dǎo)體器件產(chǎn)生缺陷。步驟S3，參考附圖6所示，在外圍電路區(qū)域的第一多晶硅層上形成掩膜氧化層 230b，其中，核心電路區(qū)域存儲單元的柵極結(jié)構(gòu)的高度大于外圍電路區(qū)域的第一多晶硅層 與掩膜氧化層的厚度之和；形成所述掩膜氧化層的工藝為常規(guī)工藝，所述掩膜氧化層的材料例如為氮化硅或 者氮氧化硅等，在隨后的CMP工藝中用于保護外圍電路區(qū)域的第一多晶硅層并作為研磨終
點ο為了克服現(xiàn)有技術(shù)中外圍電路區(qū)域的第一多晶硅層與掩膜氧化層的厚度之和大 于存儲單元的柵極結(jié)構(gòu)產(chǎn)生的缺陷，本發(fā)明中，要求外圍電路區(qū)域的第一多晶硅層與掩膜 氧化層的厚度之和小于存儲單元的柵極結(jié)構(gòu)的高度。所述掩膜氧化層的厚度范圍為300 400埃，例如優(yōu)選的為350埃。步驟S4，參考附圖7所示，在所述核心器件區(qū)域的第一多晶硅層上沉積第二多晶 硅層240a，在外圍電路區(qū)域的掩膜氧化層上沉積第二多晶硅層240b，存儲單元組之間的第 一多晶硅層與第二多晶硅層的厚度之和大于存儲單元的柵極結(jié)構(gòu)的高度；本步驟中，由于相鄰的存儲單元組之間沉積的第二多晶硅層的厚度大于其它位置 的第二多晶硅層的厚度，因此經(jīng)過第二多晶硅層的沉積，核心器件區(qū)域表面的高度差減小。 存儲單元組之間的第二多晶硅層的厚度是其它位置的第二多晶硅層的厚度的1. 5 2倍， 一般來說，第二多晶硅層越厚，整個半導(dǎo)體器件表面越平坦，存儲單元組之間的第二多晶硅 層的厚度與其它位置的第二多晶硅層的厚度的比例越大。可選的，外圍電路區(qū)域上形成的 第二多晶硅層的厚度為為1700 1900埃。由于所述的第二多晶硅層主要為了填充形成第一多晶硅層之后在存儲單元組之 間形成的間隙，因此，必須要求相鄰的存儲單元組之間的第一多晶硅層與第二多晶硅層的 厚度之和大于存儲單元的柵極結(jié)構(gòu)的高度，可選的，相鄰的存儲單元組之間的第一多晶硅 層與第二多晶硅層的厚度之和與存儲單元的柵極結(jié)構(gòu)的高度差范圍大于2400埃。在一個實施例中，設(shè)定外圍電路區(qū)域上形成的第二多晶硅層的厚度為1800埃，相 鄰的存儲單元組之間的第二多晶硅層的厚度為3200埃，相鄰的存儲單元之間的第二多晶 硅層的厚度為1800埃。步驟S5，參考附圖8所示，刻蝕所述的第二多晶硅層，使核心電路區(qū)域存儲單元組 之間殘留的第二多晶硅層與第一多晶硅層厚度之和仍大于存儲單元的柵極結(jié)構(gòu)的高度，其 它區(qū)域的第二多晶硅層被完全去除；本步驟中，刻蝕的目的是為了去除大部分位于柵極結(jié)構(gòu)之上的多晶硅層(包括第一多晶硅層和第二多晶硅層)，由于外圍電路區(qū)域掩膜氧化層的存在，外圍電路區(qū)域的刻蝕 停止在掩膜氧化層，核心器件區(qū)域的大部分第二多晶硅層也都會被完全去除，在存儲單元 組之間的區(qū)域，由于第二多晶硅層的厚度大于其它區(qū)域的多晶硅層的厚度，因此，會留下部 分第二多晶硅層，正好填充了形成第一多晶硅層之后存儲單元組之間存在的間隙。在某一實施例中，相鄰的存儲單元組之間的第二多晶硅層的厚度為3200埃，相 鄰的存儲單元之間的第二多晶硅層的厚度為1800埃，則所述的刻蝕步驟中完全去除相鄰 的存儲單元之間的第二多晶硅層，去除的相鄰的存儲單元組之間的第二多晶硅層的厚度為 2700埃，因此，相鄰的存儲單元組之間，第一多晶硅層上仍然有500埃的第二多晶硅層殘 留，所述的第二多晶硅層殘留填補了存儲單元組之間的第一多晶硅層之間的間隙，并使核 心器件區(qū)域的整個多晶硅層的厚度趨于均勻。步驟S6，參考附圖9所示，對殘留的第二多晶硅層以及第一多晶硅層進行CMP工 藝，在存儲單元之間形成擦除柵，存儲單元組之間形成SG。采用上述的方法制作的半導(dǎo)體器件，在存儲單元之間形成擦除柵，存儲單元組之 間形成SG，在核心器件區(qū)域和外圍電路區(qū)域的邊界，存儲單元的柵極結(jié)構(gòu)附件不會產(chǎn)生多 晶硅的殘留。雖然本發(fā)明已以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù) 人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng) 當以權(quán)利要求所限定的范圍為準。
權(quán)利要求
一種半導(dǎo)體器件的制作方法，其特征在于，包括提供包括核心器件區(qū)域和外圍電路區(qū)域的半導(dǎo)體襯底，所述核心器件區(qū)域的半導(dǎo)體襯底上形成有一個以上的存儲單元組；在所述存儲單元以及存儲單元組之間的半導(dǎo)體襯底上以及外圍電路區(qū)域的半導(dǎo)體襯底上沉積第一多晶硅層，其中，外圍電路區(qū)域形成的第一多晶硅層的厚度小于存儲單元的柵極結(jié)構(gòu)的高度，存儲單元組之間的第一多晶硅層的厚度大于存儲單元之間間距的0.5倍，小于存儲單元組之間間距的0.5倍；在外圍電路區(qū)域的第一多晶硅層上形成掩膜氧化層，其中，核心電路區(qū)域存儲單元的柵極結(jié)構(gòu)的高度大于外圍電路區(qū)域的第一多晶硅層與掩膜氧化層的厚度之和；在所述核心器件區(qū)域的第一多晶硅層以及外圍電路區(qū)域的掩膜氧化層上沉積第二多晶硅層，存儲單元組之間的第一多晶硅層與第二多晶硅層的厚度之和大于存儲單元的柵極結(jié)構(gòu)的高度；刻蝕所述的第二多晶硅層，使核心電路區(qū)域存儲單元組之間殘留的第二多晶硅層與第一多晶硅層厚度之和仍大于存儲單元的柵極結(jié)構(gòu)的高度，其它區(qū)域的第二多晶硅層被完全去除；對殘留的第二多晶硅層以及第一多晶硅層進行CMP工藝，在存儲單元之間形成擦除柵，存儲單元組之間形成SG。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制作方法，其特征在于，通過增加?xùn)艠O結(jié)構(gòu)高 度的方法實現(xiàn)核心電路區(qū)域存儲單元的柵極結(jié)構(gòu)的高度大于外圍電路區(qū)域的第一多晶硅 層與掩膜氧化層的厚度之和。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件的制作方法，其特征在于，所述的柵極結(jié)構(gòu)的高 度為2200 2600埃，外圍電路區(qū)域形成的第一多晶硅層的厚度為1600 2000埃。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件的制作方法，其特征在于，存儲單元組之間的第 二多晶硅層的厚度是其它位置的第二多晶硅層的厚度的1. 5 2倍。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件的制作方法，其特征在于，外圍電路區(qū)域上形成 的第二多晶硅層的厚度為1700 1900埃。
6.根據(jù)權(quán)利要求4或者5所述的半導(dǎo)體器件的制作方法，其特征在于，掩膜氧化層的厚 度為300 400埃。
全文摘要
一種半導(dǎo)體器件的制作方法，包括提供包括核心器件區(qū)域和外圍電路區(qū)域的半導(dǎo)體襯底，所述核心器件區(qū)域的半導(dǎo)體襯底上形成有一個以上的存儲單元組；沉積第一多晶硅層，其中，外圍電路區(qū)域形成的第一多晶硅層的厚度小于存儲單元的柵極結(jié)構(gòu)的高度；在外圍電路區(qū)域的第一多晶硅層上形成掩膜氧化層；沉積第二多晶硅層，存儲單元組之間的第一多晶硅層與第二多晶硅層的厚度之和大于存儲單元的柵極結(jié)構(gòu)的高度；刻蝕所述的第二多晶硅層；對殘留的第二多晶硅層以及第一多晶硅層進行CMP工藝。采用所述的方法，在核心器件區(qū)域和外圍電路區(qū)域的邊界，存儲單元的柵極結(jié)構(gòu)附件不會產(chǎn)生多晶硅的殘留。
文檔編號H01L21/28GK101964328SQ200910055378
公開日2011年2月2日 申請日期2009年7月24日 優(yōu)先權(quán)日2009年7月24日
發(fā)明者劉艷, 周儒領(lǐng), 詹奕鵬, 黃淇生 申請人:中芯國際集成電路制造(上海)有限公司