專利名稱：包括位于不同高度的溝道區(qū)域的電子器件及其形成工藝的制作方法
技術(shù)領(lǐng)域：
本公開內(nèi)容涉及電子器件和工藝，并且更具體地，涉及包括如下溝道區(qū)域的電子器件，以及形成該電子器件的工藝，其中，相比于位于控制柵電極下面的相鄰溝道區(qū)域，位于選擇柵電極下面的所述溝道區(qū)域處于更高的高度。
背景技術(shù)：
分裂柵非易失性存儲器單元可被形成為，使得相比于控制柵電極下面的另一區(qū)域，在選擇柵電極下面的區(qū)域處的襯底表面較高。該高度差有助于提供將電荷載流子彈道注入到用于非易失性存儲器單元的電荷存儲介質(zhì)中，例如，硅納米晶體中。
在該存儲器單元的形成過程中，選擇柵介電層和選擇柵電極是在
形成電荷存儲疊層(charge storage stack)和控制柵電極之前形成的。電荷存儲疊層可以包括柵介電層、硅納米晶體和封蓋介電層。通過從未由選擇柵電極覆蓋的暴露區(qū)域移除選擇柵介電層并且隨后通過使襯底熱氧化以形成控制柵介電層，引起襯底中形成的臺階。在形成控制柵電極和電荷存儲疊層的剩余部分之后， 一組硅納米晶體位于控制柵電極和襯底之間("襯底組")，并且另一部分硅納米晶體位于控制柵電極和選擇柵電極之間("選擇柵組")。
硅納米晶體的選擇柵組是存在問題的。這些硅納米晶體可以積累電荷但是難于擦除。與襯底相鄰的選擇柵組中的硅納米晶體影響存儲器單元的閾值電壓，并且因此，盡管它們的擦除是困難的但是它們?nèi)孕枰徊脸?br>

借助于示例來描述實施例，并且實施例不限于附圖。
圖1包括形成多個層和掩膜部件之后的部分襯底的橫截面圖的說明。
圖2包括形成柵結(jié)構(gòu)之后的圖1的工件的橫截面圖的說明。
圖3包括形成與柵結(jié)構(gòu)相鄰的側(cè)壁隔層(spacer)之后的圖2的工件的橫截面圖的說明。
圖4包括在襯底的暴露部分上方形成半導體層之后的圖3的工件的橫截面圖的說明。
圖5包括在半導體層上方形成柵介電層之后的圖4的工件的橫截面圖的說明。
圖6包括在形成選擇柵介電層之后的圖5的工件的橫截面圖的說明。
圖7包括在形成側(cè)壁隔層之后的圖6的工件的橫截面圖的說明。圖8包括在形成圖案化的掩膜層之后的圖7的工件的橫截面圖的說明。
圖9包括在移除部分側(cè)壁隔層以形成選擇柵電極之后的圖10的工件的橫截面圖的說明。
圖10包括在部分半導體層和襯底中形成絕緣層和摻雜區(qū)域之后的圖9的工件的橫截面圖的說明。
圖11包括形成基本上完整的集成電路之后的圖10的工件的橫截面圖的說明。
本領(lǐng)域的技術(shù)人員應認識到，圖中的元件被出于簡單和清楚的目而說明，并且沒有必要將其依比例繪制。例如，圖中的某些元件的尺寸可以相對于其他元件放大，以幫助改善對本發(fā)明的實施例的理解。
具體實施例方式
一種電子器件，其可以包括具有在非易失性存儲器單元的控制柵電極和選擇柵電極之間的高度變化的襯底，以在對存儲器單元編程時 利用電荷載流子的彈道注入。電荷存儲疊層不位于選擇柵電極和控制 柵電極之間。因此，可以改進如前所述的現(xiàn)有技術(shù)的非易失性存儲器 單元的一個或多個擦除問題。
在一個方面， 一種形成包括非易失性存儲器單元的電子器件的工 藝可以包括，在襯底上方形成電荷存儲疊層，并且在電荷存儲疊層上 方形成控制柵電極。該工藝還可以包括，在形成控制柵電極之后在襯 底上方形成半導體層，其中，該半導體層與控制柵電極隔開。該工藝 可以進一步包括，在該半導體層上方形成選擇柵電極。
在致力于下述實施例的細節(jié)之前，對某些術(shù)語進行定義或闡明。 術(shù)語"高度"意指與參考平面的最短距離。在一個實施例中，參考平 面是在襯底上方形成任何特征之前的襯底的主平面。
如此處使用的，術(shù)語"包括"、"含有"、"具有"或其任何其 他變化形式，應涵蓋非排他性的含有。例如，包括元件列表的裝置、 物品、方法或工藝沒有必要僅限于這些元件，而是可以包括未明確列 出的或者對于該工藝、方法、物品或裝置是固有的其他元件。而且， 除非另外明確說明，否則"或"意指內(nèi)含性的或關(guān)系，并非意指排他 性的或關(guān)系。例如，任何一個如下情況滿足條件A或B: A為真(或
出現(xiàn))并且B為假(或者未出現(xiàn))，A為假(或者未出現(xiàn))并且B為 真(或出現(xiàn))，以及A和B均為真(或者出現(xiàn))。
此外，出于清楚的目的并且為了給出此處描述的實施例的范圍的 一般概念，"一個"的使用用于描述該"一個"所指的一個或多個物 品。因此，在使用"一個"時，該描述應被理解為包括一個或至少一 個，并且除非明確指出復數(shù)另有其他含義，則單數(shù)還包括復數(shù)。
除非另外定義，否則此處使用的所有技術(shù)和科學術(shù)語具有與本發(fā)明所屬領(lǐng)域的普通技術(shù)人員公知的含義相同的含義。通過下面的詳細 描述和權(quán)利要求，本發(fā)明的其他特征和優(yōu)點將是顯而易見的。
此處未描述的，與特定的材料、加工過程和電路相關(guān)的許多細節(jié) 是傳統(tǒng)的并且可以在半導體和微電子領(lǐng)域的書本和其他來源中找到。
圖1包括諸如集成電路的部分電子器件10的橫截面圖。該集成電 路可以是獨立的存儲器、微控制器或者包括存儲器的其他集成電路。
在一個實施例中，電子器件IO可以包括非易失性存儲器(NVM)陣列 19，圖1中說明了部分的該NVM陣列19。襯底IO可以包括單晶半導 體晶片、絕緣體上半導體晶片、平板顯示器(例如，玻璃板上硅層) 或者傳統(tǒng)上用于形成電子器件的其他襯底。盡管沒有說明，但是在存 儲器陣列19內(nèi)部的有源區(qū)之間的部分襯底10上方，并且在NVM陣列 19外部的外圍區(qū)域中，可以形成淺溝槽場區(qū)隔離。襯底10的最上表面 是主表面13?？蛇x地，可以使用傳統(tǒng)的或者專有的摻雜操作使襯底10 以及NVM陣列19中的主表面13的摻雜濃度升高，以潛在地減小隨后 形成的位于部分主表面13上方的柵電極之間的漏電流。
如圖1所示，隨后可以在襯底10的主表面13上方形成電荷存儲 疊層12，其中，電荷存儲疊層12包括柵介電層122、不連續(xù)存儲元件 124和另一介電層126?？梢允褂醚趸虻h(huán)境熱生長柵介電層122， 或者可以使用傳統(tǒng)的或?qū)Ｓ械幕瘜W氣相淀積技術(shù)、物理氣相淀積技術(shù)、 原子層淀積技術(shù)或者這些技術(shù)的組合來淀積柵介電層122。柵介電層 122可以包括二氧化硅、氮化硅、氧氮化硅、高介電常數(shù)(高K)材料 (例如，介電常數(shù)大于8)或者這些材料的任何組合的一個或多個膜。 該高K材料可以包括HfaObNc、 HfaSibOc、 HfaSibOcNd、 HfaZrbOcNd、 HfaZrbSicOdNe、 HfaZrbOe、 ZraSibOe、 ZraSibOeNd、 Zr02、其他含Hf或含 Zr的介電材料、任何前述材料的摻雜版本(摻雜鑭、摻雜鈮等)或者 這些材料的任何組合。柵介電層122具有范圍為大約3nm-大約10 nm 的厚度。介電層122的厚度和材料選擇將基本上確定其電氣屬性。在一個實施例中，該厚度和材料被選擇為，介電層122具有厚度等于約 10 nm的二氧化硅。
隨后，在NVM陣列19上方形成不連續(xù)存儲元件124。單獨的不 連續(xù)存儲元件124基本上相互物理分離。不連續(xù)存儲元件124可以包 括能夠存儲電荷的材料，諸如硅、氮化物、含金屬材料、能夠存儲電 荷的另一適當材料或者這些材料的任何組合。例如，不連續(xù)存儲元件 124可以包括硅納米晶體或金屬納米簇。在一個特定實施例中，可以在 襯底10的暴露表面上方形成基本上連續(xù)的無定形硅層。該基本上連續(xù) 的層可以暴露于加熱或者使該層"混亂"或者否則使其形成硅納米晶 體的其他加工條件下。不連續(xù)存儲元件124可以是未摻雜的，在淀積 過程中摻雜，或者在淀積之后摻雜。在一個實施例中，不連續(xù)存儲元 件124可以由一個或多個材料形成，該材料的屬性在熱氧化工藝過程 中未受顯著不利的影響。該材料可以包括鉑、鈀、銥、鋨、釕、錸、 銦-錫、銦-鋅、鋁-錫或者這些材料的任何組合。除了鉑和鈀之外的每 個該材料可以形成導電金屬氧化物。在一個實施例中，每個不連續(xù)存 儲元件124在任何尺寸上不大于約10nm。在另一實施例中，不連續(xù)存 儲元件124可以是較大的，然而，不連續(xù)存儲元件124不能被形成為 過大以至于形成連續(xù)結(jié)構(gòu)(即，所有的不連續(xù)存儲元件124不能熔合 在一起)。
隨后在不連續(xù)存儲元件124上方形成介電層126。介電層126可 以包括一個或多個介電膜，并且典型地是熱生長的或淀積的。介電層 126可以包括任何一個或多個材料，或者使用如相對于柵介電層122描 述的任何實施例形成。介電層126可以具有與介電層122相比相同或 不同的組分來形成，并且可以使用與介電層122相比相同或不同的形 成技術(shù)形成。
隨后在電荷存儲疊層12上方形成控制柵電極14?？刂茤烹姌O層 14可以包括含半導體膜、含金屬膜或者這些膜的任何組合。在一個實施例中，控制柵電極層14包括多晶硅或無定形硅。在另一實施例中， 控制柵電極層14可以包括一個或多個其他材料。在特定實施例中，控 制柵電極層14的厚度不大于約200nm，并且在另一特定實施例中，不 大于90 nm。在另一實施例中，控制柵電極層14的厚度至少約為20 nm， 并且在另一特定實施例中，至少為50nm。在最終器件中，當控制柵電 極層14包括多晶硅或無定形硅時，控制柵電極層14可以具有至少為 1E19原子/cr^的摻雜劑濃度。通過化學氣相淀積、物理氣相淀積或者 這些淀積的組合可以淀積控制柵電極層14。在一個特定實施例中，在 淀積時摻雜控制柵電極層14，并且在另一特定實施例中，在淀積之后 摻雜控制柵電極層14。
在控制柵電極層14上方形成絕緣層16。絕緣層16有助于在后繼 加工過程中保護控制柵電極層14。絕緣層16可以包括氧化物、氮化物 或者氧氮化物。用于絕緣層16的材料被選擇為包括與后繼形成的絕緣 隔層不同的材料。在特定實施例中，絕緣層16包括氮化物。絕緣層16 的厚度可以是如相對于控制柵電極層14描述的任何厚度。絕緣層16 具有與控制柵電極層14相比基本上相同的厚度或者不同的厚度。在如 圖1所示的實施例中，使用傳統(tǒng)的或?qū)Ｓ械幕瘜W氣相淀積技術(shù)、物理 氣相淀積技術(shù)或者這些技術(shù)的組合來淀積絕緣層16。
隨后，在絕緣層16上方形成圖案化的掩膜層，其中，該圖案化的 掩膜層包括位于將形成柵結(jié)構(gòu)的位置處的掩膜部件18。掩膜部件18包 括不同于下面的絕緣層16和控制柵電極層14的有機抗蝕劑材料或無 機材料。該層可以通過傳統(tǒng)的或?qū)Ｓ械墓饪碳夹g(shù)形成。
圖2包括在形成包括控制柵電極24的柵結(jié)構(gòu)28，并且移除掩膜 部件18之后的工件的說明。更具體地，絕緣層16、控制柵電極層14 和電荷存儲疊層12的暴露部分被移除，以形成包括控制柵電極24的 柵電極28。在一個實施例中，通過傳統(tǒng)的或?qū)Ｓ械目涛g技術(shù)來移除絕 緣層16、控制柵電極層14和電荷存儲疊層12。掩膜部件18可以通過傳統(tǒng)的或?qū)Ｓ械幕一夹g(shù)移除?？梢愿淖冇糜谝瞥谀げ考?8的時序。
在一個實施例中，在暴露部分襯底10之后，移除掩膜部件18。在另一 實施例中，在對絕緣層16和控制柵電極層14進行圖案化之后，并且 在移除柵結(jié)構(gòu)28外部的所有電荷存儲疊層12之前，移除掩膜部件18。 在另一實施例中，在對絕緣層16進行圖案化之后，并且在移除柵結(jié)構(gòu) 28外部的所有柵電極層14之前，移除掩膜部件18。在閱讀本說明書 之后，本領(lǐng)域的技術(shù)人員將能夠確定最佳滿足其需要或需求的具體圖 案化方案。
圖3包括在形成與柵結(jié)構(gòu)28相鄰的絕緣隔層32之后的工件的說 明。絕緣隔層32有助于在溝道中形成具有相對高的電場的區(qū)域，以在 非易失性存儲器單元的編程過程中提供幫助。絕緣隔層32可以包括氧 化物、氮化物、氧氮化物或者這些材料的任何組合。在一個實施例中， 絕緣隔層32包括與絕緣層16不同的材料。每個絕緣隔層32在其基底 處的寬度在大約15nm-大約25 nm的范圍內(nèi)。通過在包括控制柵電極 24的柵結(jié)構(gòu)28和襯底10的暴露部分上方基本上保形地淀積絕緣層， 可以形成絕緣隔層32?？梢詫^緣層進行各向異性刻蝕以形成側(cè)壁隔 層32。在圖3所示實施例中，絕緣隔層32具有弧形的外表面。在另一 實施例中(未示出)，絕緣隔層32可以具有做成三角形或正方形的形 狀。使用傳統(tǒng)的或?qū)Ｓ械募夹g(shù)來執(zhí)行絕緣層的淀積和刻蝕，以形成絕 緣隔層32，并且其不需要使用掩膜。
圖4包括在襯底10的暴露部分上方形成半導體層40之后的工件 的說明。半導體層40允許在相對更高的高度處形成位于后繼形成的選 擇柵電極下面的溝道區(qū)域，以幫助在編程過程中將電荷載流子彈道注 入到離散的存儲元件124中。半導體層40可以包括硅、鍺、碳或者這 些材料的組合。在最終電子器件中，半導體層40的上表面位于至少與 柵介電層122的上表面一樣高的高度上，并且不會高于與半導體層40 相鄰的控制柵電極24的下表面。在一個實施例中，半導體層40具有 不大于約15nm的厚度，并且在另一實施例中，不大于約llnm，并且在另一實施例中，不大于約9nm。在另一實施例中，半導體層40具有 至少約2nm的厚度，并且在另一實施例中，至少約3nm。在特定實施 例中，半導體層40具有在約4nm-約6nm范圍內(nèi)的厚度?？梢允褂脗?統(tǒng)的或?qū)Ｓ械倪x擇性淀積或生長技術(shù)來形成半導體層40。在特定實施 例中，使用選擇性外延生長技術(shù)來形成半導體層40。在該實施例中， 在柵結(jié)構(gòu)28上方基本上不形成半導體層40。在另一實施例中，可以淀 積無定形半導體層，并且隨后使用襯底IO作為模板使該半導體層晶體 化以形成基本上為單晶的半導體層40。
半導體層40可被形成為摻雜的或未摻雜的，可以隨后通過離子注 入來進行摻雜，可以通過將摻雜劑從襯底10擴散到半導體層40中來 進行摻雜，或者通過這些技術(shù)的任何組合來進行摻雜。半導體層40可 以經(jīng)歷進一步的加工以改變或提高其質(zhì)量。該加工是可選的并且可以 包括形成和移除犧牲氧化物；如果半導體層40包括與襯底10不同的 半導體元素，則該加工包括濃縮；該加工包括其他適當?shù)募庸?，或?這些加工的任何組合。
圖5包括在半導體層40上方形成柵介電層52之后的工件的說明。 柵介電層52可以包括如相對于柵介電層122描述的任何材料、厚度和 形成工藝。相比于柵介電層122，柵介電層52可以具有相同的組分或 不同的組分，可以通過重復相同的工藝技術(shù)或不同的工藝技術(shù)形成， 或者可以通過這些技術(shù)的任何組合形成。在特定實施例中，柵介電層 52是邏輯柵電介質(zhì)并且顯著薄于柵介電層122。在特定實施例中，柵 介電層52小于柵介電層122的厚度的一半。
圖6包括在形成位于柵介電層52、絕緣隔層32和柵結(jié)構(gòu)28上方 的選擇柵電極層64之后的說明。選擇柵電極層64可以包括如相對于 控制柵電極24描述的任何材料、厚度和形成工藝。相比于控制柵電極 24，選擇柵電極層64可以具有相同的組分或不同的組分，可以具有相 同的厚度或不同的厚度，可以通過重復相同的工藝技術(shù)或不同的工藝技術(shù)形成，或者可以通過這些技術(shù)的任何組合形成。在特定實施例中， 選擇柵電極層64基本上保形地淀積在工件的暴露表面上方。
圖7包括在形成隔層74之后的工件的說明。選擇柵電極層64可 被各向異性地刻蝕，以形成隔層74。在如圖7所示的實施例中，隔層 74具有弧形的外表面。在另一實施例中(未示出)，隔層74可以具有 做成三角形或正方形的形狀。使用傳統(tǒng)的或?qū)Ｓ械募夹g(shù)來執(zhí)行選擇柵 電極層的刻蝕，以形成隔層74，并且其不需要使用掩膜。
圖8包括在形成包括掩膜部件84和開口 82的圖案化的掩膜層之 后的工件的說明。該圖案化的掩膜層與后繼的刻蝕結(jié)合使用，以移除 不是非易失性存儲器單元的部件的隔層74部分。隔層74被形成為圍 繞柵結(jié)構(gòu)28。在一個實施例中，每個選擇柵電極位于與其對應的控制 柵電極24相鄰的位置。掩膜部件84保護剩余的隔層74部分，其中開 口 82使將被移除的隔層74部分暴露?？梢允褂萌缦鄬τ谘谀げ考?8 描述的實施例形成圖案化的掩膜層。
圖9包括在從隔層74中形成選擇柵電極94之后的圖8的工件的 說明。簡要參考圖8，使用傳統(tǒng)的或?qū)Ｓ械目涛g技術(shù)來移除開口 82中 的隔層74部分。在一個實施例中，使用額外的刻蝕來移除柵介電層52、 半導體層40和絕緣隔層32 (柵結(jié)構(gòu)28之間)的暴露部分。可替換地， 絕緣隔層32、半導體層40、柵介電層52或者這些層的任何組合的暴 露部分保留在柵結(jié)構(gòu)28之間。在如圖9所示的特定實施例中，部分半 導體層40保留在柵結(jié)構(gòu)之間。掩膜部件84可以通過傳統(tǒng)的或?qū)Ｓ械?灰化技術(shù)移除。因此，選擇柵電極94包括隔層74的剩余部分。此時， 通過對其他暴露材料具有選擇性的濕法刻蝕來移除絕緣層16。
圖10包括在形成絕緣層102、隔層104以及摻雜區(qū)域106和108 之后的工件的說明。更加詳細地描述用于形成如圖IO所示的工件的加 工順序。進行對源/漏擴展注入(摻雜區(qū)域106和108的部分)。在注入過程中，選擇柵電極94和控制柵電極24也被摻雜。注入的摻雜劑 可以是p型摻雜劑(例如，硼)或n型摻雜劑(例如，磷或砷)。使 用傳統(tǒng)的或?qū)Ｓ械募夹g(shù)執(zhí)行該注入。
隨后形成絕緣層102，并且絕緣層102可以包括氧化物、氮化物、 氧氮化物或者這些材料的任何組合。在形成源/漏(S/D)區(qū)域時，絕緣 層102的厚度用作后繼的離子注入期間的注入屏蔽(screen)。在一個 實施例中，通過將氧化物層淀積到約5nm-約15nm的厚度，形成絕緣 層102。絕緣層102基本上覆蓋工件的所有暴露表面。然后，將氮化物 層淀積到約50nm-約90nm的厚度，并且進行各向異性刻蝕，以形成存 儲器單元周圍以及與選擇柵電極94相鄰的控制柵電極24的頂部上的 隔層104。位于控制柵電極24頂部上的隔層104有助于基本上防止在 后繼的硅化物形成期間在選擇柵電極94和控制柵電極24之間形成電 氣短路。
將摻雜劑注入到?jīng)]有由柵結(jié)構(gòu)28或選擇柵電極94或隔層104覆 蓋的襯底10和半導體層40的部分中，以完成摻雜區(qū)域106和108的 形成，摻雜區(qū)域106和108是來自該注入和源/漏擴展注入的摻雜劑的 組合。摻雜區(qū)域106和108包括部分半導體層40和襯底10，其中，在 圖10中通過虛線說明了襯底10和半導體層40之間的邊界。在一個實 施例中，摻雜區(qū)域106和108可以用作S/D區(qū)域。在摻雜工藝過程中， 未由隔層104覆蓋的選擇柵電極94和控制柵電極24的部分也被摻雜。 摻雜劑是p型掾雜劑(例如，硼)或者n型摻雜劑(例如，磷或砷)。 在一個實施例中，通過一個或多個后繼的熱循環(huán)激活注入摻雜劑，該 熱循環(huán)可以或者不可以服務于不同的主要目的，例如氧化、淀積、退 火、不同注入摻雜劑的驅(qū)動或激活。在一個實施例中，每個摻雜區(qū)域 106和108具有至少約1E19原子/cmS的摻雜劑濃度。使用傳統(tǒng)的或?qū)?有的技術(shù)來執(zhí)行注入以形成摻雜區(qū)域106和108。
在一個實施例中，部分工件可被硅化，但是其未在圖中示出。參考圖10，移除未由隔層104覆蓋的部分柵介電層52和絕緣層102。含 金屬層被淀積，并且與控制柵電極24、選擇柵電極94以及摻雜區(qū)域 106和108的暴露部分反應以形成含金屬硅化物區(qū)域。使用傳統(tǒng)的或?qū)?有的材料以及傳統(tǒng)的或?qū)Ｓ械募庸ぜ夹g(shù)來形成該含金屬硅化物區(qū)域。
在一個實施例中，除了形成電氣連接之外，NVM陣列19現(xiàn)在基 本上是完整的?？梢允褂靡粋€或多個傳統(tǒng)的或?qū)Ｓ械募夹g(shù)來執(zhí)行電子 器件的外圍區(qū)域(未示出)中的部件制造。參考圖10，說明了共享摻 雜區(qū)域108的兩個存儲器單元。每個存儲器單元包括控制柵電極24、 選擇柵電極94和不連續(xù)存儲元件的組。
圖11包括基本上完成的電子器件的橫截面圖的說明。如圖11所 示，復合襯底110表示襯底10和半導體層40的組合。復合襯底110 包括對應于襯底10的主表面13的第一主表面111，以及對應于最終電 子器件中的半導體層40的上表面的第二主表面113。壁112位于第一 主表面111和第二主表面113之間。不同的主表面及其之間的壁112 的組合有助于形成如下區(qū)域，其中，可以發(fā)生從該區(qū)域到電荷存儲疊 層12的電荷載流子的彈道注入。
參考電子器件的其他部件及其形成，在工件上方通過傳統(tǒng)的或?qū)?有的技術(shù)形成層間介電層114。層間介電層114被圖案化，以形成延伸 到摻雜區(qū)域108的接觸開口。盡管圖ll未示出，但是還制成了到摻雜 區(qū)域106、控制柵電極24、選擇柵電極94以及NVM陣列19內(nèi)部和外 部的其他部分的接觸開口。層間介電層114可以包括絕緣材料，諸如 氧化物、氮化物、氧氮化物或者這些材料的組合。在特定實施例中， 可以使用各向異性刻蝕形成接觸開口。
隨后形成傳導插塞116和傳導線118。其他的傳導插塞和傳導線 也被形成，但是圖ll未示出。傳導插塞116和傳導線118可以包括相 同或不同的傳導材料。每個傳導插塞116和傳導線118均可以包括掾雜硅、鎢、鈦、鉭、氮化鈦、氮化鉭、鋁、銅、其他適當傳導材料或 者這些材料的任何組合。在一個特定實施例中，傳導插塞116包括鎢， 并且傳導線118包括銅。可選的阻擋層、粘合層或者這些層的任何組 合可以在對應的傳導層(例如，用于傳導插塞116的鉤和用于傳導線
118的銅)之前形成?？蛇x的封蓋層(例如，含金屬氮化物)可用于封 裝傳導線118中的銅。
在一個實施例中，傳導插塞116在傳導線118之前形成。在一個 特定實施例中，在層間介電層114上方形成傳導層(未示出)，并且 基本上填充其中的接觸開口。位于接觸開口外部的傳導層的部分被移 除，以形成傳導插塞116。可以執(zhí)行傳統(tǒng)的或?qū)Ｓ械幕瘜W機械研磨操作 或者傳統(tǒng)的或?qū)Ｓ械目涛g工藝。
另一絕緣層(未示出)隨后被淀積，并且被圖案化以形成互連槽， 在該互連槽中形成傳導線118。其他互連槽可以形成在NVM陣列19 內(nèi)部、NVM陣列19外部，或者其的任何組合的位置處。在一個實施 例中，另一傳導層形成在層間介電層114上方，并且基本上填充絕緣 層中的互連槽。位于絕緣層中的互連槽外部的傳導層的部分被移除以 形成傳導線118。在一個實施例中，可以執(zhí)行傳統(tǒng)的或?qū)Ｓ械幕瘜W機械 研磨操作，并且在另一實施例中，可以執(zhí)行傳統(tǒng)的或?qū)Ｓ械目涛g工藝。 絕緣層位于傳導線118和未示出的其他傳導線之間，并且高度基本上 與其相同。在另一實施例(未示出)中，使用傳統(tǒng)的或?qū)Ｓ械碾p嵌入 工藝同時形成傳導插塞116和傳導線118。
在另一實施例(未示出)中，額外的絕緣和傳導層可被形成，并 且被圖案化，以形成一個或多個額外的互聯(lián)層。在形成最后的互聯(lián)層 之后，在包括NVM陣列19和外圍區(qū)域的襯底11上方形成封裝層120。 封裝層120可以包括一個或多個絕緣膜，諸如氧化物、氮化物、氧氮 化物或者這些材料的組合。
17使用傳統(tǒng)的或?qū)Ｓ械钠脳l件可以編程、讀取和擦除NVM 19中 的存儲器單元。擦除NVM 19中的每個存儲器單元可以存儲高達兩比 特的數(shù)據(jù)。 一個比特與選擇柵電極94和壁112相鄰?？梢允褂迷炊俗?入對該特定比特進行編程。另一比特與摻雜區(qū)域108相鄰并且可以使 用漏端熱載流子注入或Fowler-Nordheim隧穿進行編程。
在一個實施例(未示出)中，可以使用不同的電荷存儲疊層。與 浮柵電極相反，在電荷被捕獲或者否則被駐留的非易失性存儲器中， 如背景技術(shù)章節(jié)中描述的問題是特別成問題的，其中，在浮柵電極中 電荷可以更加自由地遷移。在該其他實施例中，不連續(xù)存儲元件124 可由氮化物層替換或者與氮化物層結(jié)合使用。在特定實施例中，電荷 存儲疊層包括ONO (氧化物-氮化物-氧化物)疊層。
如此處描述的實施例可以仍然獲得彈道注入的益處。電荷存儲疊 層中的不連續(xù)存儲元件或氮化物層基本上不位于相同存儲器單元的控 制柵電極24和選擇柵電極94之間。因此，基本上消除了如背景技術(shù) 中描述的擦除問題。形成電子器件的工藝不需要任何額外的掩膜層， 并且因此，可以在基本上不增加制造成本的情況下集成到現(xiàn)有的工藝 流程中。
許多不同的方面和實施例是可行的。下文描述了某些該方面和實 施例。在閱讀本說明書之后，本領(lǐng)域的技術(shù)人員將認識到，這些方面 和實施例僅是說明性的，并非限制本發(fā)明的范圍。
在第一方面， 一種形成包括非易失性存儲器單元的電子器件的工 藝可以包括在襯底上方形成電荷存儲疊層，以及在電荷存儲疊層上 方形成控制柵電極。該工藝還可以包括在形成控制柵電極之后在襯 底上方形成半導體層，其中，該半導體層與控制柵電極分離。該工藝 可以進一步包括在該半導體層上方形成選擇柵電極。在第一方面的一個實施例中，該工藝進一步包括在形成控制柵電 極之后和在襯底上方形成半導體層之前形成絕緣隔層。在特定實施例 中，形成絕緣隔層包括在控制柵電極和襯底上方形成絕緣層，并且各 向異性刻蝕該絕緣層以形成絕緣隔層。在另一特定實施例中，形成選 擇柵電極包括在控制柵電極、絕緣隔層和半導體層上方形成選擇柵 電極層，各向異性地刻蝕該選擇柵電極層，以形成側(cè)壁隔層，并且移 除部分側(cè)壁隔層以形成選擇柵電極。在另一實施例中，形成半導體層 包括在襯底上方選擇性形成半導體層。在特定實施例中，形成半導 體層包括自襯底選擇性外延生長半導體層。
在第一方面的另一實施例中，形成電荷存儲疊層包括在襯底上方 形成第一柵介電層，并且在該第一柵介電層上方形成不連續(xù)存儲元件。 在特定實施例中，該工藝進一步包括在形成選擇柵電極之前在半導體 層上方形成第二柵介電層，其中，該第二柵介電層薄于第一柵介電層。 在另一特定實施例中，形成半導體層包括形成包括與襯底相鄰的第 一表面和與該第一表面相對的第二表面的半導體層，其中，該第二表 面位于第一高度。而且，形成控制柵電極包括形成包括與襯底相鄰 的第三表面和與該第三表面相對的第四表面的控制柵電極，其中，該 第三表面位于至少與第一高度一樣高的第二高度。在更特定的實施例 中，形成第一柵介電層包括形成包括與襯底相鄰的第五表面和與該 第五表面相對的第六表面的第一柵介電層，其中，該第六表面位于第 三高度，其中，第一高度位于第二高度和第三高度之間。
在第二方面， 一種形成包括非易失性存儲器單元的電子器件的工 藝可以包括在襯底上方形成第一柵介電層，在第一柵介電層上方形 成不連續(xù)存儲元件，以及在不連續(xù)存儲元件上方形成控制柵電極。該 工藝還可以包括在形成控制柵電極之后移除不連續(xù)存儲元件的暴露 部分。該工藝可以進一步包括形成與控制柵電極相鄰的絕緣隔層， 并且在形成絕緣隔層之后自襯底的暴露部分選擇性生長半導體層。該 工藝可以進一步包括在半導體層上方形成第二柵介電層，并且在第二柵介電層上方形成選擇柵電極。在一個實施例中，半導體層具有離 襯底最遠的第一表面，其中，該第一表面位于第一高度；控制柵電極 具有最接近襯底的第二表面，其中，該第二表面位于第二高度；第一 柵介電層具有離襯底最遠的第三表面，其中，該第三表面位于第三高 度，并且第一高度位于第二高度和第三高度之間。
在第二方面的另一實施例中，形成控制柵電極包括在不連續(xù)存 儲元件上方形成控制柵電極層，在該控制柵電極層上方形成含氮層， 在該含氮層上方形成掩膜，圖案化該含氮層，并且圖案化控制柵電極 層以形成控制柵電極。形成選擇柵電極包括在控制柵電極、絕緣隔層 和半導體層上方形成選擇柵電極層，并且各向異性地刻蝕該選擇柵電 極層，以形成選擇柵電極，其中，在不使用掩膜的情況下執(zhí)行各向異 性刻蝕。
在第二方面的另一實施例中，第一柵介電層厚于第二柵介電層。 在特定實施例中，移除電荷存儲疊層的暴露部分包括使電荷存儲疊 層的暴露部分中的不連續(xù)存儲元件反應以形成絕緣材料，并且刻蝕該 絕緣材料和電荷存儲疊層的暴露部分中的第一柵介電層。
在第三方面， 一種包括非易失性存儲器單元的電子器件可以包括 襯底，該襯底包括第一部分和第二部分，其中，第一部分中的第一主 表面位于低于第二部分中的第二主表面的高度。該電子器件還可以包 括位于第一部分上方的電荷存儲疊層，其中，該電荷存儲疊層包括不 連續(xù)存儲元件；位于第一部分上方的控制柵電極；和位于第二部分上 方的選擇柵電極，其中，該選擇柵電極包括側(cè)壁隔層。
在第三方面的一個實施例中，該電子器件進一步包括位于控制柵 電極和選擇柵電極之間的絕緣隔層。在另一實施例中，該電子器件進 一步包括位于控制柵電極和襯底的第一部分之間的第一柵介電層， 以及位于選擇柵電極和襯底的第二部分之間的第二柵介電層，其中，第二柵介電層薄于第一柵介電層。
在第三方面的另一實施例中，該電子器件進一步包括與控制柵電 極相鄰的第一源/漏區(qū)域，和與選擇柵極的相鄰的第二源/漏區(qū)域。在另 一實施例中，不連續(xù)存儲元件基本上不位于控制柵電極和選擇柵電極 之間。在特定實施例中，不連續(xù)存儲元件基本上不位于襯底的第二部 分上方。
應當注意，并非需要一般描述和示例中的上述所有活動，可以不 需要一部分特定活動，并且除了所描述的活動之外可以執(zhí)行一個或多 個額外的活動。而且，列出活動的順序沒有必要是執(zhí)行該活動的順序。
此處描述的實施例的說明用于提供多種實施例的結(jié)構(gòu)的一般理 解。該說明并非用作利用此處描述的結(jié)構(gòu)或方法的裝置和系統(tǒng)的所有 元件和特征的完整描述。在閱讀本公開內(nèi)容之后，許多其他實施例對 于本領(lǐng)域的技術(shù)人員是顯而易見的。通過本公開內(nèi)容可以利用和得到 其他實施例，由此可以在不偏離本公開內(nèi)容的范圍的情況下，進行結(jié) 構(gòu)替換、邏輯替換或其他改變。此外，該說明僅是表示性的，并且可 以不依比例繪制。說明中的某些部分可被放大，盡管其他部分可被最 小化。因此，本公開內(nèi)容和附圖應被視為說明性的而非限制性的。
本公開內(nèi)容的一個或多個實施例在此處可以單獨地或者共同地由 術(shù)語"發(fā)明"指代，這僅出于便利的目的并非有意地將本申請的范圍 限制于任何特定的發(fā)明或發(fā)明概念。而且，盡管此處說明和描述了特 定實施例，但是應認識到，設(shè)計用于實現(xiàn)相同或相似目的的任何后繼 配置可被替換用于所示出的特定實施例。本公開內(nèi)容用于涵蓋多種實 施例的任何和所有后繼的調(diào)整或變化。在閱讀此處描述之后，上文的 實施例的組合以及此處未具體描述的其他實施例對于本領(lǐng)域的技術(shù)人 員是顯而易見的。上文針對特定實施例描述了益處、其他優(yōu)點和對問題的解決方案。 然而，益處、優(yōu)點、對問題的解決方案以及可以使任何益處、優(yōu)點或 解決方案出現(xiàn)或變得更加顯著的任何特征，不應被解釋為任何或所有 權(quán)利要求的關(guān)鍵的、必需的或基本的特征。
將認識到，為了清楚起見，此處在分立的實施例的背景下描述的 某些特征也可以在單個實施例中以組合形式來提供。相反地，為了簡 要起見，在單個實施例的背景下描述的多種特征也可以分立地提供或 者以任何子組合形式來提供。而且，所敘述的具有范圍的值包括該范 圍中的每個值。
上文公開的主題應被視為說明性的而非限制性的，并且附屬權(quán)利 要求應涵蓋本發(fā)明的范圍內(nèi)的任何和所有該修改、增強和其他實施例。 因此，在法律允許的最大程度上，本發(fā)明的范圍由權(quán)利要求及其等效 物的最廣泛的可允許的解釋來確定，并且不應受前面的詳細描述的約 束或限制。
權(quán)利要求
1.一種形成包括非易失性存儲器單元的電子器件的工藝，包括在襯底上方形成電荷存儲疊層；在所述電荷存儲疊層上方形成控制柵電極；形成所述控制柵電極之后在所述襯底上方形成半導體層，其中，所述半導體層與所述控制柵電極隔開；以及在所述半導體層上方形成選擇柵電極。
2. 如權(quán)利要求l所述的工藝，進一步包括在形成所述控制柵電極之后和在所述襯底上方形成所述半導體層之前形成絕緣隔層。
3. 如權(quán)利要求2所述的工藝，其中形成所述絕緣隔層包括在所述控制柵電極和所述襯底上方形成絕緣層；以及各向異性刻蝕所述絕緣層以形成所述絕緣隔層。
4. 如權(quán)利要求2所述的工藝，其中形成所述選擇柵電極包括在所述控制柵電極、所述絕緣隔層和所述半導體層上方形成選擇柵電極層；各向異性刻蝕所述選擇柵電極層以形成側(cè)壁隔層；以及移除部分所述側(cè)壁隔層以形成所述選擇柵電極。
5. 如權(quán)利要求l所述的工藝，其中形成所述半導體層包括在所述襯底上方選擇性形成所述半導體層。
6. 如權(quán)利要求5所述的工藝，其中形成所述半導體層包括自所述襯底選擇性外延生長所述半導體層。
7. 如權(quán)利要求l所述的工藝，其中形成所述電荷存儲疊層包括在所述襯底上方形成第一柵介電層；以及在所述第一柵介電層上方形成不連續(xù)存儲元件。
8. 如權(quán)利要求7所述的工藝，進一步包括在形成所述選擇柵電極之前在所述半導體層上方形成第二柵介電層，其中，所述第二柵介電層薄于所述第一柵介電層。
9. 如權(quán)利要求7所述的工藝，其中形成所述半導體層包括形成包括與所述襯底相鄰的第一表面和與所述第一表面相對的第二表面的所述半導體層，其中，所述第二表面位于第一高度；以及形成所述控制柵電極包括形成包括與所述襯底相鄰的第三表面和與所述第三表面相對的第四表面的所述控制柵電極，其中，所述第三表面位于至少與所述第一高度一樣高的第二高度。
10. 如權(quán)利要求9所述的工藝，其中，形成所述第一柵介電層包括形成包括與所述襯底相鄰的第五表面和與所述第五表面相對的第六表面的所述第一柵介電層，其中，所述第六表面位于第三高度，其中，所述第一高度位于所述第二高度和所述第三高度之間。
11. 一種形成包括非易失性存儲器單元的電子器件的工藝，包括在襯底上方形成第一柵介電層；在所述第一柵介電層上方形成不連續(xù)存儲元件；在所述不連續(xù)存儲元件上方形成控制柵電極；在形成所述控制柵電極之后，移除所述不連續(xù)存儲元件的暴露部分；形成與所述控制柵電極相鄰的絕緣隔層；在形成所述絕緣隔層之后，自所述襯底的暴露部分選擇性生長半導體層；在所述半導體層上方形成第二柵介電層；以及在所述第二柵介電層上方形成選擇柵電極，其中所述半導體層具有離所述襯底最遠的第一表面，其中，所述第一表面位于第一高度；所述控制柵電極具有最接近所述襯底的第二表面，其中，所述第一表面位于第二高度；所述第一柵介電層具有離所述襯底最遠的第三表面，其中，所述第三表面位于第三高度；并且所述第一高度位于所述第二高度和所述第三高度之間。
12. 如權(quán)利要求11所述的工藝，其中形成所述控制柵電極包括在所述不連續(xù)存儲元件上方形成控制柵電極層；在所述控制柵電極層上方形成含氮層；在所述含氮層上方形成掩膜；圖案化所述含氮層；以及圖案化所述控制柵電極層，以形成所述控制柵電極；并且形成所述選擇柵電極包括在所述控制柵電極、所述絕緣隔層和所述半導體層上方形成選擇柵電極層；以及各向異性刻蝕所述選擇柵電極層以形成所述選擇柵電極，其中，在不使用掩膜的情況下執(zhí)行各向異性刻蝕。
13. 如權(quán)利要求ll所述的工藝，其中，所述第一柵介電層厚于所述第二柵介電層。
14. 如權(quán)利要求13所述的工藝，其中，選擇性生長半導體層包括外延生長所述半導體層。
15. —種包括非易失性存儲器單元的電子器件，包括襯底，所述襯底包括第一部分和第二部分，其中所述第一部分中 的第一主表面位于低于所述第二部分中的第二主表面的高度；電荷存儲疊層，所述電荷存儲疊層位于所述第一部分上方，其中， 所述電荷存儲疊層包括不連續(xù)存儲元件；控制柵電極，所述控制柵電極位于所述第一部分上方；以及選擇柵電極，所述空置柵電極位于所述第二部分上方，其中，所 述選擇柵電極包括側(cè)壁隔層。
16. 如權(quán)利要求15所述的電子器件，進一步包括位于所述控制柵 電極和所述選擇柵電極之間的絕緣隔層。
17. 如權(quán)利要求15所述的電子器件，進一步包括 第一柵介電層，所述第一柵介電層位于所述控制柵電極和所述襯底的所述第一部分之間；以及第二柵介電層，所述第二柵介電層位于所述選擇柵電極和所述襯 底的所述第二部分之間，其中，所述第二柵介電層薄于所述第一柵介 電層。
18. 如權(quán)利要求15所述的電子器件，進一步包括 第一源/漏區(qū)域，所述第一源/漏區(qū)域與所述控制柵電極相鄰；以及 第二源/漏區(qū)域，所述第二源/漏區(qū)域與所述選擇柵電極相鄰。
19. 如權(quán)利要求15所述的電子器件，其中，所述不連續(xù)存儲元件 基本上不位于所述控制柵電極和所述選擇柵電極之間。
20. 如權(quán)利要求19所述的電子器件，其中，所述不連續(xù)存儲元件 基本上不位于所述襯底的所述第二部分上方。
全文摘要
一種包括非易失性存儲器單元的電子器件，可以包括襯底(10)，該襯底包括第一部分和第二部分，其中第一部分中的第一主表面(111)位于低于第二部分中的第二主表面(113)的高度。該電子器件還可以包括位于第一部分上方的電荷存儲疊層(12)，其中該電荷存儲疊層(12)包括不連續(xù)存儲元件。該電子器件可以進一步包括位于第一部分上方的控制柵電極(24)和位于第二部分上方的選擇柵電極(94)，其中該選擇柵電極(94)包括側(cè)壁隔層。在特定實施例中，一種工藝可用于形成電荷存儲疊層(12)和控制柵電極(24)。在形成電荷存儲疊層(12)之后可以形成半導體層(40)，并且形成控制柵電極(94)以實現(xiàn)具有處于不同高度的不同主表面的襯底。選擇柵電極(94)可以在半導體層(40)上方形成。
文檔編號H01L29/792GK101647122SQ200880007878
公開日2010年2月10日 申請日期2008年2月11日 優(yōu)先權(quán)日2007年3月13日
發(fā)明者拉杰施·A·繞, 拉馬錢德蘭·穆拉利德哈 申請人:飛思卡爾半導體公司