專利名稱：一種記憶體陣列及其用于制造一記憶體陣列的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及 一 種包含用于快閃內(nèi)存的新型記憶胞架構(gòu)的集成電路技 術(shù)，特別是涉及一種在源/漏極線和溝道之間具有絕緣襯里的快閃內(nèi)存的一 種記憶體陣列及其用于制造一記憶體陣列的方法。
背景技術(shù)：
對(duì)于快閃內(nèi)存(flash memory,即快閃記憶體)所流4亍的架構(gòu)，記憶胞 是被串列架構(gòu)于一位線(位線即為位元線，本文均稱為位線)及一參考線(例 如NAND快閃)之間，或被平行連接于位線及參考線(例如NOR或AND快閃)之 間。對(duì)于NAND快閃，16個(gè)或32個(gè)電晶體是被串列連接，且此讀取電流流 經(jīng)所有的串列連接胞。如此一來(lái)將大幅降低此讀取電流。通常，此讀取電 流是小于一微安培，且對(duì)于一個(gè)單獨(dú)的位元的此隨機(jī)讀取操作的時(shí)間可約 為2(M效秒。
對(duì)于NOR及AND快閃，此記憶體電晶體是被平行連接，故而較大的讀 取電流可被提供(通常大于20微安培)。此較大的讀取電流允許快速的隨機(jī) 存取讀取裝置(通常對(duì)于單一位元讀取需70-IOO奈秒)。然而，相對(duì)高的電 壓是被使用。故而，如同此元件的尺寸變得更小，所謂的短溝道(溝道即為 通道，本文均稱為溝道)效應(yīng)(例如擊穿)就變得困難掌控。
一種用以控制此短溝道效應(yīng)的技術(shù)是基于"口袋布植"技術(shù)，亦稱作 "溝道阻隔布植"，其是藉由布植口袋于此源極及漏極(漏極即汲極，本文均 稱為漏極)接面的溝道附近，其中此接面是具有較高的摻雜濃度，又此摻雜 物是具有和該溝道相同的導(dǎo)電態(tài)。例如，請(qǐng)參見在2005年8月23日公告 的美國(guó)專利第 6,933, 565 號(hào) "Semiconductor device and method of manufacturing the same"、發(fā)明人為Matsumoto et al.。 當(dāng)jt匕i己憶月包的 溝道長(zhǎng)度縮小時(shí)，在溝道內(nèi)可作口袋布值的此空間亦會(huì)縮小，使得口袋布 植技術(shù)變得難以精確地，制。- ,,,、、 、 ^
此電晶體的源極/漏極接面以及此電晶體的溝道之間。例如，請(qǐng)參見在1990 年10月16日公告的美國(guó)專利第4, 963, 502號(hào)"Method of making oxide-isolated source/drain transistor"、發(fā)明人為Teng et al.;在 2004年11月2日公告的美國(guó)專利第6,812,103號(hào) "Methods of fabricating a dielectric plug in MOSFETS to suppress short—channeleffects"、發(fā)明人為Wang et al.;以及在2005年2月22日公告的美國(guó)專 利第6858, 505號(hào)"Methods of forming transistor structures including separate anti—punchthrough layers"、發(fā)明人為Park。 jt匕介電檢塞可卩且 擋此電場(chǎng)，其中此電場(chǎng)容易造成短溝道效應(yīng)，并可有效地啟動(dòng)具有更小溝 道長(zhǎng)度的元件。然而，該實(shí)施此介電栓塞需牽涉復(fù)雜的處理技術(shù)，故而限 制其可實(shí)施性，并且不被認(rèn)為已可成功地被應(yīng)用于記憶體技術(shù)。
縮小的記憶胞的另一問題，特別是對(duì)于NOR快閃架構(gòu)而言，是需考慮 對(duì)于低阻值的源極與漏極端的需求，尤其是對(duì)于某在此半導(dǎo)體基體內(nèi)使用 摻雜的源極/漏極線，其亦有時(shí)被稱作"埋藏?cái)U(kuò)散線"，以做為區(qū)域的位線 及源極線的陣列而言。當(dāng)這些摻雜半導(dǎo)體導(dǎo)線變得更窄且更淺時(shí)，其阻值 將增加。用于讀取此記憶胞的電流溝道若擁有高阻值則會(huì)造成讀取周期的 遲緩、較高的操作電壓需求、廢熱的產(chǎn)生以及此元件其它表現(xiàn)的影響。
因此，需要提供一種記憶體陣列架構(gòu)及用于制造此架構(gòu)的方法，其具有 更小溝道長(zhǎng)度，并且解決與短溝道效應(yīng)相關(guān)的議題。
由此可見，上述現(xiàn)有的快閃內(nèi)存在產(chǎn)品結(jié)構(gòu)、制造方法與使用上顯然 仍然存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決上述存在的問 題，相關(guān)廠商莫不費(fèi)盡心思來(lái)謀求解決之道，但長(zhǎng)久以來(lái)一直未見適用的設(shè) 計(jì)被發(fā)展完成，而一般產(chǎn)品及方法又沒有適切的結(jié)構(gòu)及方法能夠解決上述 問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新的記憶體 陣列及其用于制造一記憶體陣列的方法，實(shí)屬當(dāng)前重要研發(fā)課題之一，亦成
為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。
有鑒于上述現(xiàn)有的快閃內(nèi)存所存在的缺陷，本發(fā)明人基于從事此類產(chǎn) 品設(shè)計(jì)制造多年豐富的實(shí)務(wù)經(jīng)驗(yàn)及專業(yè)知識(shí)，并配合學(xué)理的運(yùn)用，積極加以 研究創(chuàng)新，以期創(chuàng)設(shè)一種新的記憶體陣列及其用于制造一記憶體陣列的方 法能夠改進(jìn)一般現(xiàn)有的快閃內(nèi)存，使其更具有實(shí)用性。經(jīng)過不斷研究、設(shè) 計(jì)，并經(jīng)反復(fù)試作樣品及改進(jìn)后，終于創(chuàng)設(shè)出確具實(shí)用價(jià)值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的快閃內(nèi)存存在的缺陷，而提供一種記 憶體陣列及其用于制造一記憶體陣列的方法，所要解決的技術(shù)問題是使其 利用介電電荷捕捉記憶體元件，其能夠具有小于200納米的溝道長(zhǎng)度，包含 具有小于100納米溝道長(zhǎng)度的元件，可以提供高密度的NOR或AND架構(gòu)的 快閃內(nèi)存元件。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來(lái)實(shí)現(xiàn)的。依據(jù) 本發(fā)明提出的一種記憶體陣列，其包含:一半導(dǎo)體主體；復(fù)數(shù)個(gè)溝渠約平行 對(duì)準(zhǔn)于該半導(dǎo)體主體，該些溝渠包含具有一第一導(dǎo)電類型的半導(dǎo)體材料作為該記憶體陣列的源極/漏極線，且在該第一導(dǎo)電類型半導(dǎo)體材料及該半導(dǎo)
體主體之間是存在絕緣襯里；復(fù)數(shù)個(gè)字線置于該復(fù)數(shù)個(gè)溝渠之上，并與之 交錯(cuò)；以及電荷捕捉結(jié)構(gòu)在該字線及該半導(dǎo)體主體之間以形成復(fù)數(shù)個(gè)記憶 胞，藉由該字線并聯(lián)，該電荷捕捉結(jié)構(gòu)是用以儲(chǔ)存資料。
前述的記憶體陣列，其中所述的溝渠內(nèi)的該半導(dǎo)體材料包含摻雜非晶硅。
前述的記憶體陣列，其中所述的溝渠內(nèi)的該絕緣襯里包含一氧化硅。 前述的記憶體陣列，其中所述的半導(dǎo)體主體具有一頂表面，且該半導(dǎo)體 材料填滿該溝渠至約等高于該頂表面的高度，且在該溝渠內(nèi)的該絕緣襯里
至少覆蓋該些溝渠一部分的側(cè)壁。
前述的記憶體陣列，其中還包含整體位線覆蓋于該復(fù)數(shù)個(gè)字線之上，并 且包含區(qū)塊選擇電晶體布置為連接該整體位線至所選取的源極/漏極線。
前述的記憶體陣列，其中其還包含控制電路藉由施加調(diào)整偏壓至所選 取的記憶胞來(lái)誘發(fā)電子的隧穿，以程序化該陣列內(nèi)被選取的記憶胞，且藉由 施加調(diào)整偏壓至所選取的記憶胞來(lái)誘發(fā)空穴的隧穿，以抹除該陣列內(nèi)被選 取的記憶胞。
前述的記憶體陣列，其中所述的電荷捕捉結(jié)構(gòu)包含一隧穿層、 一電荷捕 捉層以及一阻擋層。
前述的記憶體陣列，其中所述的電荷捕捉結(jié)構(gòu)包含一隧穿層、 一介電電 荷捕捉層以及一介電阻擋層，該隧穿層包含一第一層，其具有一空穴(即電 洞，以下均稱空穴)隧穿障礙高度， 一第二層，其空穴隧穿障礙高度是小于該 第一層，以及一第三層，其空穴隧穿障礙高度是大于該第二層。
前述的記憶體陣列，其中所述的該些溝渠的間隔是小于200納米，故可 提供具有溝道長(zhǎng)度小于200納米的記憶胞。
前述的記憶體陣列，其中所述的復(fù)數(shù)個(gè)溝渠該些溝渠的深度范圍大約 為100至150納米。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來(lái)實(shí)現(xiàn)。依據(jù)本 發(fā)明提出的 一種用于制造一記憶體陣列的方法，其包含以下步驟提供一半 導(dǎo)體主體；在該半導(dǎo)體主體內(nèi)形成復(fù)數(shù)個(gè)溝渠，其約平行地對(duì)準(zhǔn)，該些溝 渠是具有側(cè)壁；在該些溝渠的該側(cè)壁上形成絕緣襯里；以半導(dǎo)體材料填滿 于該些溝渠內(nèi)，并覆蓋在該絕緣襯里上，以做為該記憶體陣列的源極/漏極 線；至少在該源極/漏極線之間的該半導(dǎo)體主體區(qū)域上方形成電荷捕捉結(jié) 構(gòu)；形成復(fù)數(shù)個(gè)字線于該電荷捕捉結(jié)構(gòu)之上，并且約與該源極/漏極線相垂 直，故而在一交會(huì)點(diǎn)陣列對(duì)應(yīng)的源極/漏極線之間形成記憶胞。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的用于制造一記憶體陣列的方法，其中所述的用于填滿該些溝渠 的該半導(dǎo)體材料包含摻雜非晶硅。
前述的用于制造 一 記憶體陣列的方法，其中所述的用于填滿該些溝渠 的該半導(dǎo)體材料包含非晶硅，且包含布植雜質(zhì)至該非晶硅中。
前述的用于制造 一 記憶體陣列的方法，其中所述的該些溝渠內(nèi)的該絕 緣襯里包含一氧化硅。
前述的用于制造一記憶體陣列的方法，其中所述的半導(dǎo)體主體具有一 頂表面，且該些溝渠具有側(cè)壁且被該半導(dǎo)體材料填滿至一高度，其至少延伸 至該些溝渠的該頂表面。
前述的用于制造一記憶體陣列的方法，其中所述的形成絕緣襯里的步 驟包含沉積一層絕緣材料于該些溝渠之上，并且非等向地蝕刻該絕緣材料 層，以在該些溝渠內(nèi)形成側(cè)壁子覆蓋于該些溝渠的一部分的該側(cè)壁。
前述的用于制造一記憶體陣列的方法，其中其還包含形成覆蓋于該復(fù) 數(shù)個(gè)字線之上的整體位線，及形成區(qū)塊選擇電晶體，以連接該整體位線至 所選取的源極/漏極線。
前述的用于制造一記憶體陣列的方法，其中其還包含整合控制電路至 該記憶體陣列中，其藉由施加調(diào)整偏壓至所選取的記憶胞來(lái)誘發(fā)電子的隧 穿，以程序化該陣列內(nèi)被選取的記憶胞，且藉由施加調(diào)整偏壓至所選取的記 憶胞來(lái)誘發(fā)空穴的隧穿，以抹除該陣列內(nèi)被選取的記憶胞。
前述的用于制造一記憶體陣列的方法，其中所述的形成一電荷捕捉結(jié) 構(gòu)的步驟包含形成一隧穿層于該半導(dǎo)體主體之上，形成一介電電荷捕捉層 于該隧穿層之上，且形成一阻擋層于該電荷捕捉層之上。
前述的用于制造一記憶體陣列的方法，其中所述的形成一電荷捕捉結(jié) 構(gòu)的步驟包含形成一隧穿層于該半導(dǎo)體主體之上，形成一介電電荷捕捉層 于該隧穿層之上，且形成一阻擋層于該電荷捕捉層之上，該隧穿層包含一第 一層，其具有一空穴隧穿障礙高度，一第二層，具有小于該第一層的空穴隧 穿障礙高度，以及一第三層，其具有大于該第二層的空穴隧穿障礙高度。
前述的用于制造一記憶體陣列的方法，其中所述的形成復(fù)數(shù)個(gè)溝渠的 步驟包含形成蝕刻遮罩于該半導(dǎo)體主體之上以定義復(fù)數(shù)條線，其寬度小于
200納米，且使用該蝕刻遮罩以蝕刻該復(fù)數(shù)個(gè)溝渠。
前述的用于制造一記憶體陣列的方法，其中所述的形成復(fù)數(shù)個(gè)溝渠的 步驟包含蝕該復(fù)數(shù)個(gè)溝渠至一深度，其約為100納米至150納米的范圍。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。由以上技術(shù)方案 可知，本發(fā)明的主要4支術(shù)內(nèi)容如下
本發(fā)明是提供一種記憶體元件，此元件是具有低阻值的源極/漏極接面 以及在其源極/漏極接面周邊具有絕緣墊片以用來(lái)處理短溝道效應(yīng)。此記憶體元件是適于使在NOR或AND架構(gòu)陣列，且此架構(gòu)亦在此被描述。 一種用 于制造此記憶體元件的方法亦在此提供，此方法是可立即地利用于記憶體 制造，并且適用于當(dāng)其臨界尺寸因制造技術(shù)提升而持續(xù)減少的情況。
一記憶體陣列在此被描述，其包含一具有復(fù)數(shù)個(gè)大略被平行校正的溝 渠的半導(dǎo)體主體。此溝渠是包含半導(dǎo)體材料，例如摻雜的非晶硅，且其對(duì) 于此記憶體陣列是作為源極/漏極線之用。絕緣襯里是位于此溝渠內(nèi)的半導(dǎo) 體材料以及此半導(dǎo)體主體之間。復(fù)數(shù)個(gè)字線(word line, WL;字線即為字 元線，本文均稱為字線)是覆蓋在此復(fù)數(shù)個(gè)溝渠及溝道區(qū)域之上，其中此溝 道區(qū)域是位于交叉點(diǎn)陣列內(nèi)此半導(dǎo)體主體之內(nèi)。電荷捕捉結(jié)構(gòu)是布置于此 字線以及此位于交叉點(diǎn)的溝道區(qū)域之間，以提供一快閃記憶胞的陣列。記憶 體元件是被描述為在此溝渠之間的具有一溝道長(zhǎng)度，其小于200納米，亦包 含小于100納米的溝道長(zhǎng)度，且為一可支援至更小臨界尺寸的架構(gòu)。此電 荷捕捉結(jié)構(gòu)包含介電電荷捕捉結(jié)構(gòu)，該電荷捕捉結(jié)構(gòu)是作為儲(chǔ)存資料的程 序化及抹除。
在此描述的實(shí)施例，此記憶胞是被平行地偶合于源極/漏極線之間，其 中此源極/漏極線之間是為屬于一 N0R或AND架構(gòu)的快閃內(nèi)存元件。
實(shí)施例在此描述，其中，在此溝渠內(nèi)的此半導(dǎo)體材料包含摻雜的非晶 硅。又，實(shí)施例在此描述，其中，在此溝渠內(nèi)的此絕緣襯里是包含由一氧化 硅材質(zhì)，例如二氧化硅，組成的側(cè)壁墊片。
在此所描述的實(shí)施例中，絕緣襯里是使用側(cè)壁墊片或其它架構(gòu)沿著此 溝渠的側(cè)邊排列，但其尚未延伸至此半導(dǎo)體主體的此頂部表面。因此，此半 導(dǎo)體主體可被描繪為具有一頂部表面，并且此溝渠是被半導(dǎo)體主體填滿至
一高度，此高度至少大約等高于此溝道的此頂部表面。在此溝渠內(nèi)的此絕 緣襯里是覆蓋此溝渠的側(cè)壁，但尚未延伸至此溝道的頂部表面(或在頂部表 面附近變得極薄)，因此在此溝道的頂部表面附近可擁有一小區(qū)域，此小區(qū) 域可讓在此溝渠內(nèi)的此半導(dǎo)體材料與此半導(dǎo)體主體通電。
在一大尺寸元件，整體位線(global bitlines, GBL)是被提供且覆蓋 于此復(fù)數(shù)個(gè)字線上，且區(qū)塊選擇電晶體是被布置以用于連接此整體位線以 選擇在此陣列內(nèi)的源極/漏極線?？刂齐娐肥潜惶峁┮猿绦蚧岁嚵袃?nèi)被選 取的記憶胞，其中此選取動(dòng)作是藉由施加調(diào)整偏壓而達(dá)成，其中此偏壓是 適用于此特定的電荷儲(chǔ)存架構(gòu)。對(duì)于介電電荷儲(chǔ)存架構(gòu)，控制電路是被提 供以施加調(diào)整偏壓，其中此偏壓是誘發(fā)電子及/或空穴的隧穿(隧穿即為穿 隧，本文均稱為隧穿)。
在此是描述一介電電荷捕捉結(jié)構(gòu)，其是適用于極小的溝道長(zhǎng)度，其包含 一隧穿層、 一電荷捕捉層以及一阻擋層。在此所描述的實(shí)施例，此隧穿層包 含一能隙設(shè)計(jì)隧穿層，其包含一第一層，其具有一空穴隧穿障礙高度， 一第二層，其空穴隧穿障礙高度是小于第一層，以及一第三層，其空穴隧穿障 礙高度是大于第二層。
在此描迷的該制造一記憶體陣列的方法，包含^是供一半導(dǎo)體主體，且在 此半導(dǎo)體主體內(nèi)形成復(fù)數(shù)個(gè)溝渠，此溝渠是具有側(cè)壁且被大略地被平行地 校正。此溝渠是被此半導(dǎo)體主體的一屋脊所分隔，其中此屋脊是具有一寬
度小于200納米的頂部表面，或更佳地為100納米的寬度，此寬度可用于 高密度記憶體的實(shí)施例。接著，在此溝渠的此側(cè)壁上形成絕緣襯里，例如使 用一側(cè)壁隔版制程，其包含沉積此絕緣材料層并接著實(shí)施非等相蝕刻。接 著，使用半導(dǎo)體材料填滿此溝渠并覆蓋在此絕緣襯里上，以做為此記憶體陣 列的源極/漏極線。接著，此制程包含，至少在此形成記憶胞的源極/漏極 線之間的區(qū)域，在此半導(dǎo)體主體上形成電荷捕捉結(jié)構(gòu)。形成復(fù)數(shù)個(gè)字線，此 字線是覆蓋于此電荷捕捉結(jié)構(gòu)之上，且大略與此源極/漏極線垂直，故而在 一交會(huì)點(diǎn)陣列內(nèi)提供記憶胞。
在此描述的制程的范例，用于填滿此溝渠的半導(dǎo)體材料是包含參雜的 非晶硅，此填滿的動(dòng)作是利用化學(xué)氣相沉積(CVD)達(dá)成。在另 一實(shí)施例中，此 溝渠是由無(wú)摻雜的CVD非晶硅填滿，再接續(xù)利用一布植制程以在此溝渠內(nèi) 形成摻雜的非晶硅。
該制造方法包含額外的制程步驟以形成位線、偏壓電路以及其它架構(gòu) 以完成一 整合的電路元件。
本發(fā)明具有明顯的優(yōu)點(diǎn)及有益效果借由上述技術(shù)方案，故而，本發(fā)明 利用介電電荷捕捉記憶體元件，其能夠具有小于200納米的溝道長(zhǎng)度，包含 具有小于100納米溝道長(zhǎng)度的元件，可以提供高密度的NOR或AND架構(gòu)的 快閃內(nèi)存元件。
本發(fā)明的其它的面相及優(yōu)點(diǎn)可參考下面的圖示、細(xì)節(jié)描述以及本申請(qǐng) 專利范圍可以得知。
綜上所述，本發(fā)明是有關(guān)于一種記憶體陣列及其用于制造一記憶體陣 列的方法。本發(fā)明揭露一種記憶體陣列，其包含具有復(fù)數(shù)個(gè)大略平行對(duì)準(zhǔn) 的溝渠的一個(gè)半導(dǎo)體主體。此溝渠包含半導(dǎo)體材料，例如摻雜的非晶硅，以 作為此記憶體陣列的源極/漏極線。絕緣線是被布置于此半導(dǎo)體主體以及此 溝渠內(nèi)的半導(dǎo)體材料之間。在交會(huì)點(diǎn)陣列內(nèi)，復(fù)數(shù)個(gè)字線覆蓋此復(fù)數(shù)個(gè)溝 渠及半導(dǎo)體主體內(nèi)的溝道區(qū)域。電荷捕捉結(jié)構(gòu)是被布置于此字線及此交叉 點(diǎn)內(nèi)的溝道區(qū)域之間，以提供一個(gè)快閃記憶胞的陣列。此電荷捕捉結(jié)構(gòu)包 含了介電材質(zhì)電荷捕捉結(jié)構(gòu)，該電荷捕捉結(jié)構(gòu)是作為儲(chǔ)存資料的程序化及 抹除。 一種用以制造上迷元件的方法包含，在溝道區(qū)域上形成此電荷捕捉結(jié) 構(gòu)之前，布局及形成此具有絕緣襯里的源極/漏極線。本發(fā)明具有上述諸多 的優(yōu)點(diǎn)及實(shí)用價(jià)值，其不論在產(chǎn)品結(jié)構(gòu)、制造方法或功能上皆有較大的改進(jìn)，在技術(shù)上有顯著的進(jìn)步，并產(chǎn)生了好用實(shí)用的效果，且較現(xiàn)有的快閃內(nèi) 存具有增進(jìn)的突出多項(xiàng)功效,從而更加適于實(shí)用，誠(chéng)為一新穎、進(jìn)步、實(shí)用 的新設(shè)計(jì)。
上述說(shuō)明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的 技術(shù)手段，而可依照說(shuō)明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和 其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附 圖，詳細(xì)說(shuō)明如下。


圖1是此記憶體陣列的部分之一簡(jiǎn)化的橫截面圖，且包含在此描述的具 有非晶硅及絕緣襯里的溝渠源極/漏極線的記憶胞。
圖2是一簡(jiǎn)化的概要圖，以表示一 NOR架構(gòu)的快閃內(nèi)存元件其包含在此 描述的記憶胞。
圖3是一簡(jiǎn)化的截面圖，其表示在此描述對(duì)于高密度快閃記憶胞的制造 過程內(nèi)的一階段。
圖4是一簡(jiǎn)化的截面圖，其表示在此描述對(duì)于高密度表閃記憶胞的制造 過程內(nèi)的一第二階段。
圖5是一簡(jiǎn)化的截面圖，其表示在此描述對(duì)于高密度表閃記憶胞的制造 過程內(nèi)的一第三階段。
圖6是一 簡(jiǎn)化的截面圖，其表示在此描述對(duì)于高密度表閃記憶胞的制造 過程內(nèi)的一第四階段。
圖7是一對(duì)于具有及不具有非晶硅及絕緣襯里的溝渠源極/漏極線的記 憶體的關(guān)閉狀態(tài)電流對(duì)記憶體的閘道長(zhǎng)度的示意圖。
圖8是一對(duì)于具有及不具有非晶硅及絕緣襯里的溝渠源極/漏極線的記 憶體的關(guān)閉狀態(tài)電流對(duì)漏極電壓的示意圖。
圖9是一簡(jiǎn)化的概要圖，以表示快閃內(nèi)存元件的另一架構(gòu)其包含在此描 述的記憶胞。
圖10是一簡(jiǎn)化的方塊圖，以表示一集成電路其包含一具有非晶硅及絕 緣襯里的溝渠源極/漏極線的介電電荷儲(chǔ)存快閃記憶胞的記憶體陣列。 100:半導(dǎo)體主體 101a、 101b:溝渠
102a、 102b、 103a、 103b:絕纟彖襯里104:字線 105:隧穿層 105a:二氧化硅組成的第一層 105b:氮化硅組成的第二層 105c: 二氧化硅組成的第三層
106:電荷儲(chǔ)存層 107:阻擋層
111:溝道長(zhǎng)度 120、 121、 122:區(qū)域位線
123、 124:區(qū)域位線 131、 132、 133字線
ii135:記憶胞146:區(qū)塊選擇電晶體
150-154整體位線145.線(回應(yīng)區(qū)塊選擇訊號(hào))
201、202:溝渠203、 204、 205:蝕刻遮罩206:襯里材料組成的層210:溝道的頂部211:非晶硅的頂部320、 321、 322:區(qū)域位線321:源極線335:記憶胞
340、341:代表絕緣襯里的標(biāo)記346.電晶體
348:線349區(qū)塊選擇電晶體
350:區(qū)域位線351區(qū)域位線
360:源極參考線850集成電路
800:具有非晶硅溝渠的源極/漏極線的陣列801:列解碼器802復(fù)數(shù)個(gè)字線
803:行解碼器804字線
806:感應(yīng)放大器及資料輸入結(jié)構(gòu)807資料匯流排
809:控制器811資料輸入線
815:資料輸出線850集成電路
851:其它電路
具體實(shí)施例方式
為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功 效，以下結(jié)合附圖及較佳實(shí)施例，對(duì)依據(jù)本發(fā)明提出的在源/漏極線和溝道 之間具有絕緣襯里的快閃內(nèi)存其具體實(shí)施方式
、結(jié)構(gòu)、方法步驟、特征及 其功效，詳細(xì)說(shuō)明如后。
本發(fā)明的實(shí)施例的詳細(xì)描述可由參考圖1-圖io而提供。
請(qǐng)參閱圖l所示，是此記憶體陣列的部分之一簡(jiǎn)化的橫截面圖，且包含 在此描述的具有非晶硅及絕緣村里的溝渠源極/漏極線的記憶胞。圖示是此 記憶體陣列的部分之一截面，且包含使用非晶硅填滿溝渠以實(shí)現(xiàn)源極/漏極 線，其中此溝渠是具有絕緣側(cè)壁子于此半導(dǎo)體主體的溝道區(qū)域旁。此描述的
架構(gòu)包含一半導(dǎo)體主體100,其是^f吏用一 p型井于一隔離的基底井中，以用于 n型溝道介電電荷捕捉元件。當(dāng)然，n型井技術(shù)可被用于p型溝道元件。復(fù) 數(shù)個(gè)溝渠101a及101b在此半導(dǎo)體主體100是沿著垂直圖1的頁(yè)面的線被 平行地布置。此溝渠101a及101b是被填滿摻雜的非晶硅，以提供此記憶 體陣列源極/漏極線，其亦稱作區(qū)域位線。其它的半導(dǎo)體材料及其它的硅型 態(tài)亦可以被使用，例如使用多晶硅、磊晶硅以及鍺等等。絕緣襯里102a及 102b，是沿著此溝渠101a的側(cè)壁，被栓塞于此半導(dǎo)體主體及此溝渠101a 內(nèi)的此摻雜的非晶硅之間。同樣地，絕緣襯里103a及103b，是沿著此溝渠101b的側(cè)壁，被栓塞于此半導(dǎo)體主體及此溝渠101b內(nèi)的此摻雜的非晶硅之 間。 一字線104是覆蓋于填滿此溝渠的此非晶硅之上，并且以大略垂直此 溝渠的方式被布置。 一電荷儲(chǔ)存架構(gòu)是被實(shí)施于字線104及此半導(dǎo)體主體 IOO之間。此電荷儲(chǔ)存架構(gòu)，其包含一介電隧穿層105于此半導(dǎo)體主體100 上，在此描述的實(shí)施例中，其是包含一能隙設(shè)計(jì)的多層架構(gòu)，此架構(gòu)包含層 105a、 105b及105c。 一電荷儲(chǔ)存層106是覆蓋于此隧穿層105之上。 一介 電阻擋層107是覆蓋于此電荷儲(chǔ)存層106及此字線104之間。
在此字線104及此半導(dǎo)體主體的溝道區(qū)域的交叉點(diǎn)，且位于此由非晶硅 填滿的溝渠(例如101a及101b)之間，記憶胞是被形成，例如記憶胞110，其 中，此字線104是用于作為此柵極(柵極即為閘極，本文均稱為柵極)，此電 荷儲(chǔ)存架構(gòu)包含層105、 106及107，其是用于儲(chǔ)存電荷以建立此記憶胞的 臨界值，而該填滿溝渠101a及101b的非晶硅是用于作為此源極及漏極。
如此所描述，此絕緣襯里(例如襯里102b)覆蓋此被非晶硅填滿的溝渠 的部分側(cè)壁。在此所描述的實(shí)施例中，該半導(dǎo)體主體的此溝道區(qū)域具有一頂 部表面，該表面是與此隧穿層105接觸。此非晶硅填滿的溝渠是用非晶硅 以填滿至一高度，其中此高度與此溝道區(qū)域的頂部表面共平面或接近共平 面。此絕緣襯里并不全延伸至此溝道的頂部表面，而留下一區(qū)域以允許此非 晶硅填滿的溝渠與此溝道的導(dǎo)電。然而，此絕緣襯里是用作阻擋此源極/漏 極線與此半導(dǎo)體主體較深部的溝道的電場(chǎng)，否則此電場(chǎng)容易引起短溝道效 應(yīng)。當(dāng)溝道長(zhǎng)度111 (此半導(dǎo)體主體與此非晶硅填滿的溝渠之間的長(zhǎng)度)小于 200納米時(shí)，此絕緣襯里提供此記憶胞的效能大幅的改善。在較佳的實(shí)施例 中，此溝道長(zhǎng)度111是小于100納米。實(shí)施例可使用現(xiàn)今不同的先進(jìn)布局技 術(shù)達(dá)成，其中此技術(shù)可實(shí)現(xiàn)50納米或更小的溝道長(zhǎng)度，該技術(shù)包含高數(shù)值 孔徑及浸潤(rùn)式微影技術(shù)。
在此描述的實(shí)施例(在此未標(biāo)示其尺寸)的此電荷補(bǔ)捉架構(gòu)包含一能隙 設(shè)計(jì)隧穿層105，其包含一二氧化硅組成的第一層105a，其厚度小于2納 米(例如大約為13埃)， 一氮化硅組成的第二層105b,其厚度小于2. 5納米 (例如大約為20埃)，一二氧化硅組成的第三層105c，其厚度小于3納米(例 如大約為25埃)。在另一實(shí)施例中，此隧穿層105可能包含一單一材質(zhì)的 層，例如二氧化硅或氮氧化硅，其厚度是為2至4納米。此電荷儲(chǔ)存層106 包含氮化硅，在此范例中其厚度是大于5納米(例如大約為70埃)，或其它 介電電荷捕捉材料，且此阻擋層107包含二氧化硅，在此范例中其厚度是大 于5納米(例如大約為90埃)。另一實(shí)施例中，其實(shí)施可利用一多層的阻擋 層，或一高介電常數(shù)的材料例如A1203達(dá)成。又，此字線可能包含p型或n 型多晶硅。 一更高的工作函數(shù)的材料可被附加地使用，或被使用以代替此接 觸此阻擋層107的多晶硅，或是，例如鉭、鈦、柏、氮化鉭、氮化鈦等等。請(qǐng)參閱圖2所示，是一簡(jiǎn)化的概要圖，以表示一 NOR架構(gòu)的快閃內(nèi)存 元件其包含在此描述的記憶胞，其是使用如圖1所描述的記憶胞的NOR或 AND架構(gòu)的記憶體陣列一簡(jiǎn)化的概要圖示。代表的記憶胞135是利用一標(biāo)準(zhǔn) 的記號(hào)以表示方塊140為一電荷捕捉記憶胞且表示方塊141為上述的非晶 硅源極/漏極線內(nèi)的絕緣襯里。可知，區(qū)域位線120、 121、 122、 123及124(其 是使用摻雜的非晶硅將此溝渠填滿以實(shí)施，如同先前所述)是大略地被平行 布置。字線(WL) 131、 132及133是垂直此區(qū)域位線。區(qū)塊選擇電晶體，例 如電晶體146是^皮布置以連接此區(qū)域位線，例如區(qū)域位線120，至整體位線 (150-154)，例如整體位線150，以回應(yīng)線145上的區(qū)塊選擇訊號(hào)。在典型的 實(shí)施例中， 一類似的區(qū)塊選擇電晶體(在此未表示)是被布置于此區(qū)域位線 的另 一端，以允許各個(gè)區(qū)域位線對(duì)于存取被選定的記憶胞可作為源極或漏 極之用。 一給定的記憶胞(例如，記憶胞135)其存取是藉由給予一偏壓至此 被耦合至其柵極的字線(例如，字線133)、在一側(cè)上耦合此區(qū)域位線(例如 區(qū)域位線120)至一感應(yīng)放大器、且耦合此區(qū)域位線(例如，區(qū)域位線121) 至源極電位，以進(jìn)行存取操作。如此范例陣列所描述，此記憶胞是被平行 地布置于區(qū)域位線之間。
圖3-圖6表示參考圖1及圖2所描述的一記憶體陣列的制程階段。請(qǐng) 參閱圖3所示，是一簡(jiǎn)化的截面圖，其表示在此描述對(duì)于高密度快閃記憶 胞的制造過程內(nèi)的一階段。由圖3可知，溝渠201及202是藉由蝕刻遮罩 203、 204及205被形成于此半導(dǎo)體主體100內(nèi)。該蝕刻遮罩203、 204及 205包含狹窄的橫條，該橫條的材料是被選取為具有與半導(dǎo)體主體100實(shí)質(zhì) 不同的蝕刻特性。此狹窄的橫條的實(shí)施是藉由使用顯影技術(shù)或其它的用以 在此半導(dǎo)體主體100之上形成狹窄線條(小于100納米，若為50納米或更 小則更合適)的技術(shù)。當(dāng)此半導(dǎo)體主體100為硅時(shí)， 一合適的蝕刻遮罩包含 具有大約50納米厚度的氮化硅。利用此蝕刻遮罩，該溝渠201、 202是藉 由反應(yīng)性離子蝕刻或類似可提供在此溝渠上相對(duì)垂直的側(cè)壁的技術(shù)，被蝕 刻至此半導(dǎo)體主體之內(nèi)。該溝渠的深度及寬度是被選擇以提供足夠的橫截 面，故可實(shí)施具有相對(duì)小阻值的源極/漏極線，且對(duì)于代表性的高密度元件 而言，其尺寸是在100至150納米的范圍。例如，對(duì)于此溝道長(zhǎng)度約為100 納米的一實(shí)施例，該溝渠201的寬度可約為100納米，且該溝渠201的深 度可約為120納米。
請(qǐng)參閱圖4所示，是一簡(jiǎn)化的截面圖，其表示在此描述對(duì)于高密度表 閃記憶胞的制造過程內(nèi)的一第二階段。如圖4中所示， 一絕緣襯里材料層 206，例如二氧化硅被沉積，其是至少相對(duì)地在此蝕刻遮罩203、 204、 205及 此溝渠201、 202的表面上為順形，故而此側(cè)壁上的厚度是近似此蝕刻遮照 頂部及此溝渠底部的厚度。當(dāng)二氧化硅是被使用作此絕緣襯里， 一四乙氧基矽烷(Tetraethoxy silane TE0S)沉積制程可被利用以形成此層206，且其 厚度，例如，可為5至IO納米。
請(qǐng)參閱圖5所示，是一簡(jiǎn)化的截面圖，其表示在此描述對(duì)于高密度表 閃記憶胞的制造過程內(nèi)的一第三階段。圖5是描迷此制程的另一階段，此階 段是在非等相性蝕刻此層206，以留下側(cè)壁架構(gòu)以做為此溝渠201內(nèi)的絕緣 襯里102a及102b，且作為此溝渠202的絕緣襯里103a及103b。此蝕刻制 程是被調(diào)整以使得此絕緣襯里在此溝渠底層附近相對(duì)地厚(例如80至100 納米)，而在此溝渠頂層附近相對(duì)地薄(例如Q至5納米之間)。在最佳的情 況下，在該溝渠的頂部表面附近的區(qū)或僅留下非常少的氧化物，故允許此 溝道可和此非晶硅填滿的溝渠通電。然而，在此非晶硅填滿的溝渠內(nèi)的高 濃度的摻雜物將會(huì)擴(kuò)散穿過一薄的氧化層，其中此氧化層可能在此頂部表 現(xiàn)附近殘留，故而允許此溝道及此源極/漏極線之間的通電。在形成此絕緣 襯里之后，摻雜的非晶硅是被沉積于此溝渠內(nèi)，且填滿此架構(gòu)，其可使用 所沉積的摻雜非晶硅，或使用一二階段流程，其中未摻雜的非晶硅是被沉 積且稍后被布植適當(dāng)濃度的摻雜物。在沉積此摻雜的非晶硅之后， 一化學(xué) 機(jī)械研磨制程，或其它合適的制程，是被執(zhí)行以平坦化此架構(gòu)。此平坦化 制程可能留下此氮化硅蝕刻遮罩203、 204及205，如圖5所示。
請(qǐng)參閱圖6所示，是一簡(jiǎn)化的截面圖，其表示在此描述對(duì)于高密度表閃 記憶胞的制造過程內(nèi)的一第四階段，圖中表示在移除此遮罩203、 204、 205 且形成此隧穿層105之后的架構(gòu)。在此描述的實(shí)施例，在該半導(dǎo)體主體內(nèi) 此溝道的頂部表面210及此非晶硅填滿的溝渠的頂部表面211是為共平面 或?qū)嵸|(zhì)上共平面。在某些實(shí)施例中，該溝道的此頂部表面210可能稍為高 或低于非晶硅填滿的溝渠的此頂部表面。在移除此遮罩之后，在此描述的 實(shí)施例，是實(shí)施一多層的隧穿架構(gòu)，包含一二氧化硅組成的底層105a，其具 有小于15埃的厚度，例如13?；?0埃。接著， 一氮化硅組成的層105b 是被形成于此層105a之上。此氮化硅組成的層105b具有小于3納米的厚 度，且更適于在小于2.5納米的情況。在此隧穿層的一頂層105c包含厚度 小于3. 5納米的二氧化硅，且更適于在小于3納米的情況。
此制程是接續(xù)沉積一電荷儲(chǔ)存層，例如沉積一層厚度約為7納米的氮 化硅，及一介電阻擋層，例如一層二氧化硅或氧化鋁，其有效氧化厚度約為 7至9納米。最后，字線圖形是在此陣列上被形成，如同之前對(duì)圖l所描述 的。又，層間介電層被形成于此字線上，且整體位線亦被形成。如同圖2所 示，區(qū)塊選擇電晶體是被實(shí)施于此元件之上，其是采用以連接選定的區(qū)域位 線，其是由非晶硅所填滿的溝渠所形成，以連接此整體位線。
圖7及圖8是表示摸擬的結(jié)果，其表示，使用圖1所示的具有此絕緣 襯里的架構(gòu)可提供增強(qiáng)的性能，其中此絕緣襯里是在此接面周圍形成一側(cè)壁子(其標(biāo)記為"wSSJ")，且比較于一類似但不具有此絕緣襯里的元件(其 標(biāo)記為"w/o SSJ")。請(qǐng)參閱圖7所示，是一對(duì)于具有及不具有非晶硅及 絕緣襯里的溝渠源極/漏極線的記憶體的關(guān)閉狀態(tài)電流對(duì)記憶體的閘道長(zhǎng) 度的示意圖。圖7是此閘道寬度Lg在微米尺寸下(其是同于圖1的溝道長(zhǎng) 度)對(duì)于此元件關(guān)閉狀態(tài)下的電流的工作圖。由此圖可知，當(dāng)此閘道長(zhǎng)度低 于大約0. 8微米， 一記憶胞的關(guān)閉狀態(tài)的電流，其中此記憶胞具有如上所 述的此絕緣襯里，將^f氐于一相對(duì)應(yīng)但不具有此絕緣襯里的元件的關(guān)閉狀態(tài) 電流。當(dāng)此閘道長(zhǎng)度約為0. 2微米(200納米)，在關(guān)閉狀態(tài)的電流將有顯見 的改善。此長(zhǎng)度約在100納米時(shí)可知， 一具有如上所述絕緣襯里的元件與 另一相對(duì)應(yīng)但不具有此絕緣襯里的元件，其關(guān)閉狀態(tài)電流幾乎是小二個(gè)數(shù) 量級(jí)。對(duì)于更合適的元件，其具有50納米或更小的溝道長(zhǎng)度，可以預(yù)期會(huì) 有類似的表現(xiàn)的增強(qiáng)。
請(qǐng)參閱圖8所示，是一對(duì)于具有及不具有非晶硅及絕緣襯里的溝渠源 極/漏極線的記憶體的關(guān)閉狀態(tài)電流對(duì)漏極電壓的示意圖，其表示漏極偏壓 與一代表記憶胞關(guān)閉狀態(tài)電流的圖，其中此記憶胞具有一柵極長(zhǎng)度約為0. 1 微米(100納米)。在此描述，當(dāng)此元件是被偏壓于臨界值之下時(shí)，對(duì)于一 NOR 或AND架構(gòu)元件在一典型的操作范圍漏極偏壓介于1. 5至3. 5伏特的區(qū)間 內(nèi)，具有此絕緣襯里的記憶胞的關(guān)閉狀態(tài)電流是遠(yuǎn)小于不具有絕緣襯里者。
請(qǐng)參閱圖9所示，是一簡(jiǎn)化的概要圖，以表示快閃內(nèi)存元件的另一架構(gòu) 其包含在此描述的記憶胞，是表示另一 AND或NOR架構(gòu)的簡(jiǎn)化圖示，其包含 如圖1所描述的記憶胞。代表的記憶胞335是以此標(biāo)準(zhǔn)標(biāo)記表示，其中一電 荷捕捉記憶胞擁有上述的絕緣襯里于非晶硅內(nèi)的方塊340及341。由此圖可 知，區(qū)域位線320、 321及322，其是藉由使用之前所描述的摻雜非晶硅填滿 上述溝渠以實(shí)施，是被大略地平行布置，且為一漏極/源極/漏極架構(gòu)。尤其 是，區(qū)域位線320及區(qū)域位線322是被布置作為漏極線，此漏極線是經(jīng)由區(qū) 塊選擇電晶體被耦合，例如經(jīng)由電晶體346耦合至整體位線350及351。區(qū) 域位線321是被布置作為一源極線，且藉由一源極選擇電晶體349被耦合至 一源極線360。字線331、 332及333是垂直于此區(qū)域位線。區(qū)塊選擇電晶 體，例如電晶體346，是被布置以連接此區(qū)域位線，例如區(qū)域位線320，至 整體位線，例如整體位線350,以回應(yīng)線345上的區(qū)塊選擇訊號(hào)。 一類似的 區(qū)塊選擇電晶體349是被布置于此區(qū)域位線321的另一端，以做為連接此 區(qū)域位線至一源才及參考線360，其中此區(qū)域位線是^皮布置作一源極線，以回 應(yīng)線348上的源極選擇訊號(hào)。 一給定的記憶胞(例如記憶胞335)的存取是藉 由給予一偏壓至此字線，其中此字線是被耦合至其柵極(例如字線333)，藉 由耦合此區(qū)域位線(例如區(qū)域位線320)的一端至一感應(yīng);^文大器，且藉由耦合 此區(qū)域位線(例如區(qū)域位線321)至進(jìn)行存取操作時(shí)的源極電位。如同此范例陣列的描述，此記憶胞平行地被布置于區(qū)域位線之間。
請(qǐng)參閱圖10所示，是一簡(jiǎn)化的方塊圖，以表示一集成電路其包含一具 有非晶硅及絕緣襯里的溝渠源極/漏極線的介電電荷儲(chǔ)存快閃記憶胞的記
憶體陣列，圖示是一簡(jiǎn)化的一集成電路850的方塊圖示，其采用一NOR陣列 8 0 0，在此所描述的記憶胞是具有低阻值的源極/漏極接面以及在源極/漏極 接面周圍具有絕緣襯里以處理短溝道效應(yīng)。 一字線(或列)及區(qū)塊選擇電路 801是被耦合至，且與復(fù)數(shù)個(gè)字線802及區(qū)塊選擇線電性溝通，并且沿著此 記憶體陣列800內(nèi)的列被布置。 一位線(行)解碼器及驅(qū)動(dòng)器803是被耦合 至，且與復(fù)數(shù)個(gè)位線804電性溝通，其是沿著此記憶體陣列800內(nèi)的行被布 置以讀取資料由，及寫入資料至，此記憶體陣列800的此記憶胞。位址是藉 由匯流排805被提供至此字線解碼器及驅(qū)動(dòng)器801以及位元解碼器803。在 方塊806內(nèi)的感應(yīng)放大器及資料輸入架構(gòu)，其包含用于讀取、程序化及抹 除模式的電流及電壓源，是藉由資料匯流排807被耦合至此位線解碼器8 0 3 。 資料是藉由此資料輸入線811，由在此集成電路850的輸入/輸出埠，或由于 此集成電路內(nèi)部其它的資料電路851，提供至方塊806內(nèi)的此資料輸入結(jié)構(gòu)。 在此描述的實(shí)施例，其它電路851是被包含于此集成電路850內(nèi)，例如一廣 用處理器或?qū)ｉT的應(yīng)用電路，或可提供系統(tǒng)級(jí)晶片功能的一模組，其中此 功能是由此記憶體陣列所支援。資料的提供，是藉由此資料輸出線815，由 在方塊806內(nèi)的此感應(yīng)放大器，提供至在此集成電路的輸入/輸出埠，或提 供至此集成電路850內(nèi)部或外部的其它資料目地。
如上所述，該陣列800可以擁有NOR或AND陣列架構(gòu)，或其它的陣列架 構(gòu)，取決于各別的應(yīng)用以及此記憶胞所使用的架構(gòu)。
一控制器809是實(shí)施于此范例，利用一偏壓調(diào)整狀態(tài)機(jī)構(gòu)，其控制此 偏壓調(diào)整供應(yīng)電壓及電流源808的應(yīng)用裝置，例如用于此字線及位線的讀 取、程序化、抹除、抹除確認(rèn)、程序化確認(rèn)的電壓或電流，且利用一存取 控制程序以控制此字線/源極線的操作。該控制器809可藉由使用在此領(lǐng)域 中既知的特殊目的邏輯電路實(shí)施之。在另一實(shí)施例中，該控制器809包含 一泛用處理器，其可在同一集成電路上被實(shí)施，其中此集成電路是執(zhí)行一電 腦程序以控制此元件的操作。在另 一實(shí)施例中， 一特殊目的邏輯電路及一泛 用處理器的組合可被用于此控制器809的實(shí)施。
因此， 一集成電路記憶體元件是描述為包含高密度的快閃內(nèi)存。絕緣 襯里是在導(dǎo)電的源極/漏極線及此記憶胞的溝道區(qū)域之間被實(shí)施，該絕緣襯 里可壓抑此半導(dǎo)體主體內(nèi)的邊緣電場(chǎng)效用并有助于控制短溝道效應(yīng)。該絕 緣襯里具有良好的次臨界擺幅參數(shù)，低阻值接面，且可不需溝道阻隔口袋布 植亦可實(shí)施。此記憶胞是特別合適于使用在記憶體陣列架構(gòu)上，例如NOR或 AND架構(gòu)元件，其中相對(duì)高的漏極偏壓是被使用此類架構(gòu)的元件，其可能有
17短溝道效應(yīng)產(chǎn)生。
當(dāng)本發(fā)明是由參考此較佳實(shí)施例及范例的細(xì)節(jié)而被揭露，需了解此范 例是僅用于描述之用而非作為限制之用。亦需了解對(duì)于在本領(lǐng)域中具有通 常技藝的技術(shù)人員，在不脫離本發(fā)明的精神及申請(qǐng)專利范圍內(nèi)，當(dāng)可輕易 地進(jìn)4刊務(wù)改或組合。
以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式 上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā) 明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利 用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí) 施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以 上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方 案的范圍內(nèi)。
權(quán)利要求
1、一種記憶體陣列，其特征在于其包含一半導(dǎo)體主體；復(fù)數(shù)個(gè)溝渠約平行對(duì)準(zhǔn)于該半導(dǎo)體主體，該些溝渠包含具有一第一導(dǎo)電類型的半導(dǎo)體材料作為該記憶體陣列的源極/漏極線，且在該第一導(dǎo)電類型半導(dǎo)體材料及該半導(dǎo)體主體之間是存在絕緣襯里；復(fù)數(shù)個(gè)字線置于該復(fù)數(shù)個(gè)溝渠之上，并與之交錯(cuò)；以及電荷捕捉結(jié)構(gòu)在該字線及該半導(dǎo)體主體之間以形成復(fù)數(shù)個(gè)記憶胞，藉由該字線并聯(lián)，該電荷捕捉結(jié)構(gòu)是用以儲(chǔ)存資料。
2、 根據(jù)權(quán)利要求1所述的記憶體陣列，其特征在于其中所述的溝渠內(nèi) 的該半導(dǎo)體材料包含摻雜非晶硅。
3、 根據(jù)權(quán)利要求1所述的記憶體陣列，其特征在于其中所述的溝渠內(nèi) 的該絕緣襯里包含一氧化硅。
4、 根據(jù)權(quán)利要求1所述的記憶體陣列，其特征在于其中所述的半導(dǎo)體主體具有一頂表面，且該半導(dǎo)體材料填滿該溝渠至約等高于該頂表面的高 度，且在該溝渠內(nèi)的該絕緣襯里至少覆蓋該些溝渠一部分的側(cè)壁。
5、 根據(jù)權(quán)利要求1所述的記憶體陣列，其特征在于其還包含整體位線覆蓋于該復(fù)數(shù)個(gè)字線之上，并且包含區(qū)塊選擇電晶體布置為連接該整體位 線至所選取的源極/漏極線。
6、 根據(jù)權(quán)利要求1所述的記憶體陣列，其特征在于其還包含控制電路 藉由施加調(diào)整偏壓至所選取的記憶胞來(lái)誘發(fā)電子的隧穿，以程序化該陣列 內(nèi)被選取的記憶胞，且藉由施加調(diào)整偏壓至所選取的記憶胞來(lái)誘發(fā)空穴的 隧穿，以抹除該陣列內(nèi)被選取的記憶胞。
7、 根據(jù)權(quán)利要求1所述的記憶體陣列，其特征在于其中所述的電荷捕 捉結(jié)構(gòu)包含一隧穿層、 一電荷捕捉層以及一阻擋層。
8、 根據(jù)權(quán)利要求1所述的記憶體陣列，其特征在于其中所述的電荷捕 捉結(jié)構(gòu)包含一隧穿層、 一介電電荷捕捉層以及一介電阻擋層，該隧穿層包含 一第一層，其具有一空穴隧穿障礙高度， 一第二層，其空穴隧穿障礙高度是 小于該第一層，以及一第三層，其空穴隧穿障礙高度是大于該第二層。
9、 根據(jù)權(quán)利要求1所述的記憶體陣列，其特征在于其中所述的該些溝 渠的間隔是小于200納米，故可提供具有溝道長(zhǎng)度小于200納米的記憶胞。
10、 根據(jù)權(quán)利要求1所述的記憶體陣列，其特征在于其中所述的復(fù)數(shù)個(gè) 溝渠該些溝渠的深度范圍為100至150納米。
11、 一種用于制造一記憶體陣列的方法，其特征在于其包含以下步驟 提供一半導(dǎo)體主體；在該半導(dǎo)體主體內(nèi)形成復(fù)數(shù)個(gè)溝渠，其約平行地對(duì)準(zhǔn)，該些溝渠是具有側(cè)壁；在該些溝渠的該側(cè)壁上形成絕緣襯里；以半導(dǎo)體材料填滿于該些溝渠內(nèi)，并覆蓋在該絕緣襯里上，以做為該記 憶體陣列的源極/漏極線；構(gòu)； ；'、；'，日'" 。' ， .形成復(fù)數(shù)個(gè)字線于該電荷捕捉結(jié)構(gòu)之上，并且約與該源極/漏極線垂 直，故而在一交會(huì)點(diǎn)陣列對(duì)應(yīng)的源極/漏極線之間形成記憶胞。
12、 根據(jù)權(quán)利要求11所述的用于制造一記憶體陣列的方法，其特征在 于其中所述的用于填滿該些溝渠的該半導(dǎo)體材料包含摻雜非晶硅。
13、 根據(jù)權(quán)利要求11所述的用于制造一記憶體陣列的方法，其特征在 于其中所述的用于填滿該些溝渠的該半導(dǎo)體材料包含非晶硅，且包含布植 雜質(zhì)至該非晶硅中。
14、 根據(jù)權(quán)利要求11所述的用于制造一記憶體陣列的方法，其特征在 于其中所述的該些溝渠內(nèi)的該絕緣襯里包含一氧化硅。
15、 根據(jù)權(quán)利要求11所述的用于制造一記憶體陣列的方法，其特征在 于其中所述的半導(dǎo)體主體具有一頂表面，且該些溝渠具有側(cè)壁且被該半導(dǎo) 體材料填滿至一 高度，其至少延伸至該些溝渠的該頂表面。
16、 根據(jù)權(quán)利要求11所述的用于制造一記憶體陣列的方法，其特征在 于其中所述的形成絕緣襯里的步驟包含沉積一層絕緣材料于該些溝渠之 上，且非等向地蝕刻該絕緣材料層，以在該些溝渠內(nèi)形成側(cè)壁子覆蓋于該些 溝渠的一部分的該側(cè)壁。
17、 根據(jù)權(quán)利要求11所述的用于制造一記憶體陣列的方法，其特征在 于其還包含形成覆蓋于該復(fù)數(shù)個(gè)字線之上的整體位線，及形成區(qū)塊選擇電 晶體，以連接該整體位線至所選取的源極/漏極線。
18、 根據(jù)權(quán)利要求11所述的用于制造一記憶體陣列的方法，其特征在 于其還包含整合控制電路至該記憶體陣列中，其藉由施加調(diào)整偏壓至所選 取的記憶胞來(lái)誘發(fā)電子的隧穿，以程序化該陣列內(nèi)被選取的記憶胞，且藉 由施加調(diào)整偏壓至所選取的記憶胞來(lái)誘發(fā)空穴的隧穿，以抹除該陣列內(nèi)被 選取的記憶胞。
19、 根據(jù)權(quán)利要求11所述的用于制造一記憶體陣列的方法，其特征在 于其中所述的形成一電荷捕捉結(jié)構(gòu)的步驟包含形成一隧穿層于該半導(dǎo)體主 體之上，形成一介電電荷捕捉層于該隧穿層之上，且形成一阻擋層于該電 荷捕捉層之上。
20、 根據(jù)權(quán)利要求11所述的用于制造一記憶體陣列的方法，其特征在于其中所述的形成一電荷捕捉結(jié)構(gòu)的步驟包含形成一隧穿層于該半導(dǎo)體主 體之上，形成一介電電荷捕捉層于該隧穿層之上，且形成一阻擋層于該電 荷捕捉層之上，該隧穿層包含一第一層，其具有一空穴隧穿障礙高度，一第 二層，具有小于該第一層的空穴隧穿障礙高度，以及一第三層，其具有大于 該第二層的空穴隧穿障礙高度。
21、 根據(jù)權(quán)利要求11所述的用于制造一記憶體陣列的方法，其特征在 于其中所述的形成復(fù)數(shù)個(gè)溝渠的步驟包含形成蝕刻遮罩于該半導(dǎo)體主體之上以定義復(fù)數(shù)條線，其寬度小于200納米，且使用該蝕刻遮罩以蝕刻該復(fù) 數(shù)個(gè)溝渠。
22、 根據(jù)權(quán)利要求11所述的用于制造一記憶體陣列的方法，其特征在 于其中所述的形成復(fù)數(shù)個(gè)溝渠的步驟包含蝕該復(fù)數(shù)個(gè)溝渠至一深度，其為100納米至150納米的范圍。
全文摘要
本發(fā)明是有關(guān)一種記憶體陣列及其用于制造一記憶體陣列的方法。該記憶體陣列，包含具有復(fù)數(shù)大略平行對(duì)準(zhǔn)溝渠的一半導(dǎo)體主體。溝渠包含半導(dǎo)體材料，例如摻雜的非晶硅，作為此記憶體陣列的源極/漏極線。絕緣線布置于半導(dǎo)體主體以及溝渠內(nèi)的半導(dǎo)體材料間。在交會(huì)點(diǎn)陣列內(nèi)，復(fù)數(shù)字線覆蓋復(fù)數(shù)溝渠及半導(dǎo)體主體內(nèi)的溝道區(qū)域。電荷捕捉結(jié)構(gòu)布置于字線及交叉點(diǎn)內(nèi)的溝道區(qū)域間，以提供一快閃記憶胞的陣列。電荷捕捉結(jié)構(gòu)包含介電材質(zhì)電荷捕捉結(jié)構(gòu)，作為儲(chǔ)存資料的程序化及抹除。該用以制造上述元件的方法，包含在溝道區(qū)域上形成此電荷捕捉結(jié)構(gòu)前，布局及形成具有絕緣襯里的源極/漏極線。本發(fā)明能具有小于200納米溝道長(zhǎng)度，可提供高密度的NOR或AND架構(gòu)的快閃內(nèi)存元件。
文檔編號(hào)H01L21/768GK101521205SQ20081017022
公開日2009年9月2日 申請(qǐng)日期2008年10月14日 優(yōu)先權(quán)日2008年2月27日
發(fā)明者古紹泓, 葉騰豪, 呂文彬, 吳家偉, 李士勤, 林上偉, 陳銘祥, 韓宗廷 申請(qǐng)人:旺宏電子股份有限公司