專(zhuān)利名稱(chēng)：無(wú)負(fù)載的包含有四個(gè)nmos晶體管的靜態(tài)隨機(jī)存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件技術(shù)領(lǐng)域，特別是一種無(wú)負(fù)載的包含 有四個(gè)N溝道(NMOS)晶體管的靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器件一直朝著高集成度、高速度和低功耗的方向發(fā)展， 具有巨大的市場(chǎng)需求。目前應(yīng)用最廣泛的半導(dǎo)體存儲(chǔ)器件包括SRAM 和動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)。 DRAM具有較高的集成密度，但必須定 時(shí)刷新以保持?jǐn)?shù)據(jù)。SRAM則不需要刷新就可以保持?jǐn)?shù)據(jù)，且具有高 的速度和低的功耗，因而在現(xiàn)代的信息處理系統(tǒng)中具有非常重要的作 用。
傳統(tǒng)的SRAM單元具有6管結(jié)構(gòu)，由六個(gè)MOS管組成。其基本 結(jié)構(gòu)含有兩個(gè)CMOS反相器和兩個(gè)NMOS存取管。兩個(gè)CMOS反相 器構(gòu)成了一個(gè)數(shù)據(jù)鎖存器。兩個(gè)NMOS存取管的開(kāi)啟由字線控制，由 兩條位線寫(xiě)入或讀出數(shù)據(jù)。6管SRAM單元具有較快的速度和很好的 穩(wěn)定性，但其單元面積過(guò)大，限制了其集成密度。人們因此提出了能 顯著減小單元面積的無(wú)負(fù)載4管SRAM單元。
圖1示出了一種傳統(tǒng)的無(wú)負(fù)載4管SRAM單元。該SRAM單元包 含有2個(gè)作為存取管的PMOS管(P1， P2)和2個(gè)作為下拉管的NMOS 管(Nl， N2)。兩個(gè)存取管的柵極都連接于字線(WL)上。PI管的源 極連接于一條位線(BL)上，P2管的源極連接于該位線的互補(bǔ)位線 (/BL)上。存儲(chǔ)節(jié)點(diǎn)SI連接于PI管的漏極和N2管的柵極上。存儲(chǔ) 節(jié)點(diǎn)S2連接于P2管的漏極和N1管的柵極上。當(dāng)S1的電壓為高，S2 的電壓為低時(shí)，單元的存儲(chǔ)狀態(tài)為邏輯l。當(dāng)S1的電壓為低，S2的電 壓為高時(shí)，單元的存儲(chǔ)狀態(tài)為邏輯1。該單元沒(méi)有負(fù)載電阻和上拉MOS 管。存取管P1的閾值電壓的絕對(duì)值被設(shè)計(jì)為小于N1的閾值電壓的絕
4對(duì)值。在SRAM單元為保持模式時(shí)，當(dāng)Sl的電壓為高時(shí)，Pl和Nl
均關(guān)閉。由于P1管的閾值電壓絕對(duì)值較小，使得其漏電流4^遠(yuǎn)大于 Nl管的漏電流4w，從而使Sl節(jié)點(diǎn)的電壓能保持為高。所以在這種
SRAM單元中，Pl管和P2管的溝道漏電流起到了負(fù)載電阻的作用。
圖1給出的4管SRAM單元結(jié)構(gòu)簡(jiǎn)單，可以有效的減小SRAM的 單元面積。但由于該SRAM單元具有如下的缺點(diǎn)，使其未能得到廣泛 應(yīng)用。首先，該SRAM單元依賴于對(duì)P1管和P2管閾值電壓的調(diào)制來(lái) 實(shí)現(xiàn)邏輯1狀態(tài)的保持。在SRAM單元為保持的狀態(tài)下，如果Sl節(jié) 點(diǎn)的電壓為高，S2節(jié)點(diǎn)的電壓為低，則Nl和N2支路都有漏電流存在， 使得該SRAM單元具有較大的靜態(tài)功耗。其次，該SRAM單元具有較 低的靜態(tài)噪聲容限(Static Noise Margin, SNM)。在400mV的低電源 電壓下，該SRAM單元的SNM小于30mV。對(duì)高密度的SRAM存儲(chǔ) 器來(lái)說(shuō)該SNM值過(guò)小。再次，該單元由NMOS管和PMOS管組成。 在版圖中，PMOS管具有較大的面積，且在同等寬長(zhǎng)比下具有較慢的 速度。因此，PMOS管的存在限制了 SRAM單元面積的進(jìn)一步縮小。
在近期，有人提出了全部由NMOS管組成的無(wú)負(fù)載4管SRAM單 元(US Patent, NO. us006920061-2B)。該SRAM單元具有如下缺點(diǎn)。
首先，該單元需要1 )存取NMOS管的閾值電壓遠(yuǎn)低于下拉NMOS 管的閾值電壓；2)寫(xiě)入時(shí)單獨(dú)調(diào)整一列存取管P阱的電勢(shì)以使得存取 管開(kāi)啟。這些因素增加了制作工藝和外圍SRAM控制電路的復(fù)雜性。
其次，為了保證讀取時(shí)存儲(chǔ)節(jié)點(diǎn)電壓為低時(shí)狀態(tài)的保持，下拉管 的溝道寬度需要是存取管的三倍以上。
這些因素使得SRAM的面積不能進(jìn)一步減小。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問(wèn)題 有鑒于此，本發(fā)明的主要目的在于提供一種全部由NMOS FinFET 組成的無(wú)負(fù)載4管SRAM單元，使其具有更小的面積，更高的集成度， 較低的工作電壓，和優(yōu)異的穩(wěn)定性。
5(二)技術(shù)方案
為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的 一種靜態(tài)隨機(jī)存儲(chǔ)器單元，該靜態(tài)隨機(jī)存儲(chǔ)器單元包括 第一位線端口和第二位線端口 ； 第一數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)和第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)；
一字線；
第一 NMOS FinFET存取管，源和漏分別連接于第一位線端口和第 一數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)，頂柵連接于所述字線，背柵連接于第一數(shù)據(jù)存儲(chǔ)節(jié) 點(diǎn)；
第二 NMOS FinFET存取管，源和漏分別連接于第二位線端口和第 二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)，頂柵連接于字線，背柵連接于第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)；
第一 NMOS FinFET下拉管，源和漏分別連接于第一數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn) 和地端，頂柵和背柵連接于第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)；
第二 NMOS FinFET下拉管，源和漏分別連接于第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn) 和地端，頂柵和背柵連接于第一數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)。
優(yōu)選地，所述第一 NMOS FinFET存取管、第二 NMOS FinFET存 取管、第一 NMOS FinFET下拉管和第二 NMOS FinFET下拉管具有相 同的工藝參數(shù)和閾值電壓。
優(yōu)選地，所述第一 NMOS FinFET存取管、第二 NMOS FinFET存 取管、第一 NMOS FinFET下拉管和第二 NMOS FinFET下拉管具有相 同的溝道寬度，典型值為制作工藝所定義的最小特征尺寸。
優(yōu)選地，所述第一 NMOS FinFET存取管和第二 NMOS FinFET存 取管具有相同的溝道長(zhǎng)度，典型值為22nm至45nm;
所述第一 NMOS FinFET下拉管和第二 NMOS FinFET下拉管具有 較大的溝道長(zhǎng)度，典型值為所述第一 NMOS FinFET存取管和第二 NMOS FinFET存取管溝道長(zhǎng)度的兩倍。
優(yōu)選地，所述第--和第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)的電壓分別反饋到所述第 --和第二 NMOS FinFET存取管的背柵上，使得存取管的背柵與源的電 壓差保持為0V，保證存取管在靜態(tài)隨機(jī)存儲(chǔ)器的保持狀態(tài)下具有足夠 的漏電流。優(yōu)選地，所述第一和第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)的電壓交叉的反饋到所述
第一和第二NMOSFinFET下拉管的背柵上，使得在開(kāi)啟狀態(tài)下，所述 第一和第二 NMOS FinFET下拉管相對(duì)于所述第一和第二 NMOS FinFET存取管有較大的溝道電流，在讀取狀態(tài)下，所述第一和第二數(shù) 據(jù)存儲(chǔ)節(jié)點(diǎn)保持為低的狀態(tài)。
優(yōu)選地，所述第一NMOSFinFET存取管、第二 NMOS FinFET存 取管、第一 NMOS FinFET下拉管和第二 NMOS FinFET下拉管是在絕 緣體上硅SOI襯底上具有雙柵結(jié)構(gòu)的N溝道場(chǎng)效應(yīng)晶體管NMOS FinFET 。
優(yōu)選地，該靜態(tài)隨機(jī)存儲(chǔ)器單元為無(wú)負(fù)載的4管靜態(tài)隨機(jī)存儲(chǔ)器 單元。
一種加快靜態(tài)隨機(jī)存儲(chǔ)器單元寫(xiě)入速度的方法，在靜態(tài)隨機(jī)存儲(chǔ) 器保持?jǐn)?shù)據(jù)時(shí)，將靜態(tài)隨機(jī)存儲(chǔ)器的位線接電源電壓VDD，字線接地；
在靜態(tài)隨機(jī)存儲(chǔ)器寫(xiě)入數(shù)據(jù)時(shí)，將靜態(tài)隨機(jī)存儲(chǔ)器的字線電壓置于高
于VDD的值，使得NMOS管所引起的閾值損失降低，從而加快靜態(tài) 隨機(jī)存儲(chǔ)器的寫(xiě)入速度。
(三)有益效果
本發(fā)明提供的4管SRAM單元，由于全部由N管構(gòu)成，因此相對(duì) 于傳統(tǒng)的6管SRAM單元和包含有兩個(gè)P管的4管SRAM單元，具有
更小的面積。
另外，本發(fā)明提供的SRAM單元，可以工作在400mV電源電壓 下，并具有較好的穩(wěn)定性，且不需要額外的工藝步驟。


圖1為傳統(tǒng)的無(wú)負(fù)載4管SRAM電路結(jié)構(gòu)示意圖； 圖2為本發(fā)明提供的無(wú)負(fù)載4管NMOS SRAM電路結(jié)構(gòu)示意圖； 圖3為本發(fā)明提供的溝道寬度為32nm的FinFET漏電流隨溝道長(zhǎng) 度變化的示意圖4為本發(fā)明提供的當(dāng)SRAM單元為讀狀態(tài)時(shí)，存取管和下拉管
7的電流隨存儲(chǔ)節(jié)點(diǎn)電壓而變化的特性；
圖5為本發(fā)明SRAM單元讀寫(xiě)狀態(tài)的示意圖，指示了增加其寫(xiě)入 速度的方法
具體實(shí)施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具 體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。
為使本發(fā)明的目的，方案和優(yōu)點(diǎn)更加清楚，以下結(jié)合具體實(shí)施例， 并參照附圖，對(duì)本發(fā)明做進(jìn)一步詳細(xì)說(shuō)明。
如圖2所示，圖2為本發(fā)明提供的無(wú)負(fù)載4管SRAM單元電路結(jié) 構(gòu)示意圖。該SRAM單元包括存取管T1、 T2，下拉管N1、 N2和存儲(chǔ) 節(jié)點(diǎn)S1、 S2。其中，Tl、 T2、 Nl、 N2均為N溝道具有雙柵結(jié)構(gòu)的S01 FinFET (NMOSFinFET)，均含有前柵和背柵。 一條字線WL連接于 存取管Tl和T2的前柵上。 一條位線BL以及與其信號(hào)為互補(bǔ)的另一 條位線BL'分別連接于Tl和T2的漏極。存儲(chǔ)節(jié)點(diǎn)Sl連接于Tl管的 源極，Nl管的漏極和N2管的前柵極上。存儲(chǔ)節(jié)點(diǎn)S1還連接于T1管 的背柵極和N2管的背柵極上。存儲(chǔ)節(jié)點(diǎn)S2連接于T2管的源極，N2 管的漏極和Nl管的前柵極上。存儲(chǔ)節(jié)點(diǎn)S2還連接于T2管的背柵極 和Nl管的背柵極上。Nl管和N2管的源極均接地。當(dāng)Sl的電壓為高， S2的電壓為低時(shí)，SRAM單元的存儲(chǔ)狀態(tài)為邏輯1。當(dāng)Sl的電壓為低， S2的電壓為高時(shí)，SRAM單元的存儲(chǔ)狀態(tài)為邏輯1。
該SRAM單元的工作原理如下。在SRAM單元為保持模式時(shí)，位 線BL與BL'電壓均為電源電壓VDD，也就是為高。字線WL電壓接 地，也就是為低，使得T1管與T2管均處于關(guān)閉狀態(tài)。當(dāng)存儲(chǔ)狀態(tài)為 邏輯1時(shí)，Sl的電壓接近VDD， S2的電壓接近0。 Nl管的前柵和背 柵電壓均為低，而N2管的前柵和背柵電壓均為高。
一方面，由于存儲(chǔ)節(jié)點(diǎn)地電壓被同時(shí)反饋到存取管的前柵和背柵 上，使得Nl管和N2管相對(duì)于平面MOS管構(gòu)成的存取管有更好的柵 控能力，從而有效的增加了該SRAM單元的靜態(tài)噪聲容限(SNM)。 在400mV電源電壓下，本發(fā)明提供的SRAM單元在保持模式下的SNM可以達(dá)到80mV，而如圖1所示的傳統(tǒng)4管SRAM其保持模式下SNM 小于30mV。
另一方面，為了使S1的電壓能保持在高值，存取管T1在關(guān)閉狀 態(tài)下的漏電流要大于下拉管N1的漏電流。這是通過(guò)把N1管的溝道長(zhǎng) 度設(shè)置為大于T1管溝道長(zhǎng)度實(shí)現(xiàn)的，其原理解釋如下。
在MOS管溝道長(zhǎng)度小于45nm時(shí)，由于短溝道效應(yīng)的影響，柵極 對(duì)溝道調(diào)控能力減弱，使得MOS管在關(guān)閉狀態(tài)時(shí)的源漏之間的漏電流 隨溝道長(zhǎng)度而迅速變化。圖3示出了在柵壓為0的條件下FinFET的溝 道漏電流隨溝道長(zhǎng)度變化的典型特性圖?？梢钥闯?，在柵壓為0的條 件下，溝道長(zhǎng)度為64nm的NMOS管的溝道漏電流不到溝道長(zhǎng)度為 32nm的NMOS管漏電流的十分之一。因此，通過(guò)使用64nm溝道長(zhǎng)度 的下拉管Nl和32nm溝道長(zhǎng)度的存取管Tl，就可以將Sl的電壓保持 為約9/10VDD。該SRAM單元通過(guò)利用短溝道MOS管溝道長(zhǎng)度對(duì)漏 電流的顯著的調(diào)制效應(yīng)，避免了使用不同閾值電壓的下拉管和存取管， 從而簡(jiǎn)化了 SRAM單元的工藝實(shí)現(xiàn)。
在SRAM單元為讀取模式時(shí)，字線WL電壓接VDD，位線BL與 BL'的電壓被預(yù)先充電到VDD。當(dāng)存儲(chǔ)狀態(tài)為邏輯l時(shí)，S2的電壓接 近0， T2管和N2管均開(kāi)啟，從而使得BL'位線的電壓被拉低。隨后兩 條位線的電壓差由靈敏放大器放大后讀出。為了避免SRAM單元在讀 取時(shí)的狀態(tài)翻轉(zhuǎn)，N2的溝道電流要大于T2管的溝道電流。這是通過(guò) 對(duì)N2管和T2管的背柵加以不同的反饋而實(shí)現(xiàn)的。在讀取狀態(tài)下，N2 管的前柵與背柵電壓均連接于Sl存儲(chǔ)節(jié)點(diǎn)，為高。而T2管的前柵電 壓為高，但背柵電壓卻連接于S2存儲(chǔ)節(jié)點(diǎn)，為低。所以，雖然T2管 具有較大的寬長(zhǎng)比，但N2管通過(guò)的電流遠(yuǎn)大于T2管通過(guò)的電流。
圖4示出了在讀取狀態(tài)時(shí)，隨N2管的電流和T2管的電流隨S2節(jié) 點(diǎn)電壓的典型示意圖?？梢钥闯?，在S2節(jié)點(diǎn)電壓為100mV時(shí)，N2管 的電流是T2管的3倍以上，所以在讀取時(shí)S2的電壓可以保持在接近 0的值。同時(shí)由于Sl存儲(chǔ)節(jié)點(diǎn)對(duì)T2管背柵的反饋?zhàn)饔?，增加?SRAM 單元在讀取模式下的SNM值。在400mV電源電壓下，所發(fā)明的SRAM 單元在讀取模式下的SNM可以達(dá)到320mV，而如圖1所示的4管SRAM其讀取模式下的SNM約為200mV。
在SRAM單元為寫(xiě)入模式時(shí)，字線WL電壓接高電壓，Tl管和T2 管開(kāi)啟，通過(guò)位線向SRAM單元寫(xiě)入邏輯值。此時(shí)如果字線WL接電 源電壓VDD，由于NMOS管引起的閾值損失，位線在向存儲(chǔ)節(jié)點(diǎn)充電 時(shí)會(huì)使相應(yīng)得存取NMOS管進(jìn)入亞閾值狀態(tài)，使得寫(xiě)入電流減小，寫(xiě) 入速度變慢。因此提出在寫(xiě)入所提出的SRAM單元時(shí)，在字線WL上 使用高于VDD的脈沖來(lái)提高SRAM單元的寫(xiě)入速度。圖5示出了該 SRAM單元在寫(xiě)入模式時(shí)位線與字線的典型波形示意圖。如果要寫(xiě)入 邏輯O，則位線BL接O，位線BL'接VDD， Sl的電壓被充電至接近 VDD，而S2的電壓降低到接近0。因?yàn)樽志€WL在寫(xiě)入時(shí)的電壓值高 于VDD，所以T1管不能進(jìn)入深亞閾值狀態(tài)，使得T1管的電流保持為 較大的值，Sl的電壓升高速度快，加快了寫(xiě)入速度。同樣，如果要寫(xiě) 入邏輯l，則位線BL接VDD，位線BL'接O， S2的電壓被充電至接近 VDD，而Sl的電壓降低到接近0。通過(guò)在寫(xiě)入單元時(shí)使用幅度為500mV 的字線脈沖，在400mV電源電壓下，可以使該SRAM單元的寫(xiě)入延 遲從約0.5ns減小到O.lns以下。
以上所述的原理圖和實(shí)施電路圖，對(duì)本發(fā)明的目的，技術(shù)方案和 有益效果作了進(jìn)一步詳細(xì)說(shuō)明。應(yīng)理解的是，以上所述僅為本發(fā)明的 特定實(shí)施實(shí)例，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)， 所做的任何修改，等同替換，改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍 之內(nèi)。
權(quán)利要求
1、一種靜態(tài)隨機(jī)存儲(chǔ)器單元，其特征在于，該靜態(tài)隨機(jī)存儲(chǔ)器單元包括第一位線端口和第二位線端口；第一數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)和第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)；一字線；第一NMOS FinFET存取管，源和漏分別連接于第一位線端口和第一數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)，頂柵連接于所述字線，背柵連接于第一數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)；第二NMOS FinFET存取管，源和漏分別連接于第二位線端口和第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)，頂柵連接于字線，背柵連接于第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)；第一NMOS FinFET下拉管，源和漏分別連接于第一數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)和地端，頂柵和背柵連接于第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)；第二NMOS FinFET下拉管，源和漏分別連接于第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)和地端，頂柵和背柵連接于第一數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)。
2、 根據(jù)權(quán)利要求1所述的靜態(tài)隨機(jī)存儲(chǔ)器單元，其特征在于，所 述第一 NMOS FinFET存取管、第二 NMOS FinFET存取管、第一 NMOS FinFET下拉管和第二 NMOS FinFET下拉管具有相同的工藝參數(shù)和閾 值電壓。
3、 根據(jù)權(quán)利要求l所述的靜態(tài)隨機(jī)存儲(chǔ)器單元，其特征在于，所 述第一 NMOS FinFET存取管、第二 NMOS FinFET存取管、第一 NMOS FinFET下拉管和第二 NMOS FinFET下拉管具有相同的溝道寬度，典 型值為制作工藝所定義的最小特征尺寸。
4、 根據(jù)權(quán)利要求1所述的靜態(tài)隨機(jī)存儲(chǔ)器單元，其特征在于 所述第一 NMOS FinFET存取管和第二 NMOS FinFET存取管具有相同的溝道長(zhǎng)度，典型值為22nm至45nm;所述第一 NMOS FinFET下拉管和第二 NMOS FinFET下拉管具有 較大的溝道長(zhǎng)度，典型值為所述第一 NMOS FinFET存取管和第二 NMOS FinFET存取管溝道長(zhǎng)度的兩倍。
5、 根據(jù)權(quán)利要求1所述的靜態(tài)隨機(jī)存儲(chǔ)器單元，其特征在于，所述第一和第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)的電壓分別反饋到所述第一和第二 NMOS FinFET存取管的背柵上，使得存取管的背柵與源的電壓差保持為0V， 保證存取管在靜態(tài)隨機(jī)存儲(chǔ)器的保持狀態(tài)下具有足夠的漏電流。
6、 根據(jù)權(quán)利要求l所述的靜態(tài)隨機(jī)存儲(chǔ)器單元，其特征在于，所 述第一和第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)的電壓交叉的反饋到所述第一和第二 NMOS FinFET下拉管的背柵上，使得在開(kāi)啟狀態(tài)下，所述第一和第二 NMOS FinFET下拉管相對(duì)于所述第一和第二 NMOS FinFET存取管有 較大的溝道電流，在讀取狀態(tài)下，所述第一和第二數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)保持 為低的狀態(tài)。
7、 根據(jù)權(quán)利要求1所述的靜態(tài)隨機(jī)存儲(chǔ)器單元，其特征在于，所 述第一NMOS FinFET存取管、第二 NMOS FinFET存取管、第一 NMOS FinFET下拉管和第二 NMOS FinFET下拉管是在絕緣體上硅SOI襯底 上具有雙柵結(jié)構(gòu)的N溝道場(chǎng)效應(yīng)晶體管NMOS FinFET。
8、 根據(jù)權(quán)利要求1所述的靜態(tài)隨機(jī)存儲(chǔ)器單元，其特征在于，該 靜態(tài)隨機(jī)存儲(chǔ)器單元為無(wú)負(fù)載的4管靜態(tài)隨機(jī)存儲(chǔ)器單元。
9、 一種加快靜態(tài)隨機(jī)存儲(chǔ)器單元寫(xiě)入速度的方法，其特征在于 在靜態(tài)隨機(jī)存儲(chǔ)器保持?jǐn)?shù)據(jù)時(shí)，將靜態(tài)隨機(jī)存儲(chǔ)器的位線接電源電壓 VDD，字線接地；在靜態(tài)隨機(jī)存儲(chǔ)器寫(xiě)入數(shù)據(jù)時(shí)，將靜態(tài)隨機(jī)存儲(chǔ)器 的字線電壓置于高于VDD的值，使得NMOS管所引起的閾值損失降 低，從而加快靜態(tài)隨機(jī)存儲(chǔ)器的寫(xiě)入速度。
全文摘要
本發(fā)明公開(kāi)了一種靜態(tài)隨機(jī)存儲(chǔ)器SRAM單元，以及加快該SRAM單元寫(xiě)入速度的方法。該靜態(tài)隨機(jī)存儲(chǔ)器單元由具有雙柵結(jié)構(gòu)的N溝道FinFET組成，包含一對(duì)下拉NMOS管和一對(duì)存取NMOS管。一方面，存取MOS管具有較小的溝道長(zhǎng)度，而下拉MOS管具有較大的溝道長(zhǎng)度。在SRAM為保持模式時(shí)，存取MOS管相對(duì)于下拉MOS管有較大的漏電流，使得SRAM單元可以有效保持邏輯1。另一方面，SRAM單元中存儲(chǔ)節(jié)點(diǎn)的電壓分別被反饋到存取MOS管和下拉MOS管的背柵上。在SRAM為讀取模式時(shí)，下拉MOS管相對(duì)于存取MOS管有較大的開(kāi)啟狀態(tài)電流，使得SRAM單元可以有效保持邏輯0。
文檔編號(hào)H01L27/11GK101540195SQ20081010230
公開(kāi)日2009年9月23日 申請(qǐng)日期2008年3月20日 優(yōu)先權(quán)日2008年3月20日
發(fā)明者吳南健, 張萬(wàn)成 申請(qǐng)人:中國(guó)科學(xué)院半導(dǎo)體研究所