專利名稱：使用雙極晶體管基極擷取的對稱阻隔的瞬態(tài)電壓抑制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種瞬態(tài)電壓抑制器(TVS)的電路結(jié)構(gòu)與制造方法。特別 涉及一種改良的對稱雙向阻隔的瞬態(tài)電壓抑制器(TVS)的電路結(jié)構(gòu)與制造 方法，其具有雙極晶體管基極擷取(basesnatch)，用以將基極連接至低電位
2.先前技術(shù)
現(xiàn)有的設(shè)計與制造雙向阻隔的瞬態(tài)電壓抑制器(TVS)的技術(shù)仍然面臨 一個技術(shù)瓶頸，即TVS器件的基極是連接至一漂移電位端的。具體而言，雙 向阻隔的TVS是利用具有相同發(fā)射極-基極與集電極-基極擊穿電壓的對稱 NPN/PNP結(jié)構(gòu)所構(gòu)成的。然而，這樣的構(gòu)成方式經(jīng)常導(dǎo)致漂移基極(floating base),進而產(chǎn)生電壓隨時間發(fā)生變化的困難，即dV/dt。由于當基極是漂移 的，則隨時間發(fā)生的電壓變化更導(dǎo)致漏電流的問題，即電壓的變化dV/dt引 起相等的電容產(chǎn)生充放電，其增加了漏電流。
瞬態(tài)電壓抑制器(TVS) —般應(yīng)用于保護集成電路，使其免受由于疏忽 而不慎施加到集成電路上過大的電壓而造成的損傷。集成電路一般被設(shè)計為 可以超出正常電壓范圍運行。然而，在例如靜電放電(ESD)的狀況下，電 快速瞬變以及閃電的狀態(tài)下，無法預(yù)期與無法控制的高電壓可能意外地施加 到電路上。在集成電路發(fā)生這樣的過電壓情況下而可能發(fā)生類似損傷時，就 需要TVS器件提供保護功能以避免其發(fā)生。當集成電路中所實施的器件數(shù)量 增加時，就更易受到過電壓的損傷，此時對TVS防護的需求也增加了。 TVS 的應(yīng)用范例包括USB電源與數(shù)據(jù)線防護、數(shù)字影視界面、高速以太網(wǎng)、筆記 本電腦、監(jiān)視器以及平板顯示器。
圖1A和IB分別是TVS器件的電路圖與電流-電壓圖。一理想的TVS 是完全阻礙電流的，即零電流，當輸入電壓Vin小于擊穿電壓VBD時，漏
7電流最小。并且，理想化的情況下，在輸入電壓Vin遠大于擊穿電壓VBD 時，TVS幾近于零電阻，因此瞬變電壓(transientvoltage)可被有效地壓制。 TVS可以利用PN結(jié)器件來實施，其具有當瞬變輸入電壓超過擊穿電壓時允 許電流傳導(dǎo)的擊穿電壓，而從達到對瞬變電壓的防護。然而，如圖1B所示， PN結(jié)類型的TVS不具有少數(shù)載流子(minority carrier),并具有極差的壓制 性能。另一種利用雙極NPN/PNP所實施的TVS,其具有雙極晶體管的雪崩 觸發(fā)導(dǎo)通?；鶚O充滿少數(shù)載流子，同時雙極TVS可以達到較佳的壓制電壓。 然而，雪崩電流通過雙極增益而被放大。
隨著電子技術(shù)的進步，越來越多的器件與應(yīng)用都需要雙向TVS的防護。 音頻設(shè)備、ADSL、多重模式收發(fā)器與其它電子設(shè)備都需要提供雙向TVS防 護，因為這些電子設(shè)備裝設(shè)有更易因為瞬變電壓而損傷的電子元件，并且運 行于更多不同類行的狀態(tài)下，其瞬變電壓可能產(chǎn)生正向或負向瞬變電壓。目 前，提供雙向TVS最有效的技術(shù)是利用具有相同發(fā)射極-基極與集電極-基極 擊穿電壓的對稱NPN/PNP結(jié)構(gòu)來實施。然而，如同先前所討論的，在如圖 2A與2B所示的現(xiàn)有的雙向TVS器件中，其分別具有對稱壓制或非對稱壓 制，在這些NPN/PNP電路中的TVS的基極是被設(shè)置在漂移電位的，從而達 到對稱擊穿。在這些實施例中，漂移基極引起dV/dt問題與漏電流問題。
因此，在電路設(shè)計與器件制造領(lǐng)域一直存在著一種對于能夠提供解決上 述問題的新穎的改良的電路結(jié)構(gòu)與制造方法的需求。特別是，始終存在提供 新穎的改良的TVS電路的需求，以提供雙向?qū)ΨQ阻隔瞬態(tài)電流，以達到借由 NPN/PNP晶體管實現(xiàn)的TVS防護，其中基極始終連接至一電位端，由此解 決上述的問題與困難。

發(fā)明內(nèi)容
本發(fā)明的一個方面是提供一種具有連接至較低電位的基極的雙向?qū)ΨQ阻 隔TVS，借此，上述的由現(xiàn)有雙向阻隔TVS的漂移基極所引起的問題與限 制將被克服。
本發(fā)明的另一個方面是提供一種具有連接至較低電位的基極的雙向?qū)ΨQ 阻隔TVS,并且該TVS是通過應(yīng)用集成電路制作工藝制成的側(cè)向或垂直結(jié) 構(gòu)來實現(xiàn)的。
8本發(fā)明的一個優(yōu)選實施例大致公開了一種用以抑制瞬態(tài)電壓的對稱阻隔
瞬態(tài)電壓抑制器(TVS)電路。此對稱阻隔瞬態(tài)電壓抑制器(TVS)電路包 含有一雙極晶體管，其具有一電連接至兩個MOS晶體管的共源極的基極， 由此，在正向或負向電壓瞬變時，雙極晶體管的基極被連接至雙極晶體管的 發(fā)射極電位。在另一優(yōu)選實施例中，兩個MOS晶體管是兩個本質(zhì)上完全相 同的晶體管，以實現(xiàn)一本質(zhì)對稱的雙向壓制瞬態(tài)電壓。這兩個MOS晶體管 還包含有具有電性源極內(nèi)連接的第一與第二 MOSFET晶體管。第一 MOSFET
晶體管還包含有一連接至一高電位端的漏極和一連接至一低電位端的柵極， 并且第二 MOSFET晶體管還包含有一連接至一低電位端的漏極和一連接至 高電位端的柵極。在一個實施例中，對稱阻隔瞬態(tài)電壓抑制器(TVS)電路 包含有一 NPN雙極晶體管，該NPN雙極晶體管具有一電連接至兩個MOS 晶體管的共源極的基極， 一連接至高電位端的集電極以及一連接至低電位端 的發(fā)射極。在另一實施例中，對稱阻隔瞬態(tài)電壓抑制器(TVS)電路包含有 一 PNP雙極晶體管，該PNP雙極晶體管具有一電性連接至兩個MOS晶體管 的共源極的基極， 一連接至低電位端的集電極以及一連接至高電位端的發(fā)射 極。
在另一實施例中，第一 MOSFET晶體管和第二 MOSFET晶體管的還包 含有兩個橫向MOSFET晶體管，其沿半導(dǎo)體襯底的第一方向橫向延伸，并橫 向設(shè)置于摻雜區(qū)域相對的兩側(cè)，該摻雜區(qū)域作為NPN晶體管的基極，該摻雜 區(qū)域在半導(dǎo)體襯底上沿垂直于第一方向的第二方向延伸。第一與第二 MOSFET晶體管被圍繞于兩個N型井區(qū)域之間，該兩個N型井區(qū)域橫向設(shè) 置于摻雜區(qū)域的相對兩側(cè)，該摻雜區(qū)域作為NPN雙極晶體管的基極，其中兩 個N型井區(qū)域被作為NPN晶體管的發(fā)射極與集電極。第一 MOSFET晶體管、 第二 MOSFET晶體管與NPN雙極晶體管都通過應(yīng)用CMOS制造方法制造。
在另一優(yōu)選實施例中，本發(fā)明還公開了一種如同集成電路的電子器件， 其中該電子器件還包含有一對稱阻隔瞬態(tài)電壓抑制器(TVS)電路。TVS電 路的第一 MOSFET晶體管與第二 MOSFET晶體管還包含有兩個共享一共用 源極區(qū)域的橫向MOSFET晶體管，其被包圍于一P型體區(qū)域中，該P型體 區(qū)域作為NPN晶體管的基極。NPN晶體管還包含有一具有共用源極區(qū)域的 垂直NPN晶體管，該共用源極區(qū)域作為陰極端設(shè)置于作為基極區(qū)域的P型體區(qū)域之上，并且設(shè)置于P型體區(qū)域下方的摻雜襯底層作為NPN晶體管的 陽極端。第一與第二 MOSFET晶體管還包含有二個橫向MOSFET晶體管， 并且NPN晶體管還包含有一利用DMOS制作過程制作的垂直NPN晶體管。
本發(fā)明還公開了一種制作具有集成對稱阻隔瞬態(tài)電壓抑制器(TVS)電 路的電子器件的方法。這個方法包括電連接NPN晶體管的基極至兩個晶體管 的共用源極的步驟，以在正向或負向電壓瞬變時將基極連接(tie)至一低電 位端。該方法還包含制作兩個本質(zhì)相同的晶體管的步驟，以形成一本質(zhì)對稱 雙向壓制瞬變電壓。在一優(yōu)選實施例中，本方法還包含有制作兩個晶體管的 步驟，并作為具有內(nèi)部源極電連接的第一與第二 MOSFET晶體管，用以電連 接至NPN晶體管的基極。在一優(yōu)選實施例中，該方法還包含將第一 MOSFET 晶體管的漏極連接至高電位端并將第一 MOSFET晶體管的柵極連接至低電 位端的步驟。本方法還包含有將第二 MOSFET晶體管的漏極連接至低電位端 并且將第二 MOSFET晶體管的柵極連接至高電位端的步驟。在另一優(yōu)選實施 例中，本方法還包含沿著慘雜區(qū)域的相對兩側(cè)上的半導(dǎo)體襯底的第一方向， 橫向延伸第一 MOSFET晶體管和第二 MOSFET晶體管的步驟；以及沿著垂 直于第一方向的第二方向在半導(dǎo)體襯底上延伸摻雜區(qū)域，以作為NPN晶體管 的基極。在另一實施例中，本方法還包含有步驟第一與第二 MOSFET晶體 管被包圍在兩個橫向設(shè)置于摻雜區(qū)域的相對兩側(cè)上的N型井區(qū)域中，該摻雜 區(qū)域作為NPN晶體管的基極；由此兩個N型井作為NPN晶體管的陽極與陰 極。在一具體實施例中，本方法還包含應(yīng)用CMOS制程方法來制造第一和第 二 MOSFET晶體管以及NPN晶體管的步驟。
在本領(lǐng)域普通技術(shù)人員結(jié)合多幅附圖閱讀了后續(xù)的對于本發(fā)明優(yōu)選實施 方式的具體敘述后，本發(fā)明這些及其它的內(nèi)容和優(yōu)點都將變得顯而易見。


圖1A是一現(xiàn)有的TVS器件的電路圖，圖IB是一 I-V圖，即電流電壓 對比圖，用以表示TVS組件的反向特性。
圖2A為具有波形圖的電路圖，用來描述具有無方向TVS的不對稱壓制 的無方向器件所實現(xiàn)的功能。
圖2B為具有波形圖的電路圖，用來描述具有雙向TVS的對稱壓制的雙
10能。
圖3A與3B是本發(fā)明的具有恒定連接至雙極發(fā)射極電位的基極的雙向?qū)?稱壓制TVS的電路圖。
圖4是圖3A所示的TVS的橫向?qū)嵤├耐敢晥D。
圖5是圖3A所示的TVS的垂直實施例的剖視圖。
圖6A至6C所示是利用標準CMOS制程來制造的圖4中的對稱TVS器 件的透視圖。
具體實施例方式
圖3A為新的改良的TVS的電路圖，其具有雙向?qū)ΨQ阻隔功能。TVS 100 包含有兩個MOSFET晶體管。表示為Ml的第一晶體管110具有一源極端 IIO-S，其連接至一表示為M2的第二晶體管120的源極端20-S。第一晶體 管110還包含有一連接至具有電壓Vcc的高電壓端105的漏極端IIO-D，以 及一連接至具有電壓GND的接地端99的柵極端IIO-G。第二晶體管120還 包含有一連接至接地端GND的漏極端，以及一連接至高電壓端Vcc的柵極 端。第一晶體管110與第二晶體管120的源極端的內(nèi)部連接點125還通過電 阻130連接至一NPN晶體管140的基極，該NPN晶體管并聯(lián)于主電壓端Vcc 與接地端GND之間，且，其發(fā)射極連接至GND而集電極連接至Vcc。
在一正向ESD事件中，即當Vcc〉GND，第二晶體管120被導(dǎo)通，同時 第一晶體管110被截止，并且NPN晶體管140的基極通過電阻130接地。在 一負向ESD事件中，即當Vcc〈GND，第二晶體管120截止，同時第一晶體 管110被導(dǎo)通，并且NPN晶體管140通過電阻130連接至主電壓端Vcc。在 這兩個例子中，NPN基極都是連接至較低電位端。當瞬變電壓超過預(yù)設(shè)的擊 穿電壓時，PN結(jié)崩漬，從而將電壓壓制在預(yù)設(shè)的層級。達到對稱式雙向阻 隔。不同于在現(xiàn)有的TVS中所實施的漂移基極，基極通過電阻130連接至一 較低電位端并且大幅減少了充電與放電電流。
圖3B是本發(fā)明的通過PNP雙極晶體管實現(xiàn)的雙向?qū)ΨQ壓制TVS的電路 圖。TVS 100，近似于圖3A中的TVS 100，除了 PNP具有一連接至Vcc的 發(fā)射極以及一連接至GND的集電極之外。其運作原理與圖3A如同。
圖3A所示的雙向?qū)ΨQ阻隔TVS通過在圖4中顯示的橫向器件實施，該
ii橫向器件位于形成在P+襯底150頂上的P型外延層155中。由外延層155 所形成的兩個N型井140-C與140-E橫向形成于P型井140-B兩側(cè)周圍，由 此形成橫向NPN晶體管140。P型井的部分由體接觸P+區(qū)域延伸至源極區(qū)域， 即，連接端125提供分布的電阻Rs 130。電阻130連接至第一與第二MOSFET 晶體管110與120的源極端110-S與120-S，該第一與第二 MOSFET晶體管 110與120橫向設(shè)置于P型井130的相對兩側(cè)。NPN晶體管140的集電極端 140-C、柵極110-G與漏極120-D連接至陰極或GND端，同時，NPN晶體管 140的發(fā)射極140-E、柵極120-G與漏極110-D通過雙金屬層接觸結(jié)構(gòu) (two-metal-layer contact scheme)(圖中未示出)連接至陽極或Vcc。對稱雙 向阻隔TVS可以應(yīng)用標準的CMOS制造過程來便利地制造。
圖5所示為另一實施例，其中，NPN晶體管140是利用一設(shè)置在P型井 140-B頂部上方的N+區(qū)域120-D垂直形成的，該P型井140-B覆蓋底部的 N+襯底150'，其連接至接地端99。 P型井140-B也作為MOS晶體管的體區(qū) 域。一 P+區(qū)域125緊鄰的設(shè)置在兩個MOSFET器件110與120的源極區(qū)域 110-S與120-S旁，以作為其源極/體區(qū)域的短接觸點(short contact)。因此， 對稱TVS電路的制作過程的方法包含有架構(gòu)作為兩個橫向MOSFET晶體管 的第一與第二 MOSFET晶體管的步驟，該第一與第二 MOSFET晶體管共享 一共同源極區(qū)域并且第一與第二 MOSFET晶體管被P型體區(qū)域所包圍，該P 型體區(qū)域作為NPN晶體管的基極。本方法還包含步驟通過底部N型摻雜 區(qū)域來支撐P型體區(qū)域，使兩者結(jié)合；該作為基極的P型體區(qū)域介于共同源 極區(qū)域之間以作為NPN晶體管的陽極，并且以底部摻雜區(qū)域作為NPN晶體 管的陰極，由此在半導(dǎo)體襯底上形成一垂直NPN晶體管。特別的是，這個制 程可起始于在N+襯底150'上方形成一N型外延層155'，然后在外延層內(nèi) 注入一 P型井140-B。隨后利用掩膜來注入形成源極區(qū)域110-S與120-S以 及漏極區(qū)域110-D與120-D。柵極110-G與120-G可形成于源極/漏極注入之 前或之后，其通過在一熱處理所形成的柵極氧化層上毯式沉積多晶硅層，并 且隨后利用掩膜進行蝕刻所形成。 一介電層可形成于頂端表面，隨后對接觸 窗和P+體接觸區(qū)域125進行注入。在一較佳的實施例中，制程步驟包含應(yīng)用 一雙金屬層制作過程，以此將陰極與陽極電連接到對應(yīng)的半導(dǎo)體區(qū)域的步驟。 半導(dǎo)體頂部表面的陽極105'與半導(dǎo)體底部表面的陽極105可電連接至一封
12裝的引線框架(圖中未示出)或電連接至芯片上，例如形成一由頂端降至？+
襯底的P+凹陷區(qū)(sinker)(圖中未示出)。
圖6A至6C為一系列表示圖4中所示的TVS器件通過標準CMOS制程 步驟制造的透視圖。在圖6A中，一 P+襯底205支撐一 P型摻雜外延層210， 該P型摻雜外延層210被注入從而形成兩個N型井215的。在圖6B中，首 先形成一柵極氧化層225，隨后沉積一多晶硅柵極層并且圖案化為兩個柵極 部分220-1與220-2，以作為Ml柵極與M2柵極。每個柵極部分分別墊襯有 柵極氧化層225-1與225-2。然后，在圖6C中，應(yīng)用一掩膜(圖中未示出)， 以實現(xiàn)一源極與漏極注入，從而形成晶體管Ml的源極與漏極區(qū)域230-S與 230-D,以及晶體管M2的源極與漏極區(qū)域240-S與240-D。通過內(nèi)部連接源 極區(qū)域230-S與240-S，將其作為N+源極區(qū)域。該制作過程隨后形成一氧化 層/BPSG層(硼磷氧化層)，并且打開一P型體接觸窗。對體接觸窗注入以 形成一摻雜P+體接觸區(qū)域250。隨后，沉積并圖案化兩金屬層(圖中未示出)， 以完成如圖4所示的TVS器件的制作過程。
盡管本發(fā)明已經(jīng)通過現(xiàn)有的優(yōu)選實施方式進行了敘述，但上述公開不能 被視作對本發(fā)明的限制。本領(lǐng)域的技術(shù)人員在閱讀了上述內(nèi)容之后，對于本 發(fā)明的多種變化和修改都將變得顯而易見。因此，后續(xù)的權(quán)利要求應(yīng)當被認 為包含了所有落入本發(fā)明真正精神和范圍之內(nèi)的變化和修改。
權(quán)利要求
1.一種對稱阻隔瞬態(tài)電壓抑制器(TVS)電路，其包含有一具有電連接至兩個晶體管的共用源極的基極的雙極晶體管，以此，在正向或負向電壓瞬變時，所述的基極連接到所述雙極晶體管的發(fā)射極電位。
2. 如權(quán)利要求1所述的對稱阻隔瞬態(tài)電壓抑制器電路，其中所述的兩個晶體管還包含有兩個本質(zhì)相同的晶體管，以實現(xiàn)一本質(zhì) 對稱的雙向壓制瞬變電壓。
3. 如權(quán)利要求1所述的對稱阻隔瞬態(tài)電壓抑制器電路，其中所述的兩個晶體管還包含具有內(nèi)部電連接源極的第一與第二MOSFET晶體管。
4. 如權(quán)利要求3所述的對稱阻隔瞬態(tài)電壓抑制器電路，其中所述的第一 MOSFET晶體管還包含有一連接至高電位端的漏極，與 一連接至低電位端的柵極，所述的第二 MOSFET晶體管還包含有一連接 至低電位端的漏極，與一連接至高電位端的柵極。
5. 如權(quán)利要求4所述的對稱阻隔瞬態(tài)電壓抑制器電路，其中所述的雙極包含有一 NPN晶體管，其具有一連接至所述低電位端 的發(fā)射極，與一連接至所述高電位端的集電極。
6. 如權(quán)利要求5所述的對稱阻隔瞬態(tài)電壓抑制器電路，其中所述的第一與第二 MOSFET晶體管是N型溝道MOSFET晶體管。
7. 如權(quán)利要求4所述的對稱阻隔瞬態(tài)電壓抑制器電路，其中所述的雙極晶體管包含有一PNP晶體管，其具有一連接至所述高電 位端的發(fā)射極與一連接至所述低電位端的集電極。
8. 如權(quán)利要求7所述的對稱阻隔瞬態(tài)電壓抑制器電路，其中所述的第一與第二 MOSFET晶體管是P型溝道MOSFET晶體管。
9. 一種半導(dǎo)體器件，其包含有一第一晶體管與一第二晶體管；以及一雙極晶體管，其中所述的雙極晶體管具有一電連接至所述第一與 第二晶體管的共用源極的基極，借此，不論正向或負向電壓瞬變，所述 基極都將連接至所述雙極晶體管發(fā)射極的電位，以作為一對稱阻隔瞬態(tài) 電壓抑制器(TVS)。
10. 如權(quán)利要求9所述的半導(dǎo)體器件，其中所述的第一與第二晶體管還包含有具有一內(nèi)部電連接源極的第一與 第二 MOSFET晶體管。
11. 如權(quán)利要求10所述的半導(dǎo)體器件，其中所述的第一 MOSFET晶體管還包含有一連接至高電位端的漏極與 一連接至低電位端的柵極，所述的第二 MOSFET晶體管還包含有一連接 至該低電位端的漏極與一連接至該高電位端的柵極。
12. 如權(quán)利要求10所述的半導(dǎo)體器件，其中所述的雙極包含有一 NPN晶體管，其具有一連接至所述低電位端 的發(fā)射極與一連接至所述高電位端的集電極。
13. 如權(quán)利要求12所述的半導(dǎo)體器件，其中所述的第一與第二 MOSFET晶體管是N型溝道MOSFET晶體管。
14. 如權(quán)利要求12所述的半導(dǎo)體器件，其中所述的雙極NPN晶體管包含有一橫向晶體管。
15. 如權(quán)利要求14所述的半導(dǎo)體器件，其中所述的第一 MOSFET晶體管與所述的第二 MOSFET晶體管還包含 有兩個橫向MOSFET晶體管，其橫向沿著一半導(dǎo)體襯底的第一方向延伸 并且橫向設(shè)置在一摻雜區(qū)域的相對兩側(cè)，其中所述的摻雜區(qū)域作為NPN 晶體管的基極，該摻雜區(qū)域在半導(dǎo)體襯底上沿著垂直于所述第一方向的 第二方向延伸。
16. 如權(quán)利要求15所述的半導(dǎo)體器件，其中兩個N型井區(qū)域橫向設(shè)置于所述摻雜區(qū)域的相對兩側(cè)，該摻雜區(qū)域 作為所述NPN晶體管的基極，其中所述的兩個N型井區(qū)域作為所述NPN 晶體管的一發(fā)射極與一集電極。
17. 如權(quán)利要求16所述的半導(dǎo)體器件，其中所述的第一 MOSFET晶體管與所述的第二 MOSFT晶體管還包含有 兩個共享一共同源極區(qū)域的橫向MOSFET晶體管，該源極區(qū)域由延伸至 所述NPN晶體管的基極的P型體區(qū)域環(huán)繞。
18. 如權(quán)利要求12所述的半導(dǎo)體器件，其中所述的NPN晶體管還包含有一垂直NPN晶體管。
19. 如權(quán)利要求18所述的半導(dǎo)體器件，其中所述的第一與第二 MOSFET晶體管還包含有兩個橫向MOSFET晶 體管。
20. 如權(quán)利要求18所述的半導(dǎo)體器件，其中-一 P型井形成于一位于N+襯底頂部上的N型外延層中，為所述第 一與第二 MOSFET晶體管提供一體區(qū)域，該體區(qū)域延伸至所述NPN晶 體管的基極區(qū)域。
21. 如權(quán)利要求20所述的半導(dǎo)體器件，其中一 N+區(qū)域被注入所述P型井，為所述第二 MOSFET晶體管提供漏 極區(qū)域，作為所述NPN晶體管的發(fā)射極。
22. —種制造對稱阻隔瞬態(tài)電壓抑制器(TVS)電路的方法，其步驟包含有:電連接一雙極晶體管的基極至兩個晶體管的共用源極，以在不論正 向或負向電壓瞬變時，連接所述基極至所述雙極晶體管的發(fā)射極電位端。
23. 如權(quán)利要求22所述的方法，其還包含有所述的兩個晶體管制造為兩個本質(zhì)相同的晶體管，以實現(xiàn)本質(zhì)對稱 雙向壓制瞬變電壓。
24. 如權(quán)利要求22所述的方法，其還包含有制造所述兩個晶體管以作為具有內(nèi)部電連接源極的第一與第二 MOSFET晶體管，該內(nèi)部電連接源極電連接至所述雙極晶體管的基極。
25. 如權(quán)利要求24所述的方法，其中連接所述第一 MOSFET晶體管的漏極至一高電位端，并且連接所述 第一 MOSFET晶體管的柵極至一低電位端；以及連接所述第二 MOSFET晶體管的漏極至一低電位端，并且連接所述 第二 MOSFET晶體管的柵極至高電位端。
26. 如權(quán)利要求24所述的方法，其中沿半導(dǎo)體襯底的第一方向，在摻雜區(qū)域的相對兩側(cè)，橫向延伸所述 第一 MOSFET晶體管與所述第二 MOSFET晶體管；以及在該半導(dǎo)體襯底上，沿著垂直于所述第一方向的第二方向，延伸所 述摻雜區(qū)域至所述雙極晶體管的基極。
27. 如權(quán)利要求26所述的方法，其中提供所述的雙極晶體管作為一 NPN晶體管。
28. 如權(quán)利要求27所述的方法，其中提供兩個橫向設(shè)置于摻雜區(qū)域的相對兩側(cè)的N型井區(qū)域，該摻雜區(qū) 域作為所述雙極晶體管的基極；借此，所述的兩個N型井作為所述雙極 晶體管的發(fā)射極與集電極。
29. 如權(quán)利要求27所述的方法，其中建構(gòu)所述第一與第二MOSFET晶體管為兩個橫向MOSFET晶體管， 其共享一共用源極區(qū)域，并且所述的第一與第二 MOSFET晶體管被一延 伸至所述NPN晶體管的基極的P型體區(qū)域環(huán)。
30. 如權(quán)利要求27所述的方法，其中支撐一P型井區(qū)域于一底部N+襯底上方的N型外延層中，用以延 伸所述的第一與第二 MOSFET的P型體區(qū)域至所述的NPN晶體管的基 極，該基極介于作為集電極的N+襯底和作為NPN晶體管發(fā)射極的第二 MOSFET的漏極區(qū)域之間，由此在半導(dǎo)體襯底中形成一垂直NPN晶體 管。
全文摘要
一種用來抑制一瞬變電壓的對稱阻隔瞬態(tài)電壓抑制器(TVS)電路，其包含有一具有電連接至兩個晶體管的共用源極的基極的NPN晶體管，借此，不論正向或負向電壓瞬變時，基極都將被連接至一低電位端。兩個晶體管是兩個本質(zhì)相同的晶體管，以實現(xiàn)一本質(zhì)對稱雙向壓制瞬變電壓。這兩個晶體管還包含有具有內(nèi)部電連接源極的第一與第二MOSFET晶體管。第一MOSFET晶體管還包含有一連接至高電位端的漏極與一連接至低電位端的柵極，而第二MOSFET晶體管還包含有一連接至低電位端的漏極與一連接至高電位端的柵極。
文檔編號H01L21/70GK101517727SQ200780033963
公開日2009年8月26日 申請日期2007年9月30日 優(yōu)先權(quán)日2006年9月30日
發(fā)明者馬督兒·博德 申請人:萬國半導(dǎo)體股份有限公司