專利名稱：具有互連結(jié)構(gòu)的半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路(IC),更特別地，涉及BEOL(生產(chǎn)線后 端back-end-of-the-line )互連結(jié)構(gòu)。
背景技術(shù)：
銅互連中向更小尺寸的持續(xù)等比例縮小和低k電介質(zhì)的引入已經(jīng)導(dǎo)致可 靠性問題成為除了增大的工藝復(fù)雜性之外更關(guān)心的問題。化學(xué)機(jī)械拋光 (CMP)殘余物會(huì)引起配線間的電短路。隨著配線間的間隔減小，該問題變
得更嚴(yán)重。
已發(fā)現(xiàn)，CMP后的Cu擦痕(scratch)和/或互連間的殘余物(residue) 是電介質(zhì)擊穿失效的主要原因。電介質(zhì)擊穿失效是可靠性問題，其隨著IC 臨界尺寸持續(xù)等比例縮小而惡化。 .
在半導(dǎo)體互連結(jié)構(gòu)中，電遷移(EM)已被認(rèn)為是一種金屬失效機(jī)制。 EM對(duì)于超大規(guī)模集成(VLSI)電路而言是嚴(yán)重的可靠性問題。由于高密度 電流引起的金屬離子移動(dòng)，在互連結(jié)構(gòu)的金屬導(dǎo)體內(nèi)產(chǎn)生空缺(void)。
盡管金屬互連中的快速擴(kuò)散路徑根據(jù)用于芯片制造的材料和總體集成 方案而變化，但是已發(fā)現(xiàn)，沿金屬/平坦化后的電介質(zhì)蓋層(cap)界面轉(zhuǎn)移 的金屬原子諸如Cu原子對(duì)EM壽命預(yù)測(cè)(lifetime projection)起到重要的作 用。EM初始空缺首先在金屬/電介質(zhì)蓋層界面處成核，然后沿互連的底部的 方向生長(zhǎng)。這能導(dǎo)致電路完全斷開(dead opening)。
已知金屬蓋層互連系統(tǒng)與常規(guī)電介質(zhì)蓋層互連系統(tǒng)相比具有更好的電 遷移抗性。Cu/金屬界面比Cu/電介質(zhì)界面具有更好的粘合強(qiáng)度。這導(dǎo)致Cu/ 金屬蓋層系統(tǒng)中更好的電遷移抗性。已證實(shí)Cu互連上的選擇性Co合金沉 積具有比Cu/電介質(zhì)蓋層系統(tǒng)更高的電遷移抗性。發(fā)現(xiàn)選擇性Co沉積的問 題在于互連之間的Co殘余物。來自金屬蓋層沉積工藝的金屬殘余物導(dǎo)致了 配線間短路且對(duì)于實(shí)施金屬蓋層互連系統(tǒng)以用于大量制造是一個(gè)問題。
除了來自CMP擦痕或金屬蓋層沉積的金屬殘余物引起的可靠性問題之
外，在蓋層/電介質(zhì)/阻擋層(barrier)界面處的弱的機(jī)械強(qiáng)度也導(dǎo)致Cu擴(kuò)散 到電介質(zhì)中，這引起電路可靠性降低。
圖1是常規(guī)互連結(jié)構(gòu)的剖視圖，示出機(jī)械強(qiáng)度弱的界面。具體地，圖l 所示的互連結(jié)構(gòu)10包括具有約4.0或更低的介電常數(shù)的電介質(zhì)材料12。嵌 入在電介質(zhì)材料12內(nèi)的是導(dǎo)電材料16，優(yōu)選為Cu，其通過擴(kuò)散阻擋層14 與電介質(zhì)材料12分隔開。蓋層18位于電介質(zhì)材料12以及擴(kuò)散阻擋層14的 上部分之上且在導(dǎo)電材料16上。常規(guī)互連結(jié)構(gòu)IO在形成于蓋層18/電介質(zhì) 材料12/擴(kuò)散阻擋層14之間的三元界面處在機(jī)械強(qiáng)度上是弱的。機(jī)械強(qiáng)度弱 的界面由附圖標(biāo)記20指示。
除了機(jī)械強(qiáng)度弱的界面引起的可靠性問題之外，導(dǎo)電材料16最終擴(kuò)散 到電介質(zhì)材料12中并引起電路的可靠性下降。在電場(chǎng)的影響下，在沒有擴(kuò) 散阻擋層14時(shí)易于發(fā)生導(dǎo)電材料到電介質(zhì)材料12的擴(kuò)散。類似地，還發(fā)現(xiàn) 導(dǎo)電材料16，特別是Cu離子，能在正常電路操作下沿導(dǎo)電材料16/蓋層18 界面擴(kuò)散到電介質(zhì)材料12中。
本發(fā)明的一個(gè)目的是提供一種新穎的互連結(jié)構(gòu)，其在蓋層/電介質(zhì)/阻擋 層界面處具有更高的機(jī)械強(qiáng)度且具有增強(qiáng)的電路可靠性。
本發(fā)明的另一目的是提供一種新穎的互連結(jié)構(gòu)，其具有高的電介質(zhì)擊穿 抗性。本發(fā)明的又一目的是提供一種制造方法，其與當(dāng)前的BEOL工藝相容 而沒有增加額外的掩模步驟或增大的成本。

發(fā)明內(nèi)容
本發(fā)明提供一種半導(dǎo)體器件，包括第一電介質(zhì)層，具有部分嵌入在其 中的導(dǎo)電互連；擴(kuò)散阻擋層，部分圍繞該導(dǎo)電互連；以及電介質(zhì)蓋層，接觸
該電介質(zhì)層和該導(dǎo)電互連的非嵌入部分。
該半導(dǎo)體器件還包括與該電介質(zhì)蓋層接觸的第二電介質(zhì)層。該第一電介
質(zhì)層優(yōu)選具有約4.0或更低的介電常數(shù)。該第一電介質(zhì)層的厚度為約500A 到約10000 A。
擴(kuò)散阻擋層優(yōu)選為Ta、 TaN、 Ti、 TiN、 Ru、 RuN、 RuTa、 RuTaN、 W 或WN。導(dǎo)電互連優(yōu)選為Cu或CuAl。電介質(zhì)蓋層優(yōu)選為SiC、 Si4NH3、 Si02、 摻碳氧化物、摻氮或氫的碳化硅SiC(N,H)。電介質(zhì)蓋層優(yōu)選具有約15nm到
約55 nm的厚度。
本發(fā)明還提供一種半導(dǎo)體器件，包括第一電介質(zhì)層，具有部分嵌入在 其中的導(dǎo)電互連；擴(kuò)散阻擋層，部分圍繞該導(dǎo)電互連；電介質(zhì)蓋層，接觸該 電介質(zhì)層和該導(dǎo)電互連的非嵌入部分；以及金屬蓋層，接觸一部分該導(dǎo)電互 連和一部分該電介質(zhì)蓋層。
該半導(dǎo)體器件還包括與該電介質(zhì)蓋層接觸的第二電介質(zhì)層。該金屬蓋層 優(yōu)選為Ta、 Ru、 CoW、 CoP、 CoB、 CoWP、 CoMo和CoRe。該金屬蓋層優(yōu) 選具有約1 nm到約20 nm的厚度。
本發(fā)明還提供一種形成半導(dǎo)體器件的方法，包括步驟徒供沉積在第一 電介質(zhì)層上的犧牲電介質(zhì)層；在該犧牲電介質(zhì)層和該第一電介質(zhì)層中形成特 征；在該特征中沉積導(dǎo)電材料；平坦化該導(dǎo)電材料和該犧牲電介質(zhì)層以形成 導(dǎo)電互連；除去該犧牲電介質(zhì)層；以及在該第一電介質(zhì)層和該互連特征上沉 積電介質(zhì)蓋層。
該方法還包括在該電介質(zhì)蓋層上沉積第二電介質(zhì)層的步驟。該特征包括 線和通路(via)的組合。該導(dǎo)電材料優(yōu)選通過原子層沉積、化學(xué)氣相沉積、 等離子體增強(qiáng)化學(xué)氣相沉積、濺射、化學(xué)溶液沉積或鍍來沉積。
該犧牲電介質(zhì)層優(yōu)選使用酸例如HF、 HC1、 H2S04或HN03來去除。
本發(fā)明還提供一種形成半導(dǎo)體器件的方法，包括步驟提供沉積在第一 電介質(zhì)層上的犧牲電介質(zhì)層；在該犧牲電介質(zhì)層和該第一電介質(zhì)層中形成特 征；在該特征中沉積導(dǎo)電材料；平坦化該導(dǎo)電材料和該犧牲電介質(zhì)層以形成 導(dǎo)電互連；在該導(dǎo)電互連的暴露部分上沉積金屬蓋層；除去該犧牲電介質(zhì)層； 以及在該第一電介質(zhì)層和該金屬蓋層上沉積電介質(zhì)蓋層。
該方法還包括在該電介質(zhì)蓋層上沉積第二電介質(zhì)層的步驟。該金屬蓋層 優(yōu)選通過無電鍍來選擇性地沉積在該導(dǎo)電互連上。


在所附權(quán)利要求書中特別闡述了本發(fā)明的據(jù)信新穎的特征和本發(fā)明的 要件特性。附圖僅用于說明且未按比例繪制。然而，關(guān)于組織和操作方法， 本發(fā)明本身可通過結(jié)合附圖參考下面的詳細(xì)說明來最好地理解，附圖中 圖1是示出常規(guī)互連結(jié)構(gòu)的示意性截面圖； 圖2至13是示出才艮據(jù)本發(fā)明的優(yōu)選結(jié)構(gòu)的示意性截面圖。
具體實(shí)施例方式
本發(fā)明提供包括凹進(jìn)的電介質(zhì)層的互連結(jié)構(gòu)，凹進(jìn)的電介質(zhì)層減少了來 自CMP擦痕和金屬蓋層施加的嵌入的金屬殘余物，且提供在蓋層/襯層
(liner) /電介質(zhì)結(jié)處改善的機(jī)械整體性。
根據(jù)本發(fā)明，半導(dǎo)體互連結(jié)構(gòu)設(shè)置為包括新的蓋層/電介質(zhì)材料界面，其 嵌入在電介質(zhì)材料內(nèi)。特別地，新界面位于與導(dǎo)電區(qū)域或特征相鄰的電介質(zhì) 材料的上表面中。與導(dǎo)電區(qū)域或特征相鄰的電介質(zhì)材料的存在提供了具有高 機(jī)械強(qiáng)度和改善的可靠性的新界面。此外，本發(fā)明提供的新界面沒有金屬殘 余物且具有高的電介質(zhì)擊穿抗性，這對(duì)于未來技術(shù)發(fā)展是重要的。此外，使
現(xiàn)在參考下面的論述和本申請(qǐng)的附圖更詳細(xì)地描述本發(fā)明。下面更詳細(xì) 地提及的本申請(qǐng)的附圖提供來僅用于說明，且因此，他們未按比例繪制，
為了提供對(duì)本發(fā)明的徹底理解，在下面的描述中，闡述了許多具體細(xì)節(jié)， 例如特定結(jié)構(gòu)、組元、材料、尺寸、處理步驟和技術(shù)。然而，本領(lǐng)域普通技 術(shù)人員將理解，可以實(shí)踐本發(fā)明而沒有這些具體細(xì)節(jié)。另一方面，為了避免 使本發(fā)明變得模糊不清，沒有詳細(xì)說明公知結(jié)構(gòu)或處理步驟。
應(yīng)理解，當(dāng)元件諸如層、區(qū)域或村底被稱為在另一元件"上"或"之上" 時(shí)，它可以直接在另一元件上，或者還可以存在居間元件。相反，當(dāng)元件被 稱為"直接"在另一元件"上"或"之上"時(shí)，則不存在居間元件。還將理 解，當(dāng)元件被稱為在另一元件"下"或"之下"時(shí)，它可以直接在另一元件 下或之下，或者可以存在居間元件。相反，當(dāng)元件被稱為"直接"在另一元 件"下"或"之下"時(shí)，則不存在居間元件。
參考圖2，描述了用于電介質(zhì)蓋層應(yīng)用的本發(fā)明的第一實(shí)施例。犧牲電 介質(zhì)層11沉積在層間電介質(zhì)(ILD)層12上。在一優(yōu)選實(shí)施例中，犧牲電 介質(zhì)層ll為SisN4、 SiC或Si02。在一優(yōu)選實(shí)施例中，ILD層為諸如SiCOH 或SiLK的低k材料。
電介質(zhì)材料12 —般具有約4.0或更低的介電常數(shù)，更一般地為約2.8或 更低的介電常數(shù)。這里提及的所有介電常數(shù)是相對(duì)于真空，除非另外說明。 與具有高于4.0的介電常數(shù)的電介質(zhì)材料相比，這些電介質(zhì)基本具有更低的 寄生串?dāng)_。
未示出的襯底可包括半導(dǎo)體材料、絕緣材料、導(dǎo)電材料或其任意組合。
當(dāng)襯底由半導(dǎo)體材料構(gòu)成時(shí)，任何半導(dǎo)體例如Si、 SiGe、 SiGeC、 SiC、 Ge 合金、GaAs、 InAs、 InP和其它III/V或II/VI族化合物半導(dǎo)體可被使用。除 了這些列出類型的半導(dǎo)體材料之外，本發(fā)明還構(gòu)思了其中半導(dǎo)體襯底是分層 半導(dǎo)體的情況，例如Si/SiGe、 Si/SiC、絕緣體上硅(SOI)或絕緣體上硅鍺 (SGOI )。
當(dāng)襯底是絕緣材料時(shí)，該絕緣材料可以是有機(jī)絕緣體，無機(jī)絕緣體或包 括其多層的組合。當(dāng)襯底是導(dǎo)電材料時(shí)，襯底可包括例如多晶硅、單質(zhì)金萬、 單質(zhì)金屬的合金、金屬硅化物、金屬氮化物、或包括其多層的組合。當(dāng)襯底 包括半導(dǎo)體材料時(shí)， 一種或更多半導(dǎo)體器件例如互補(bǔ)金屬氧化物半導(dǎo)體
(CMOS)器件可以制作于其上。
當(dāng)襯底包括絕緣材料和導(dǎo)電材料的組合時(shí)，襯底可以表,出多層互連結(jié) 構(gòu)的更低互連水平。
再參考圖2，犧牲電介質(zhì)膜11優(yōu)選具有IOOA到800 A之間的厚度，ILD 層12優(yōu)選具有500 A到10000 A之間的厚度。
參考圖3，示出通過常規(guī)光刻和蝕刻工藝產(chǎn)生的圖案化特征21。光刻步 驟包括施加光致抗蝕劑到犧牲電介質(zhì)層11的表面，將光致抗蝕劑曝光到期 望的照射圖案，且使用常規(guī)抗蝕劑顯影劑顯影曝光的抗蝕劑。蝕刻步驟可包 括干法蝕刻工藝、濕法化學(xué)蝕刻工藝、或其組合。
術(shù)語"干法蝕刻"在這里用于表示諸如反應(yīng)離子蝕刻、離子束蝕刻、等 離子體蝕刻或激光熔蝕的蝕刻技術(shù)。在蝕刻工藝期間，圖案首先轉(zhuǎn)移到犧牲 電介質(zhì)層11且然后轉(zhuǎn)移到電介質(zhì)材料12中。在圖案轉(zhuǎn)移到犧牲電介質(zhì)層11 中之后，圖案化的光致抗蝕劑通常但不必總是從所述結(jié)構(gòu)去除。
形成到電介質(zhì)材料12中的至少一個(gè)開口 21可包括線開口、通路開口、 或者線開口和通路開口的組合。根據(jù)形成的開口的類型，可以適當(dāng)?shù)厥褂脝?鑲嵌或雙鑲嵌工藝?？梢允褂孟韧泛缶€開口工藝，或者可以使用先線后通 路開口工藝。
現(xiàn)在參考圖4，示出敷鍍金屬以填充圖案化特征且然后CMP以平坦化 和隔離導(dǎo)電互連32后的結(jié)構(gòu)。沉積的擴(kuò)散阻擋層材料31優(yōu)選為Ta、 TaN、 Ti、 TiN、 Ru、 RuN、 RuTa、 RuTaN、 W、 WN、或可以用作阻擋層以防止導(dǎo) 電材料擴(kuò)散通過的任何其它材料。沉積通過沉積工藝?yán)缭訉映练e
(ALD)、化學(xué)氣相沉積(CVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、 賊射、化學(xué)溶液沉積或鍍來形成。導(dǎo)電互連32優(yōu)選為Cu或CuAl。圖4示 出犧牲電介質(zhì)層11上的普通互連擦痕或殘余物33,例如Cu'殘余物。
現(xiàn)在參考圖5 ，示出了使用稀釋的HF或諸如HC1、 H2S04和HN03的酸 的混合物除去犧牲電介質(zhì)層11之后的結(jié)構(gòu)。該工藝步驟還從電介質(zhì)表面除 去了 Cu殘余物33?，F(xiàn)在互連結(jié)構(gòu)32部分突出在電介質(zhì)材料12之上。
現(xiàn)在參考圖6,示出電介質(zhì)蓋層61的沉積。該層優(yōu)選為薄層且覆蓋延伸 在基體電介質(zhì)12之上的暴露的擴(kuò)散阻擋材料31和導(dǎo)電互連32并與其共形。 電介質(zhì)蓋層61包括任何合適的電介質(zhì)蓋層材料，例如SiC、 Si4NH3、 Si02、 摻碳氧化物、摻氮和氫的碳化硅SiC(N，H)、或其多層。電介質(zhì)蓋層61的厚
具有從約15到約55 nm的厚度，更一般地為從約25到約45 nm的厚度。在 一優(yōu)選實(shí)施例中，電介質(zhì)蓋層61是Si3N4、 SiC、 SiCN、 SiCH或SiC(N，H)。
現(xiàn)在參考圖7,示出用于下一級(jí)電介質(zhì)構(gòu)建的第二電介質(zhì)層71的沉積。 上電介質(zhì)材料71可包括與電介質(zhì)材料12相同或不同的電介質(zhì)材料。上電介 質(zhì)材料71可使用上述沉積工藝之一形成，且它能夠利用上述處理步驟被加 工得具有嵌入在其中的導(dǎo)電區(qū)域或特征。
現(xiàn)在參考圖8,示出本發(fā)明的另一優(yōu)選實(shí)施例。該供選結(jié)構(gòu)示出"厚" 電介質(zhì)蓋層62，接著是CMP工藝。
現(xiàn)在參考圖9，描述了用于金屬蓋層應(yīng)用的本發(fā)明的另一實(shí)施例。如在 前面的電介質(zhì)蓋層應(yīng)用中那樣，犧牲電介質(zhì)層102沉積在層間電介質(zhì)(ILD) 層12上。在一優(yōu)選實(shí)施例中，犧牲電介質(zhì)層102為Si3N4、 SiC、或Si02。 在一優(yōu)選實(shí)施例中，ILD層為諸如SiCOH或SiLK的低k材料。
優(yōu)選地，犧牲電介質(zhì)層102具有100 A到800A之間的厚度，ILD層12 優(yōu)選具有500 A到10000 A之間的厚度。在圖9中，示出了敷鍍金屬和CMP 之后的結(jié)構(gòu)。沉積的擴(kuò)散阻擋層材料31優(yōu)選為Ta(N)、 Ti(N).、 Ru或W(N)。 導(dǎo)電互連32優(yōu)選為Cu或CuAl。在該實(shí)施例中，在CMP之后在導(dǎo)電互連 32上沉積金屬蓋層101。
金屬蓋層101可由任何金屬性蓋層材料構(gòu)成，該材料包括但不限于Ta、 Ru和含Co材料。這里使用的術(shù)語"含Co材料"表示單獨(dú)的單質(zhì)Co或單 質(zhì)Co與P和B中的至少一種?？蛇x地，可以在含Co材料中使用W。當(dāng)含 Co材料用作金屬蓋層101時(shí)，金屬蓋層101可包括Co、 CoP、 CoW、 CoB 或CoWP。通常，CoP或CoWP是優(yōu)選的用于金屬蓋層101的含Co材料。
所形成的金屬蓋層101的厚度可根據(jù)用于形成其的技術(shù)的確切條件而變 化。 一般地，金屬蓋層101的厚度為從約1到約20 nm,更一般地為從約4 到約10nm的厚度。金屬蓋層101可通過選擇性沉積工藝形成，例如無電鍍 工藝。供選地，金屬蓋層可通過非選擇性沉積工藝以及隨后的光刻和蝕刻工 藝形成。
當(dāng)采用無電鍍工藝時(shí)，在襯底的表面上發(fā)生氧化還原反應(yīng)，其涉及一種 或更多可溶還原劑的氧化以及一種或更多金屬離子的還原。對(duì)于包括Cu、 Ni、 Co、 Au、 Ag、 Pd、 Rh、 Pt的許多金屬，新鮮沉積的表面對(duì)于后續(xù)工藝 是充分催化性的。
本發(fā)明中使用的合適的無電鍍系統(tǒng)是基于次磷酸鹽還原劑的使用。在該 系統(tǒng)中，在合適的pH和溫度(通常在65。C至75。C之間)下，用檸檬酸鹽穩(wěn) 定劑是次磷酸鹽的離子和鈷離子在一起。當(dāng)上述活性催化村底浸入該鍍槽 時(shí)，在襯底上發(fā)生下面的反應(yīng)。
Co2+ + 2H2P02—(Pd) > Co金屬+ 2HP03— + 2H+ .
Co金屬然后選擇性沉積在導(dǎo)電區(qū)域32的導(dǎo)電材料上。根據(jù)鍍槽溶液的 成分，通過該反應(yīng)沉積的金屬可以是Co、 CoP、 CoWP、 CoB或CoWB。
圖9示出了 CMP導(dǎo)致的一般互連4察痕或殘余物33，例如Cu，以及由犧 牲電介質(zhì)膜102上金屬蓋層的沉積導(dǎo)致的金屬殘余物。
現(xiàn)在參考圖10,示出了使用稀釋的HF或者諸如HC1、 H2S04和HN03 的酸的混合物除去犧牲電介質(zhì)層102后的結(jié)構(gòu)。通過在金屬蓋層101的選才奪 性沉積后除去電介質(zhì)層102,來自金屬蓋層的選擇性沉積的可能的金屬殘余 物能從電介質(zhì)表面除去。該工藝步驟還從電介質(zhì)表面除去了 Cu殘余物33。
現(xiàn)在參考圖11，示出了電介質(zhì)蓋層121在ILD層12和金屬蓋層101之 上的沉積。在一優(yōu)選實(shí)施例中，電介質(zhì)蓋層121為Si3N4、 SiC、 SiCN或SiCH。
現(xiàn)在參考圖12，示出了用于下一級(jí)電介質(zhì)構(gòu)建的第二電介質(zhì)層171的沉 積。 '
參考圖13，示出了本發(fā)明的另一優(yōu)選實(shí)施例。該供選結(jié)構(gòu)示出"厚"電 介質(zhì)蓋層122和隨后的CMP工藝。
對(duì)于關(guān)注本公開的本領(lǐng)域技術(shù)人員顯而易見的是，可以作出超出這里具
體描述的那些實(shí)施例的本發(fā)明的其它修改而不偏離本發(fā)明的精神。因此，這 樣的修改被認(rèn)為是在僅由所附權(quán)利要求書限定的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1、一種半導(dǎo)體器件，包括第一電介質(zhì)層，具有部分嵌入在其中的至少一導(dǎo)電互連；擴(kuò)散阻擋層，部分圍繞所述至少一導(dǎo)電互連；以及電介質(zhì)蓋層，接觸所述電介質(zhì)層和所述至少一導(dǎo)電互連的非嵌入部分。
2、 如權(quán)利要求1所述的半導(dǎo)體器件，還包括與所述電介質(zhì)蓋層接觸的 第二電介質(zhì)層。
3、 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一電介質(zhì)層具有約4.0 或更低的介電常數(shù)。
4、 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一電介質(zhì)層的厚度為約500A到約iooooA。
5、 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述擴(kuò)散阻擋層包括選自Ta、 TaN、 Ti、 TiN、 Ru、 RuN、 RuTa、 RuTaN、 W和WN構(gòu)成的組的材料。
6、 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述至少一導(dǎo)電互連包括選 自Cu和CuAl構(gòu)成的組的材料。
7、 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述電介質(zhì)蓋層包括選自SiC、 S^NH3、 Si02、摻碳氧化物、摻氮和氫的碳化硅SiC(N，H)構(gòu)成的組的材料。
8、 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述電介質(zhì)蓋層具有從約15 nm到約55nm的厚度。
9、 一種半導(dǎo)體器件，包括第一電介質(zhì)層，具有部分嵌入在其中的至少一導(dǎo)電互連； 擴(kuò)散阻擋層，部分圍繞所述至少一導(dǎo)電互連；電介質(zhì)蓋層，接觸所述電介質(zhì)層和所述至少一導(dǎo)電互連的非嵌入部分；以及金屬蓋層，接觸所述至少一導(dǎo)電互連的一部分和所述電介質(zhì)蓋層的一部分。
10、 如權(quán)利要求9所述的半導(dǎo)體器件，還包括與所述電介質(zhì)蓋層接觸的 第二電介質(zhì)層。
11、 如權(quán)利要求9所述的半導(dǎo)體器件，其中所述金屬蓋層包括選自Ta、 Ru、 CoW、 CoP、 CoB、 CoWP、 CoMo和CoRe構(gòu)成的組的材料。
12、 如權(quán)利要求9所述的半導(dǎo)體器件，其中所述金屬蓋層具有約1 nm 到約20nm的厚度。
13、 一種形成半導(dǎo)體器件的方法，包括步驟 . 提供沉積在第一電介質(zhì)層上的犧牲電介質(zhì)層； 在所述犧牲電介質(zhì)層和所述第一電介質(zhì)層中形成特征； 在所述特征中沉積導(dǎo)電材料；平坦化所述導(dǎo)電材料和所述犧牲電介質(zhì)層以形成導(dǎo)電互連； 除去所述犧牲電介質(zhì)層；以及在所述第一電介質(zhì)層和所述互連特征上沉積電介質(zhì)蓋層。
14、 如權(quán)利要求13所述的方法，還包括在所述電介質(zhì)蓋層上沉積第二 電介質(zhì)層的步驟。
15、 如權(quán)利要求13所述的方法，其中所述特征包括線和通路的組合。
16、 如權(quán)利要求13所述的方法，其中所述導(dǎo)電材料通過選自原子層沉 積、化學(xué)氣相沉積、等離子體增強(qiáng)化學(xué)氣相沉積、濺射、化學(xué)溶液沉積和鍍 構(gòu)成的組的工藝來沉積。
17、 如權(quán)利要求13所述的方法，其中所述犧牲電介質(zhì)層使用選自HF、 HC1 、 H2S04和HN03構(gòu)成的組的酸來除去。
18、 一種形成半導(dǎo)體器件的方法，包括步驟 提供沉積在第一電介質(zhì)層上的犧牲電介質(zhì)層； 在所述犧牲電介質(zhì)層和所述第一電介質(zhì)層中形成特征； 在所述特征中沉積導(dǎo)電材料；平坦化所述導(dǎo)電材料和所述犧牲電介質(zhì)層以形成導(dǎo)電互連； 在所述導(dǎo)電互連上沉積金屬蓋層； 除去所述犧牲電介質(zhì)層；以及在所述第一電介質(zhì)層和所述金屬蓋層上沉積電介質(zhì)蓋層。
19、 如權(quán)利要求18所述的方法，還包括在所述電介質(zhì)蓋層上沉積第二 電介質(zhì)層的步驟。 '
20、 如權(quán)利要求18所述的方法，其中所述金屬蓋層通過無電鍍選擇性 沉積在所述導(dǎo)電互連上。
全文摘要
本發(fā)明提供一種改善的半導(dǎo)體器件互連結(jié)構(gòu)及其制造方法，該互連結(jié)構(gòu)包括相對(duì)于導(dǎo)電互連特征凹進(jìn)的電介質(zhì)層。該結(jié)構(gòu)和方法減少了來自于CMP擦痕和金屬蓋層應(yīng)用的嵌入的金屬殘余物且提供了蓋層/襯層/電介質(zhì)界面處改善的機(jī)械整體性。
文檔編號(hào)H01L23/522GK101174608SQ20071018483
公開日2008年5月7日 申請(qǐng)日期2007年10月30日 優(yōu)先權(quán)日2006年10月31日
發(fā)明者楊智超 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司