專利名稱：非易失性存儲(chǔ)單元和制造非易失性存儲(chǔ)單元的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制造堆疊式(stacked)非易失性存儲(chǔ)單元的方法。并且，本發(fā)明涉及一種堆疊式非易失性存儲(chǔ)單元。本發(fā)明實(shí)施例具體地涉及具有非易失性堆疊式存儲(chǔ)單元的非易失性NAND存儲(chǔ)器的領(lǐng)域。
背景技術(shù)：
集成電路制造的目的在于連續(xù)地降低制造元件的特征尺寸。通過(guò)使用具有更高分辨率的光刻圖形化工藝印刷元件，可以降低制造元件的特征尺寸。
在光掩模上提供待投影的圖案。在現(xiàn)代應(yīng)用中用波長(zhǎng)從紫外(UV)光到深紫外光范圍的光源照射光掩模。使用光刻投影設(shè)備把沒(méi)有被光掩模阻擋或衰減的那部分光投射到半導(dǎo)體晶片表面上的抗蝕劑膜層上。光刻投影設(shè)備包括通常將光掩模上包含的圖案縮小為1/4的投影透鏡。
為了制造具有90nm或更小的線寬的圖案，已經(jīng)進(jìn)行了大量的努力以進(jìn)一步提高光刻投影設(shè)備的分辨能力。
能達(dá)到的分辨率由幾個(gè)因素決定。在光刻中，最大分辨率之間的關(guān)系取決于照明波長(zhǎng)和投影系統(tǒng)透鏡的數(shù)值孔徑。
雖然對(duì)于給定代的光刻投影技術(shù)照明波長(zhǎng)和數(shù)值孔徑是固定的，優(yōu)化照明過(guò)程和執(zhí)行所謂的分辨率增強(qiáng)技術(shù)(RET)減小技術(shù)表征系數(shù)并由此提高光刻投影裝置的分辨能力。
現(xiàn)在，本領(lǐng)域存在兩個(gè)已知的方法解決增加分辨能力的問(wèn)題。第一，與亞分辨率尺寸的輔助特征一起，在投影設(shè)備的投影系統(tǒng)中使用離軸照明。第二，采用交變移相掩模的原理以提高投影設(shè)備的分辨能力。
這些概念提高了半導(dǎo)體制造中的分辨能力。然而，需要大量的努力和投資以生產(chǎn)具有可能的最高分辨能力的存儲(chǔ)器。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供在硅襯底上使用更小空間制造非易失性存儲(chǔ)單元的方法。本發(fā)明另一實(shí)施例在硅襯底上使用更小的空間實(shí)現(xiàn)非易失性存儲(chǔ)單元。在本發(fā)明的具體實(shí)施例中，使用非易失性存儲(chǔ)單元利用更少的面積實(shí)現(xiàn)NAND存儲(chǔ)器。
這些和其它技術(shù)優(yōu)點(diǎn)通常可以通過(guò)本發(fā)明的提供制造存儲(chǔ)器單元裝置的方法的實(shí)施例得到。在第一方向上形成具有第一溝道區(qū)的鰭(fin)結(jié)構(gòu)，在第一方向上在第一溝道區(qū)上設(shè)置絕緣層，和在第一方向上在絕緣層上設(shè)置第二溝道區(qū)。在第二方向上在鰭結(jié)構(gòu)上形成電荷存儲(chǔ)層結(jié)構(gòu)，第二方向不同于第一方向。在第二方向上在電荷存儲(chǔ)層結(jié)構(gòu)上形成控制柵極。
其它實(shí)施例提供了制造NAND存儲(chǔ)單元裝置的方法。形成鰭結(jié)構(gòu)，其具有在第一方向上彼此串聯(lián)連接的多個(gè)第一溝道區(qū)，在第一方向上在第一溝道區(qū)上設(shè)置的絕緣層，和在第一方向上在絕緣層上設(shè)置的彼此串聯(lián)連接的多個(gè)第二溝道區(qū)。在該鰭結(jié)構(gòu)上形成多個(gè)電荷存儲(chǔ)層結(jié)構(gòu)，每個(gè)電荷存儲(chǔ)層結(jié)構(gòu)在第二方向上在第一溝道區(qū)中相應(yīng)的那個(gè)和第二溝道區(qū)中相應(yīng)的那個(gè)上設(shè)置，第二方向不同于第一方向。形成多個(gè)控制柵，每個(gè)控制柵在第二方向上設(shè)置在電荷存儲(chǔ)層結(jié)構(gòu)中相應(yīng)的那個(gè)上。
本發(fā)明的另一實(shí)施例提供存儲(chǔ)單元裝置，其包括鰭結(jié)構(gòu)，該鰭結(jié)構(gòu)具有在第一方向上的第一溝道區(qū)，在第一方向上的第一溝道區(qū)上設(shè)置的絕緣層，在第一方向上在絕緣層上設(shè)置的第二溝道區(qū)；在第二方向上在該鰭結(jié)構(gòu)上設(shè)置的電荷存儲(chǔ)層結(jié)構(gòu)，第二方向不同于第一方向；以及在第二方向上設(shè)置在電荷存儲(chǔ)層結(jié)構(gòu)上的控制柵。
在另一實(shí)施例中，提供NAND存儲(chǔ)單元裝置，其包括鰭結(jié)構(gòu)，該鰭結(jié)構(gòu)具有彼此串聯(lián)連接的多個(gè)第一溝道區(qū)，在第一方向上設(shè)置在第一溝道區(qū)上的絕緣層，在第一方向上設(shè)置在絕緣層上的多個(gè)第二溝道區(qū)，第二溝道區(qū)彼此串聯(lián)連接；在第二方向上在該鰭結(jié)構(gòu)上設(shè)置的多個(gè)電荷存儲(chǔ)層結(jié)構(gòu)，第二方向不同于第一方向，每個(gè)電荷存儲(chǔ)層結(jié)構(gòu)設(shè)置在第一溝道區(qū)中相應(yīng)的那個(gè)和第二溝道區(qū)中相應(yīng)的那個(gè)上；和多個(gè)控制柵，每個(gè)控制柵在第二方向上設(shè)置在所述電荷存儲(chǔ)層結(jié)構(gòu)中相應(yīng)的那個(gè)上。


結(jié)合附圖考慮下面的說(shuō)明將會(huì)更加清楚地理解本發(fā)明的上述特點(diǎn)圖1A以頂示圖的形式示意性地示出了根據(jù)本發(fā)明實(shí)施例的多個(gè)堆疊式存儲(chǔ)單元；圖1B以側(cè)視圖的形式示意性地示出了根據(jù)本發(fā)明實(shí)施例的多個(gè)堆疊式存儲(chǔ)單元；圖2A至2H示意性示出了當(dāng)使用根據(jù)本發(fā)明實(shí)施例的方法步驟時(shí)，堆疊式NAND存儲(chǔ)單元的側(cè)視圖；圖3示意性地示出了根據(jù)本發(fā)明實(shí)施例的堆疊式NAND存儲(chǔ)單元；圖4示意性地示出了根據(jù)本發(fā)明實(shí)施例的堆疊式NAND存儲(chǔ)單元；圖5示意性地示出了根據(jù)本發(fā)明實(shí)施例的堆疊式NAND存儲(chǔ)單元；圖6示意性地示出了根據(jù)本發(fā)明實(shí)施例的堆疊式NAND存儲(chǔ)單元的接觸；圖7示意性地示出了根據(jù)本發(fā)明實(shí)施例的堆疊式NAND存儲(chǔ)單元的注入掩模；和圖8示意性地示出了根據(jù)本發(fā)明實(shí)施例的堆疊式NAND存儲(chǔ)單元的電路圖。
下面的附圖標(biāo)記可以結(jié)合附圖使用2半導(dǎo)體晶片 37金屬包含層的厚度4半導(dǎo)電襯底 38電荷俘獲層的厚度6絕緣層 40導(dǎo)電層8半導(dǎo)電層44字線10掩模層 46側(cè)壁12表面 50隔離氧化物層14結(jié)構(gòu)元件 60釋放表面16凹進(jìn) 62源/漏區(qū)18底表面 66硅化字線20深度 68另一介電層22鰭 70接觸孔24鰭寬度 72接觸墊
26凹進(jìn)寬度 74接觸栓30介電層 82第一注入?yún)^(qū)32介電層厚度 84第二注入?yún)^(qū)34金屬包含層 86第一注入掩模36電荷俘獲層 88第二注入掩模具體實(shí)施方式
下面將詳細(xì)討論根據(jù)本發(fā)明的堆疊式非易失性存儲(chǔ)單元制造方法和堆疊式非易失性存儲(chǔ)單元的優(yōu)選實(shí)施例。然而，可以理解本發(fā)明提供能夠以多種具體內(nèi)容體現(xiàn)的多種可應(yīng)用的發(fā)明概念。討論的具體實(shí)施例僅僅說(shuō)明了應(yīng)用本發(fā)明的方法和存儲(chǔ)單元的特定方式，并不限制本發(fā)明的范圍。
在下文中，針對(duì)具有多個(gè)堆疊式非易失性存儲(chǔ)單元的NAND存儲(chǔ)器，描述堆疊式非易失性存儲(chǔ)單元制造方法和堆疊式非易失性存儲(chǔ)單元的實(shí)施例。
對(duì)于圖1A，以頂視圖示出了堆疊式非易失性存儲(chǔ)單元的一般布局。應(yīng)當(dāng)理解圖1A僅僅用于說(shuō)明堆疊式非易失性存儲(chǔ)單元的制造，即在圖1A中示出的各個(gè)元件并不是實(shí)際比例。
在垂直鰭22上設(shè)置堆疊式非易失性存儲(chǔ)單元。在圖1A中，示出了四個(gè)鰭22，彼此基本平行地設(shè)置。在垂直于鰭22的方向上，設(shè)置選擇線或字線44，用作選擇某一存儲(chǔ)單元的字線。如圖1A中所示，在四個(gè)鰭22的頂上設(shè)置六個(gè)選擇線或字線(在下文中稱作字線44)。然而本領(lǐng)域的技術(shù)人員清楚非易失性存儲(chǔ)器包括更多的存儲(chǔ)單元，以形成512Mb、1Gb或甚至更大的存儲(chǔ)器。
在鰭22的相對(duì)端，設(shè)置接觸栓74。至少兩個(gè)接觸栓74給每個(gè)鰭22提供電接觸。接觸栓74和字線44可以連接到讀出電路(未示出)，由此使得能夠通過(guò)外部電路選擇和讀出各個(gè)存儲(chǔ)單元。
由于電路的這一部分不是本發(fā)明的部分，因此將不會(huì)詳細(xì)討論。應(yīng)當(dāng)提到的是外部電路對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)是已知的。
如圖1A中所示，在每個(gè)鰭22的左和右接觸栓74之間，設(shè)置幾個(gè)附加的選擇線S1-S4。需要這些附加選擇線沿著鰭22選擇某一存儲(chǔ)器。這些選擇線具有相關(guān)的選擇晶體管，其功能將在后面描述。
現(xiàn)在參考圖1B，以側(cè)面圖示出了存儲(chǔ)單元的橫截面。在垂直于半導(dǎo)體表面且沿著字線44的方向上選擇該側(cè)視圖。
如圖1B中所示，存儲(chǔ)單元設(shè)置在半導(dǎo)體晶片2上。通過(guò)頂上具有絕緣層6和半導(dǎo)電層8的半導(dǎo)電襯底4，形成半導(dǎo)體晶片2。絕緣層6設(shè)置在半導(dǎo)電襯底4和半導(dǎo)電層8之間。例如，半導(dǎo)體晶片2提供為SOI晶片。
在半導(dǎo)體晶片2上，形成鰭22，其從半導(dǎo)電層8的頂表面穿過(guò)絕緣層6并部分地進(jìn)入半導(dǎo)電襯底4中，以形成底表面18到深度20。在鰭22之間，在底表面18上設(shè)置介電層30。圖形化的電荷俘獲層36覆蓋介電層30和在介電層30上的鰭22。
圖形化的電荷俘獲層36在基本垂直于鰭22的取向的方向上排列。在上述圖形化的電荷俘獲層36上，設(shè)置字線44。為了使字線44絕緣，字線44具有被隔離氧化物層覆蓋的側(cè)壁(在圖1B中未示出)。在鰭22上，源/漏區(qū)62(見(jiàn)圖1A)形成在字線44和隔離氧化物層的外部。
如圖1B中所示，堆疊式非易失性存儲(chǔ)單元形成為半導(dǎo)電襯底4內(nèi)部的第一FinFET(其中FinFET是鰭上場(chǎng)效應(yīng)晶體管(Field Effect Transistor on aFin)的縮寫)。由于它由“體”半導(dǎo)電襯底構(gòu)成，第一FinFET也稱為體FinFET晶體管。
并且，堆疊式非易失性存儲(chǔ)單元包括形成在半導(dǎo)電層8上的第二FinFET。由于它設(shè)置在作為SOI晶片的一部分的半導(dǎo)電層8內(nèi)，第二FinFET也被稱作SOI FinFET晶體管。第二FinFET設(shè)置在體FinFET晶體管頂上并通過(guò)絕緣層6隔離。
體FinFET晶體管和SOI FinFET晶體管貼附于其上設(shè)置有字線44的公共電荷俘獲層36上。
所得的存儲(chǔ)單元因此具有連接到同一字線44的兩個(gè)晶體管。公共電荷俘獲層36，即氧化物/氮化物/氧化物層堆疊，提供非易失性存儲(chǔ)性能。由于字線44同時(shí)影響這兩個(gè)晶體管，預(yù)見(jiàn)特別的讀取和寫入順序，該順序涉及上述選擇晶體管。
在詳細(xì)地討論讀取和寫入順序之前，下面將描述形成存儲(chǔ)單元的方法。下述方法步驟也進(jìn)一步說(shuō)明各部件的可能材料和相應(yīng)幾何特性。
現(xiàn)在參考圖2A，說(shuō)明形成非易失性堆疊式存儲(chǔ)單元的方法。在圖2A中，以側(cè)視圖的形式示出了半導(dǎo)體晶片2。圖2A的側(cè)視圖(下面的圖2B至2H也同樣)是沿著垂直于半導(dǎo)體晶片2表面且沿著兩個(gè)相鄰的存儲(chǔ)單元和兩個(gè)相鄰的選擇線的平面的截面?zhèn)纫晥D。該截面圖沿著如圖1A所示的線A至A’、B至B’和C至C’。
半導(dǎo)體晶片2具有半導(dǎo)電襯底4，在半導(dǎo)電襯底4頂上的絕緣層6，和在絕緣層6頂上的半導(dǎo)電層8。絕緣層6設(shè)置在半導(dǎo)電襯底4和半導(dǎo)電層8之間。例如，半導(dǎo)體晶片2作為絕緣體上硅晶片提供，其包括作為半導(dǎo)電襯底4的硅襯底、作為絕緣層6的二氧化硅層、以及作為半導(dǎo)電層8的硅層。絕緣層6和半導(dǎo)電層8分別具有約50nm到約1μm的厚度。
如圖2B中所示，通過(guò)在選擇晶體管的位置依次注入離子繼續(xù)處理。將所述離子選擇成改變選擇晶體管的閾值電壓以永久地接通。
相應(yīng)地，半導(dǎo)電層8的表面12上的第一注入掩模包括限定設(shè)置在半導(dǎo)電層8內(nèi)的第一注入?yún)^(qū)82的第一開口。通過(guò)第一開口采用具有第一能量的離子注入，在半導(dǎo)電層8內(nèi)產(chǎn)生注入?yún)^(qū)。
在下個(gè)步驟中，在半導(dǎo)電層8的表面12上形成第二注入掩模。同樣，該注入掩模包括在半導(dǎo)電襯底4內(nèi)限定第二注入?yún)^(qū)84的第二開口。可以通過(guò)光刻圖形化掩模層(例如在相應(yīng)區(qū)域內(nèi)曝光和顯影的光致抗蝕劑層)，形成第一注入掩模和第二注入掩模，以便分別形成第一和第二開口。具有第二能量的離子通過(guò)第二開口至少部分地注入到半導(dǎo)電襯底4中。
例如，在圖7中以頂視圖的方式示出了第一注入掩模和第二注入掩模。圖7示出了圖1A的存儲(chǔ)單元，如鰭22的位置所示。在它們各自的位置示出了第一注入掩模86和第二注入掩模88。
總的來(lái)說(shuō)，通過(guò)在離子注入步驟期間選擇第一能量和第二能量，在第一注入?yún)^(qū)82內(nèi)形成導(dǎo)通的晶體管，并且在第二注入?yún)^(qū)84內(nèi)形成導(dǎo)通的晶體管。
如圖2C中所示，在下個(gè)步驟中，在半導(dǎo)電層8的表面12上沉積掩模層10。例如，通過(guò)沉積氮化物層，可以采用在半導(dǎo)電層8的表面12上沉積掩模層10的步驟。通常，掩模層10應(yīng)該相對(duì)于半導(dǎo)體晶片2的半導(dǎo)電襯底4、絕緣層6和半導(dǎo)電層8具有高的抗蝕刻能力。
在下個(gè)步驟中，光刻圖形化掩模層10，以在半導(dǎo)電層8的表面12上形成掩模層10的結(jié)構(gòu)元件14。圖形化掩模層10包括在掩模層10的表面上沉積抗蝕劑層，光刻圖形化抗蝕劑層以形成圖形化的抗蝕劑層。在通過(guò)蝕刻除去圖形化的抗蝕劑層外部的掩模層10之后，可以除去圖形化的抗蝕劑層，如圖2D中所示。
現(xiàn)在，為了蝕刻半導(dǎo)體晶片2，使用掩模層10的結(jié)構(gòu)元件14作為蝕刻掩模。該蝕刻步驟通過(guò)采用各向異性蝕刻步驟，例如通過(guò)反應(yīng)離子蝕刻，對(duì)圖形化的掩模層10選擇性地進(jìn)行。
結(jié)果，如圖2E中所示，在掩模層10的結(jié)構(gòu)元件14之間在半導(dǎo)體晶片2中形成凹槽16。每個(gè)凹槽16具有底表面18。進(jìn)行半導(dǎo)體晶片2的蝕刻直到至少部分地在半導(dǎo)電襯底4內(nèi)的深度20。因此，如圖2E中所示，鰭22被定義為包括半導(dǎo)電層8、絕緣層6、和部分半導(dǎo)電襯底4。應(yīng)當(dāng)注意在注入?yún)^(qū)82和84的各自位置也蝕刻了鰭。
總的來(lái)說(shuō)，蝕刻半導(dǎo)體晶片2產(chǎn)生凹槽16以及由半導(dǎo)電層8、絕緣層6和部分半導(dǎo)電襯底4形成的相應(yīng)鰭22。凹槽16的寬度26和相應(yīng)鰭22的寬度24由掩模層10的光刻圖形化步驟限定。
因此，鰭22的尺寸由用于掩模層10的光刻圖形化的光刻投影設(shè)備的最小分辨率F限定。
現(xiàn)在參考圖2F，在下個(gè)處理步驟中，在凹槽16的底表面18上沉積介電層30。在凹槽16的底表面18上沉積介電層30可以以下面的方式進(jìn)行。首先，保形地沉積介電層30為二氧化硅層。介電層30覆蓋凹槽16和掩模層10的結(jié)構(gòu)元件14。
在化學(xué)機(jī)械拋光步驟中，從掩模層10的頂面除去介電層30。然后，介電層30在凹進(jìn)的襯底的表面18上凹進(jìn)到厚度32。通過(guò)各向異性蝕刻，例如反應(yīng)離子蝕刻，進(jìn)行凹進(jìn)介電層30的步驟。
如圖2F中所示，例如通過(guò)采用濕蝕刻步驟，除去掩模層10的結(jié)構(gòu)元件14。在這個(gè)處理步驟之后，鰭22被釋放為獨(dú)立式結(jié)構(gòu)，在凹槽16的下部分具有介電層30作為絕緣。
現(xiàn)在參考圖2G，處理進(jìn)一步包括在半導(dǎo)體襯底4上共形地沉積電荷俘獲層36。電荷俘獲層36覆蓋介電層30和介電層30上的鰭22。保形沉積電荷俘獲層36的步驟包括沉積氧化物/氮化物/氧化物層堆疊，或?yàn)榱诵纬裳趸飳佣M(jìn)行的氧化。例如，氧化物/氮化物/氧化物堆疊具有小于約50nm，優(yōu)選約5nm到約25nm的厚度38。
為了增強(qiáng)字線44的電導(dǎo)率，在沉積電荷俘獲層36的步驟之后，接著在電荷俘獲層36上保形地沉積金屬包含層34。金屬包含層34包括例如鈦或氮化鈦或鈦-氮化鈦層堆疊。金屬包含層34具有小于約50nm，例如約5nm至約15nm的厚度37。
在沉積金屬包含層34后，沉積厚度大于鰭22的高度的導(dǎo)電層40，以覆蓋鰭22的頂面。導(dǎo)電層40優(yōu)選沉積為多晶硅層和設(shè)置成使得凹槽16被導(dǎo)電層40填充。
在如圖2H中所示的下個(gè)步驟中，圖形化導(dǎo)電層40以形成每個(gè)堆疊式存儲(chǔ)單元的字線44，如圖1A中所示。字線44具有側(cè)壁46且設(shè)置在基本不同于鰭22的取向的方向上，優(yōu)選垂直于鰭22。
通常通過(guò)光刻結(jié)構(gòu)化，即使用光致抗蝕劑掩模(例如蝕刻掩模)，并進(jìn)行反應(yīng)離子蝕刻步驟，圖形化導(dǎo)電層40。與鰭22的寬度相似，所得字線44的寬度由光刻投影設(shè)備的最小分辨率F限定。相鄰字線44和鰭22之間的間隔也可以由該最小分辨率F限定。因此，存儲(chǔ)單元占用了限定為2F*2F的半導(dǎo)體晶片2上的面積。
在蝕刻導(dǎo)電層40以形成字線4之后，使用字線44作為蝕刻掩模蝕刻金屬包含層34。也可以通過(guò)反應(yīng)離子蝕刻進(jìn)行蝕刻金屬包含層34的步驟。
接著，在每條字線44的側(cè)壁46上沉積隔離氧化物層50。然后，通過(guò)部分地除去電荷俘獲層36，即未被字線44和隔離氧化物層50覆蓋的電荷俘獲層36的部分，在字線44和隔離氧化物層50的外部形成鰭22的釋放表面60。
在圖3中示出了所得的結(jié)構(gòu)，圖3以透視圖的形式示出了具有公共字線44的兩個(gè)相鄰鰭22。鰭22的釋放表面60包括半導(dǎo)電襯底4，在半導(dǎo)電襯底4的頂面上的絕緣層6，和在絕緣層6頂面上的半導(dǎo)電層8。字線44以及下面的電荷俘獲層36和隔離氧化物層50也是可見(jiàn)的。
參考圖4進(jìn)一步解釋如圖3中所示的結(jié)構(gòu)。圖4示出了沿著由圖3中的線D和D’所指示平面的根據(jù)圖3的存儲(chǔ)單元的截面圖。圖4示出了通過(guò)鰭22的截面圖。除了圖3之外，在字線44下的金屬包含層34是可見(jiàn)的。此外，顯示出隔離氧化物層50設(shè)置在電荷俘獲層36頂上并且覆蓋金屬包含層34和字線44的側(cè)壁46。
在下個(gè)步驟中，通過(guò)注入鰭22的釋放表面60，限定體FinFET和SOIFinFET的源/漏區(qū)62。(在圖1A的平面圖中示出源/漏區(qū)62的位置。)通過(guò)注入等離子體相的離子和采用熱免離臺(tái)(Drive-in)步驟，進(jìn)行注入鰭22的釋放表面60以限定源/漏區(qū)62的步驟。等離子體相摻雜確保均勻地?fù)诫s釋放表面60，因?yàn)榈入x子可運(yùn)動(dòng)到在相應(yīng)鰭22之間的凹槽16中。
在注入鰭的釋放表面以限定源/漏區(qū)62的步驟之后，另一電介層68(例如二氧化硅層)沉積在半導(dǎo)體晶片2的表面上，以填充字線44之間的間隔。然后，通過(guò)化學(xué)機(jī)械拋光平坦化字線44的頂面。
然后，為了減小字線44的電阻率，硅化平坦字線44的頂面。硅化的字線如附圖標(biāo)記66所示。所得的結(jié)構(gòu)如圖5中所示，還是沿著由圖3中的線D和D’表示的平面的存儲(chǔ)單元的截面圖。在圖2H中示出了垂直截面圖。
在進(jìn)一步的處理步驟中，涂敷互連金屬層，這在本領(lǐng)域中是已知的。處理步驟包括沉積另一介電層68’，蝕刻接觸孔，以及涂敷互連布線。
為了使得如上所述的存儲(chǔ)單元與互連金屬層接觸，蝕刻從一個(gè)或更多個(gè)另外的介電層68和68’的表面部分地到達(dá)相應(yīng)鰭22的半導(dǎo)電層8內(nèi)的接觸孔70，如圖6中所示。
在第一注入?yún)^(qū)82和第二注入?yún)^(qū)84內(nèi)，穿過(guò)每個(gè)鰭22上的介電層68和68’蝕刻接觸孔70。利用接觸孔的側(cè)壁和底部壁上的阻擋層72填充接觸孔70。阻擋層72包括例如鈦和/或氮化鈦。然后，利用接觸栓74(例如鎢栓)填充接觸孔70。在鰭22的各端處形成至少兩個(gè)接觸栓，以使得能夠沿著各自鰭，接觸體FinFET和SOI FinFET的兩端。
在制造存儲(chǔ)單元期間，形成與FinFET和SOI FinFET類似的選擇晶體管。在形成字線的步驟期間形成與每個(gè)選擇晶體管相關(guān)的選擇線。對(duì)于每個(gè)鰭22，與每個(gè)接觸栓74相鄰地形成至少兩條另外的選擇線。選擇線與所述兩條另外的選擇線相鄰形成。
因此，選擇線和所述另外的選擇線都基本垂直于鰭形成。
現(xiàn)在參考圖8，示意性地示出了具有根據(jù)圖2至6的存儲(chǔ)單元的根據(jù)圖1A的存儲(chǔ)器的圖。為了簡(jiǎn)單，僅描繪出了三個(gè)存儲(chǔ)單元，而不是圖1A中的六個(gè)存儲(chǔ)單元。
在晶體管的下鏈中示出了每個(gè)體FinFET，在晶體管的上鏈中示出了SOIFinFET。對(duì)于每個(gè)存儲(chǔ)單元，體FinFET和SOI FinFET通過(guò)公共字線44連接，公共字線44在這里表示為Wn-1、Wn、Wn+1。
構(gòu)造成一直導(dǎo)通的選擇晶體管在晶體管符號(hào)中用粗線表示。外部選擇晶體管連接到接觸栓74。如圖8中所示，這些存儲(chǔ)單元形成NAND鏈。為了生產(chǎn)具有512Mb或更大的存儲(chǔ)容量的非易失性NAND存儲(chǔ)器，需要許多存儲(chǔ)單元。優(yōu)選地，選擇存儲(chǔ)單元的數(shù)量為16或32或8位的其它倍數(shù)。
通過(guò)在選擇線(這里用S1至S4表示)和在字線Wn-1、Wn、Wn+1上施加某一電壓，在沿著體FinFET和SOI FinFET的鏈讀取期間，可以單獨(dú)地尋址每個(gè)存儲(chǔ)單元。通過(guò)選擇適當(dāng)?shù)碾妷嚎梢赃M(jìn)行編程和擦除。
已經(jīng)描述了堆疊式非易失性存儲(chǔ)單元制造方法和堆疊式非易失性存儲(chǔ)單元的實(shí)施例，應(yīng)當(dāng)明白本領(lǐng)域的技術(shù)人員可以作出適當(dāng)?shù)男薷暮透淖?。因此，?yīng)當(dāng)理解可以對(duì)所述的本發(fā)明的具體實(shí)施例作出修改，只要這些改變?cè)谒綑?quán)利要求所限定的范圍內(nèi)。
特別按照專利法的要求詳細(xì)描述了本發(fā)明，希望由專利證書保護(hù)的權(quán)利在所附權(quán)利要求中闡述。
權(quán)利要求
1.一種存儲(chǔ)單元裝置，包括鰭結(jié)構(gòu)，包括在第一方向上的第一溝道區(qū)；在第一方向上設(shè)置在第一溝道區(qū)上的絕緣層；在第一方向上設(shè)置在絕緣層上的第二溝道區(qū)；在第二方向上設(shè)置在鰭結(jié)構(gòu)上的電荷存儲(chǔ)層結(jié)構(gòu)，第二方向不同于第一方向；和在第二方向上設(shè)置在電荷存儲(chǔ)層結(jié)構(gòu)上的控制柵極。
2.如權(quán)利要求1的存儲(chǔ)單元裝置，為NAND存儲(chǔ)單元裝置。
3.如權(quán)利要求1的存儲(chǔ)單元裝置，該鰭結(jié)構(gòu)包括在第一方向上的至少一個(gè)附加第一溝道區(qū)，和在第一方向上的至少一個(gè)附加第二溝道區(qū)，所述第一溝道區(qū)和所述至少一個(gè)附加第一溝道區(qū)彼此串聯(lián)耦合，所述第二溝道區(qū)和所述至少一個(gè)附加第二溝道區(qū)彼此串聯(lián)耦合。
4.如權(quán)利要求3的存儲(chǔ)單元裝置，進(jìn)一步包括至少一個(gè)附加電荷存儲(chǔ)層結(jié)構(gòu)，置于所述至少一個(gè)附加第一溝道區(qū)的至少一部分上和所述至少一個(gè)附加第二溝道區(qū)的至少一部分上；至少一個(gè)附加控制柵極，置于所述至少一個(gè)附加電荷存儲(chǔ)層結(jié)構(gòu)上。
5.如權(quán)利要求1的存儲(chǔ)單元，進(jìn)一步包括與所述鰭結(jié)構(gòu)相鄰設(shè)置的至少一個(gè)附加鰭結(jié)構(gòu)，該至少一個(gè)附加鰭結(jié)構(gòu)包括在第一方向上的第一溝道區(qū)；在第一方向上置于第一溝道區(qū)上的絕緣層；在第一方向上置于絕緣層上的第二溝道區(qū)；在第二方向上置于該至少一個(gè)附加鰭結(jié)構(gòu)上的附加電荷存儲(chǔ)層結(jié)構(gòu)；在第二方向上置于該附加電荷存儲(chǔ)層結(jié)構(gòu)上的附加控制柵極。
6.如權(quán)利要求1的存儲(chǔ)單元裝置，進(jìn)一步包括與第一溝道區(qū)相鄰的第一源/漏區(qū)，以及與第二溝道區(qū)相鄰的第二源/漏區(qū)。
7.如權(quán)利要求1的存儲(chǔ)單元裝置，所述鰭結(jié)構(gòu)進(jìn)一步包括與第一溝道區(qū)相鄰的第一源/漏區(qū)和與第二溝道區(qū)相鄰的第二源/漏區(qū)。
8.如權(quán)利要求1的存儲(chǔ)單元裝置，第一溝道區(qū)由半導(dǎo)體材料制成。
9.如權(quán)利要求8的存儲(chǔ)單元裝置，該半導(dǎo)體材料為硅。
10.如權(quán)利要求1的存儲(chǔ)單元裝置，進(jìn)一步包括由半導(dǎo)體材料制成的第二溝道區(qū)。
11.如權(quán)利要求10的存儲(chǔ)單元裝置，半導(dǎo)體材料是硅。
12.如權(quán)利要求1的存儲(chǔ)單元裝置，所述電荷存儲(chǔ)層結(jié)構(gòu)位于覆蓋第一溝道區(qū)的至少一部分和第二溝道區(qū)的至少一部分的所述鰭結(jié)構(gòu)的至少兩個(gè)相對(duì)的側(cè)壁上，所述鰭結(jié)構(gòu)的所述至少兩個(gè)相對(duì)側(cè)壁沿第一方向取向。
13.如權(quán)利要求1的存儲(chǔ)單元裝置，電荷存儲(chǔ)層結(jié)構(gòu)是電荷俘獲層結(jié)構(gòu)。
14.如權(quán)利要求1的存儲(chǔ)單元裝置，電荷存儲(chǔ)層結(jié)構(gòu)包括氧化物/氮化物/氧化物層堆疊。
15.如權(quán)利要求14的存儲(chǔ)單元裝置，氧化物/氮化物/氧化物層堆疊具有小于50nm的厚度。
16.如權(quán)利要求14的存儲(chǔ)單元裝置，氧化物/氮化物/氧化物層堆疊具有5nm到25nm的厚度。
17.如權(quán)利要求1的存儲(chǔ)單元裝置，控制柵極包括金屬包含層結(jié)構(gòu)。
18.如權(quán)利要求17的存儲(chǔ)單元裝置，金屬包含層結(jié)構(gòu)包括鈦。
19.如權(quán)利要求17的存儲(chǔ)單元裝置，金屬包含層結(jié)構(gòu)包含氮化鈦。
20.如權(quán)利要求17的存儲(chǔ)單元裝置，金屬包含層結(jié)構(gòu)具有小于50nm的厚度。
21.如權(quán)利要求20的存儲(chǔ)單元裝置，金屬包含層結(jié)構(gòu)具有5nm到15nm的厚度。
22.如權(quán)利要求1的存儲(chǔ)單元裝置，進(jìn)一步包括選擇器件，其單獨(dú)選擇分別由第一溝道區(qū)和第二溝道區(qū)形成的晶體管中的一個(gè)晶體管。
23.如權(quán)利要求22的存儲(chǔ)單元裝置，選擇器件形成在所述鰭結(jié)構(gòu)中。
24.如權(quán)利要求22的存儲(chǔ)單元裝置，選擇器件包括至少兩個(gè)晶體管。
25.如權(quán)利要求24的存儲(chǔ)單元裝置，該至少兩個(gè)晶體管為常導(dǎo)通晶體管。
26.一種NAND存儲(chǔ)單元裝置，包括鰭結(jié)構(gòu)，其包括彼此串聯(lián)連接的多個(gè)第一溝道區(qū)；在第一方向上置于第一溝道區(qū)上的絕緣層；在第一方向上置于絕緣層上的多個(gè)第二溝道區(qū)，所述第二溝道區(qū)彼此串聯(lián)連接；在第二方向上置于所述鰭結(jié)構(gòu)上的多個(gè)電荷存儲(chǔ)層結(jié)構(gòu)，第二方向不同于第一方向，每個(gè)電荷存儲(chǔ)層結(jié)構(gòu)設(shè)置在第一溝道區(qū)中相應(yīng)的那個(gè)和第二溝道區(qū)中相應(yīng)的那個(gè)上；和多個(gè)控制柵極，每個(gè)控制柵極在第二方向上置于所述電荷存儲(chǔ)層結(jié)構(gòu)中相應(yīng)的那個(gè)上。
27.如權(quán)利要求26的NAND存儲(chǔ)單元裝置，進(jìn)一步包括與該鰭結(jié)構(gòu)相鄰設(shè)置的至少一個(gè)附加鰭結(jié)構(gòu)，該至少一個(gè)附加鰭結(jié)構(gòu)包括在第一方向上彼此串聯(lián)連接的多個(gè)第一溝道區(qū)；在第一方向上置于第一溝道區(qū)上的絕緣層；在第一方向上置于所述絕緣層上并且在第一方向上彼此串聯(lián)連接的多個(gè)第二溝道區(qū)；在第二方向上置于該至少一個(gè)附加鰭結(jié)構(gòu)上的附加電荷存儲(chǔ)層結(jié)構(gòu)；在第二方向上置于該附加電荷存儲(chǔ)層結(jié)構(gòu)上的附加控制柵極。
28.如權(quán)利要求26的NAND存儲(chǔ)單元裝置，進(jìn)一步包括與第一溝道區(qū)相鄰的第一源/漏區(qū)，和與第二溝道區(qū)相鄰第二源/漏區(qū)。
29.如權(quán)利要求26的NAND存儲(chǔ)單元裝置，所述鰭結(jié)構(gòu)進(jìn)一步包括與所述第一溝道區(qū)和第二溝道區(qū)相鄰的源/漏區(qū)。
30.如權(quán)利要求26的NAND存儲(chǔ)單元裝置，電荷存儲(chǔ)層結(jié)構(gòu)位于覆蓋第一溝道區(qū)的至少一部分和第二溝道區(qū)的至少一部分的所述鰭結(jié)構(gòu)的至少兩個(gè)相對(duì)的側(cè)壁上，由所述鰭結(jié)構(gòu)的所述至少兩個(gè)相對(duì)側(cè)壁限定的平面沿第一方向取向。
31.如權(quán)利要求26的NAND存儲(chǔ)單元裝置，電荷存儲(chǔ)層結(jié)構(gòu)是電荷俘獲層結(jié)構(gòu)。
32.如權(quán)利要求26的NAND存儲(chǔ)單元裝置，電荷存儲(chǔ)層結(jié)構(gòu)包括氧化物/氮化物/氧化物層堆疊。
33.如權(quán)利要求26的NAND存儲(chǔ)單元裝置，進(jìn)一步包括選擇器件，其單獨(dú)地選擇分別由第一溝道區(qū)之一和第二溝道區(qū)之一形成的晶體管中的一個(gè)晶體管。
34.如權(quán)利要求26的NAND存儲(chǔ)單元裝置，選擇器件形成在所述鰭結(jié)構(gòu)中。
35.一種制造存儲(chǔ)單元裝置的方法，包括形成鰭結(jié)構(gòu)，該鰭結(jié)構(gòu)包括在第一方向上的第一溝道區(qū)；在第一方向上置于第一溝道區(qū)上的絕緣層；在第一方向上置于所述絕緣層上的第二溝道區(qū)；在第二方向上在所述鰭結(jié)構(gòu)上形成電荷存儲(chǔ)層結(jié)構(gòu)，該第二方向不同于第一方向；和在第二方向上在所述電荷存儲(chǔ)層結(jié)構(gòu)上形成控制柵極。
36.如權(quán)利要求35的方法，進(jìn)一步包括在第一方向上在所述鰭結(jié)構(gòu)中形成至少一個(gè)附加第一溝道區(qū)和至少一個(gè)附加第二溝道區(qū)，所述第一溝道區(qū)和所述至少一個(gè)附加第一溝道區(qū)彼此串聯(lián)耦合，所述第二溝道區(qū)和所述至少一個(gè)附加第二溝道區(qū)彼此串聯(lián)耦合。
37.如權(quán)利要求36的方法，進(jìn)一步包括在第二方向上在所述至少一個(gè)附加第一溝道區(qū)的至少一部分上和所述至少一個(gè)附加第二溝道區(qū)的至少一部分上，形成至少一個(gè)附加電荷存儲(chǔ)層結(jié)構(gòu)；在第二方向上在所述至少一個(gè)附加電荷存儲(chǔ)層結(jié)構(gòu)上形成至少一個(gè)附加控制柵極。
38.如權(quán)利要求35的方法，進(jìn)一步包括形成與第一溝道區(qū)相鄰的第一源/漏區(qū)，以及與第二溝道區(qū)相鄰的第二源/漏區(qū)。
39.如權(quán)利要求35的方法，進(jìn)一步包括在控制柵極的側(cè)壁上形成隔離物。
40.如權(quán)利要求39的方法，進(jìn)一步包括在控制柵極的側(cè)壁上形成隔離物包括在控制柵極的側(cè)壁上形成氧化物隔離物。
41.如權(quán)利要求35的方法，形成所述鰭結(jié)構(gòu)包括圖形化層結(jié)構(gòu)，該層結(jié)構(gòu)包括第一半導(dǎo)體層；該第一半導(dǎo)體層上的絕緣層；該絕緣層上的第二半導(dǎo)體層。
42.如權(quán)利要求41的方法，圖形化層結(jié)構(gòu)包括蝕刻部分第一半導(dǎo)體層、部分絕緣層和部分第二半導(dǎo)體層。
43.如權(quán)利要求42的方法，蝕刻包括各向異性蝕刻。
44.如權(quán)利要求43的方法，各向異性蝕刻包括反應(yīng)離子蝕刻。
45.如權(quán)利要求35的方法，形成電荷存儲(chǔ)層結(jié)構(gòu)包括形成電荷俘獲層結(jié)構(gòu)。
46.如權(quán)利要求35的方法，進(jìn)一步包括形成與第一溝道區(qū)相鄰的第一源/漏區(qū)和與第二溝道區(qū)相鄰的第二源/漏區(qū)。
47.如權(quán)利要求46的方法，形成源/漏區(qū)包括在所述鰭結(jié)構(gòu)中形成源/漏區(qū)。
48.如權(quán)利要求35的方法，形成電荷存儲(chǔ)層結(jié)構(gòu)包括在覆蓋第一溝道區(qū)的至少一部分和第二溝道區(qū)的至少一部分的所述鰭結(jié)構(gòu)的至少兩個(gè)相對(duì)側(cè)壁上形成電荷存儲(chǔ)層，所述鰭結(jié)構(gòu)的所述至少兩個(gè)相對(duì)側(cè)壁沿第一方向取向。
49.如權(quán)利要求35的方法，形成電荷存儲(chǔ)層結(jié)構(gòu)包括形成氧化物/氮化物/氧化物層堆疊。
50.如權(quán)利要求35的方法，進(jìn)一步包括形成選擇器件，所述選擇器件單獨(dú)選擇分別由第一溝道區(qū)和第二溝道區(qū)形成的晶體管中的一個(gè)晶體管。
51.如權(quán)利要求50的方法，形成選擇器件包括在所述鰭結(jié)構(gòu)中形成選擇器件。
52.如權(quán)利要求51的方法，形成選擇器件包括形成至少兩個(gè)晶體管。
53.如權(quán)利要求52的方法，形成至少兩個(gè)晶體管包括形成至少兩個(gè)常導(dǎo)通晶體管。
54.如權(quán)利要求53的方法，形成至少兩個(gè)常導(dǎo)通晶體管包括利用第一摻雜原子注入所述至少兩個(gè)常導(dǎo)通晶體管中的第一常導(dǎo)通晶體管的溝道區(qū)；利用第二摻雜原子注入所述至少兩個(gè)常導(dǎo)通晶體管中的第二常導(dǎo)通晶體管的溝道區(qū)；第一摻雜原子和第二摻雜原子是不同的。
55.如權(quán)利要求54的方法，利用第一摻雜原子注入所述至少兩個(gè)常導(dǎo)通晶體管中的第一常導(dǎo)通晶體管的溝道區(qū)包括利用第一摻雜原子注入所述第一半導(dǎo)體層的部分。
56.如權(quán)利要求54的方法，利用第二摻雜原子注入所述至少兩個(gè)常導(dǎo)通晶體管中的第二常導(dǎo)通晶體管的溝道區(qū)包括利用第二摻雜原子注入所述第二半導(dǎo)體層的部分。
57.一種制造NAND存儲(chǔ)單元裝置的方法，包括形成鰭結(jié)構(gòu)，該鰭結(jié)構(gòu)包括在第一方向上彼此串聯(lián)連接的多個(gè)第一溝道區(qū)；在第一方向上置于第一溝道區(qū)上的絕緣層；在第一方向上置于所述絕緣層上且彼此串聯(lián)連接的多個(gè)第二溝道區(qū)；在所述鰭結(jié)構(gòu)上形成多個(gè)電荷存儲(chǔ)層結(jié)構(gòu)，每個(gè)電荷存儲(chǔ)層結(jié)構(gòu)在第二方向上設(shè)置在第一溝道區(qū)中相應(yīng)的那個(gè)和第二溝道區(qū)中相應(yīng)的那個(gè)上，第二方向不同于第一方向；以及在第二方向上的存儲(chǔ)層結(jié)構(gòu)。
全文摘要
本發(fā)明涉及一種制造堆疊式非易失性存儲(chǔ)單元的方法。并且，本發(fā)明涉及一種堆疊式非易失性存儲(chǔ)單元。本發(fā)明特別涉及具有非易失性堆疊式存儲(chǔ)單元的非易失性NAND存儲(chǔ)器的領(lǐng)域。堆疊式非易失性存儲(chǔ)單元形成在半導(dǎo)體晶片上，并且設(shè)置為體FinFET晶體管和設(shè)置在體FinFET晶體管頂上的SOI FinFET晶體管，所述晶片具有體半導(dǎo)電襯底和SOI半導(dǎo)電層。FinFET晶體管和SOI FinFET晶體管都附于公共電荷俘獲層。具有側(cè)壁的字線設(shè)置在所述圖形化的電荷俘獲層的頂部，隔離物氧化物層設(shè)置在所述字線的側(cè)壁上。
文檔編號(hào)H01L21/02GK1901232SQ20061012578
公開日2007年1月24日 申請(qǐng)日期2006年7月21日 優(yōu)先權(quán)日2005年7月22日
發(fā)明者F·霍夫曼, M·施佩希特, J·盧伊肯 申請(qǐng)人:奇夢(mèng)達(dá)股份公司