專利名稱：半導體裝置、cmos裝置及p型半導體裝置的制作方法
技術領域：
本發(fā)明系有關于半導體制造，并且特別有關于一種具有金屬-半導體及源極/漏極接觸的互補型金屬氧化物半導體導體(complimentary metal oxidesemiconductor；CMOS)裝置的制造方法。
背景技術：
現(xiàn)今裝置所普遍使用的電性接觸(contact)是金屬-半導體接觸。根據(jù)材料而定，接觸可能為歐姆型(ohmic)或整流型(rectifying)。歐姆型接觸不論所流通的電流方向為何，皆具有低電阻。整流型接觸，其行為與二極管相同，這是由于其在某一方向能夠讓電流自由流通，然而卻在另一方向具有會阻擋電流的勢壘。這個勢壘，即所謂的肖特基(Schottky)勢壘，是電子從金屬穿越至半導體所需要的電勢能，并且是決定金屬-半導體接觸電性的一項重要參數(shù)。
近來，先進半導體裝置使用金屬-半導體接觸，即肖特基接觸，來作為CMOS的源極和/或漏極。這種具有肖特基源極/漏極的CMOS，對于45納米以下的裝置微縮目標擁有眾多利益。此源極/漏極的金屬/硅化物具有低電阻值，并且在原子尺寸級上不連續(xù)。這使得其相對于傳統(tǒng)雜質摻雜的源極/漏極技術而言，能夠具有較高的裝置速率以及尺寸可加以微縮等優(yōu)點。此種金屬硅化物源極/漏極對溝道而言會形成肖特基勢壘，因而能使得擊穿漏電流降低。肖特基源極/漏極技術降低了溝道區(qū)所需的摻雜量，因而使溝道產(chǎn)生較高的遷移率(Mobility)。此外，肖特基源極/漏極工藝可能包含當今最優(yōu)良的CMOS技術，包括單芯片系統(tǒng)(SOI)上的CMOS、應變硅(strained Si)技術、金屬柵極以及高介電質柵極，硅鍺張力技術，以及其余更多的半導體制造技術。
雖然肖特基源極/漏極擁有顯而易見的優(yōu)點，將肖特基源極/漏極技術整合至現(xiàn)今的制造方法仍面臨眾多挑戰(zhàn)。舉例而言，源極處的高肖特基勢壘會大幅降低肖特基CMOS的驅動電流。為了解決這個問題，源極接觸的肖特基勢壘低于0.2eV是有必要的。許多新的源極/漏極材料，比方是制造NMOS的ErSi2或制造PMOS的PtSi，已經(jīng)被加以研究。然而，這些材料并非時時都能成功地整合。新材料導致現(xiàn)有制造步驟必須再度最佳化，這些工藝步驟譬如是金屬沉積、硅化(Silicidation)、以及蝕刻等等于肖特基源極/漏極方法前所實行的步驟。
鑒于這些以及其余問題，有必要改善肖特基源極/漏極的制造方法。金屬-半導體的電性必須加以控制，但是新方法不應當額外地引起其它制造方法所出現(xiàn)的問題?？蛇M行的方向是利用現(xiàn)有的材料來開發(fā)新的肖特基源極/漏極方法，以盡量減少那些會妨礙傳統(tǒng)方法的整合問題。

發(fā)明內(nèi)容
通過本發(fā)明的優(yōu)選實施例，其中肖特基源極/漏極使用混合襯底(hybridsubstrate)以降低NMOS及PMOS的肖特基勢壘，能夠廣泛地解決上述及其余問題，并且達到技術性的優(yōu)點。
本發(fā)明的優(yōu)選實施例中提供半導體裝置。該半導體裝置包括襯底，該襯底具有第一區(qū)域及第二區(qū)域，該第一區(qū)域具有第一晶向，該第一晶向利用一組密勒指數(shù)(Miller indices){i，j，k}來加以表示，該第二區(qū)域具有第二晶向，該第二晶向利用一組密勒指數(shù){l，m，n}來加以表示。在本發(fā)明的優(yōu)選實施例中，l2+m2+n2＞i2+j2+k2。替代實施例還包括NMOS場效應晶體管形成于該第一區(qū)域上，以及第二PMOS場效應晶體管形成于該第二區(qū)域上。實施例還包括與NMOS場效應晶體管或PMOS場效應晶體管共同形成的肖特基接觸。
根據(jù)所述的半導體裝置，其中該第一晶向包含由{100}及{110}組成的晶向。
根據(jù)所述的半導體裝置，其中l(wèi)2+m2+n2≥2。
根據(jù)所述的半導體裝置，其中該似肖特基接觸包括MOS場效應晶體管源極/漏極。
根據(jù)所述的半導體裝置，其中該似肖特基接觸包括材料，其選自退火金屬、退火金屬硅化物、N型摻質、P型摻質，以及以上材料的組合。
根據(jù)所述的半導體裝置，其中該似肖特基接觸包括材料，其選自Mo、Ru、Ti、Ta、W、Hf、Er、Co、Ni、Pt、以上材料的硅化物，以及以上材料的組合。
根據(jù)所述的半導體裝置，其中該似肖特基接觸的厚度小于500埃。
根據(jù)所述的半導體裝置，其中該襯底包括掩埋介電質層，其中該掩埋介電質層的厚度介于10埃至200埃之間。
替代實施例還包括互補型金屬氧化物半導體裝置(CMOS)裝置。該CMOS裝置包括襯底，該襯底具有第一區(qū)域及第二區(qū)域，該第一區(qū)域具有第一晶向，該第二區(qū)域系具有第二晶向，該第一晶向與第二晶向不相同。替代實施例還包括NMOS場效應晶體管形成于該第一區(qū)域上，該NMOS場效應晶體管包括NMOS源極，NMOS漏極，以及肖特基接觸，該肖特基接觸與該NMOS源極與NMOS漏極至少當中之一共同形成；以及PMOS場效應晶體管形成于該第二區(qū)域上，該PMOS場效應晶體管包括PMOS源極，PMOS漏極，以及肖特基接觸，該肖特基接觸與該PMOS源極與PMOS漏極至少當中之一共同形成。
根據(jù)所述的CMOS裝置，其中該第一晶向包含由{100}及{110}組成的晶向。
根據(jù)所述的CMOS裝置，其中該第一晶向利用一組密勒指數(shù){i，j，k}來表示，其中該第二晶向利用一組密勒指數(shù){l，m，n}來表示，以及其中l(wèi)2+m2+n2＞i2+j2+k2。
根據(jù)所述的CMOS裝置，其中l(wèi)2+m2+n2≥2。
根據(jù)所述的CMOS裝置，其中該似肖特基接觸包括材料，其選自退火金屬、退火金屬硅化物、N型摻質、P型摻質，以及以上材料的組合。
根據(jù)所述的CMOS裝置，其中該似肖特基接觸的厚度小于500埃。
根據(jù)所述的CMOS裝置，其中該襯底包括掩埋介電質層，其中該掩埋介電質層的厚度介于10埃至200埃之間。
更多其它的實施例包括P型半導體裝置。實施例包括襯底，PMOS源極于該襯底上，以及PMOS漏極于該襯底上。優(yōu)選的情況為，該PMOS源極與該PMOS漏極至少當中之一包括肖特基接觸，其中該PMOS源極與該PMOS漏極在兩者之間定義出溝道。優(yōu)選的情況為該溝道的晶向利用一組密勒指數(shù){i，j，k}來表示，其中i2+j2+k2＞1(或l2+m2+n2≥2)。
本發(fā)明的半導體裝置可以在柵極的側壁上形成間隙層，這種間隙層對源極與漏極區(qū)域的摻雜過程有幫助。間隙層能防范源極和漏極區(qū)域上的導電硅化物材料與柵極間形成電性接觸，這種電性接觸會避免源極和漏極區(qū)域與柵極之間發(fā)生短路現(xiàn)象。


圖1A至1H是本發(fā)明所提供的于具有多晶向的混合襯底上制造CMOS的剖面圖的實施例；圖2是顯示CMOS布局的剖面圖的實施例；圖3是顯示本發(fā)明所提供的SOI芯片的部分剖面圖的實施例，該SOI芯片具有平面晶體管與多柵晶體管；圖4是顯示本發(fā)明所提供的UTB、平面晶體管與一多柵晶體管的平面圖的實施例；圖5是顯示本發(fā)明所提供的兩個多柵晶體管的平面圖的實施例；以及圖6是顯示本發(fā)明所提供的兩個多柵晶體管的平面圖的實施例，所述多柵晶體管與肖特基源極/漏極CMOS混合襯底共同形成。
其中，附圖標記說明如下202 硅襯底 204掩埋介電質層206 SOI硅襯底 208硬屏蔽層210 光阻212開口214 隔離用絕緣材料 216第二光阻層218 開口250CMOS裝置251 PMOS場效應晶體管252 PMOS場效應晶體管混合襯底253 NMOS場效應晶體管256 NMOS場效應晶體管混合襯底258 淺溝槽隔離區(qū)259 柵極介電質層261 柵極263 源極
266漏極 266 源極272漏極 275 PMOS溝道278NMOS場效應晶體管溝道320多柵晶體管/N型鰭式場效應晶體管332第二有源區(qū)域 324 第二柵介電質326第二柵極 328 漏極330平面晶體管/P型TBSOIFET331第一有源區(qū)域 332 第二有源區(qū)域334第一柵介電質 336 第一柵極337源極 338 漏極340SOI襯底結構 342 襯底344絕緣層364 半導體層420P型FinFET 426 柵極427源極 428 漏極430鰭狀物的端點 lg 柵極長度hf鰭狀物高度t1、t2第一厚度、第二厚度wf鰭狀物寬度具體實施方式
本發(fā)明優(yōu)選實施例的制造和使用于以下討論。然而，應當理解的是，本發(fā)明所提供的眾多可應用的創(chuàng)造性觀念，可使用廣泛的各種特定文句加以具體化。在此所討論的特定實施例僅用來說明本發(fā)明的制造和使用的特定方式，而不限制本發(fā)明的范圍。
當金屬接觸半導體時，金屬-半導體界面處會建立出勢壘。此勢壘(或勢壘高度)與金屬和半導體功函數(shù)的差異、界面狀態(tài)密度(state density)以及半導體的摻雜能級(doping level)有關。當狀態(tài)密度不存在時，勢壘高度主要由金屬和半導體功函數(shù)的差異來決定。如果金屬的表面狀態(tài)密度很大時，勢壘高度則由半導體表面來決定，而與金屬的功函數(shù)無關。而如果半導體表面的表面狀態(tài)密度很大時，則費米能級(Fermi level)會被這些表面狀態(tài)固定住，而勢壘高度就介于這些極限之間。優(yōu)選上，電子或空穴的勢壘高度約不高于0.4eV。
表面狀態(tài)密度與表面晶向密切相關。在硅材料內(nèi)，{100}晶向的表面狀態(tài)密度約較{111}晶向的狀態(tài)密度小了約1個數(shù)量級(即約小了10倍)。影響表面狀態(tài)密度的已知因素當中之一是硅表面上單位面積內(nèi)的鍵結數(shù)量。
本發(fā)明將利用特定的文句并針對優(yōu)選實施例來加以描述，即混合襯底上CMOS的制作，其中該襯底的晶向的決定考慮到NMOS與PMOS兩者能具有低的肖特基勢壘。為了方便起見，包括互相接合的金屬及半導體的結構，即使在本領域內(nèi)普遍被稱為肖特基二極管或肖特基勢壘接觸，在此稱為肖特基接觸。而在此所謂的肖特基勢壘意指金屬/半導體接觸。
普遍而言，于ULSI電路內(nèi)，主要的構成區(qū)塊是CMOS邏輯柵，該CMOS邏輯柵包括至少一N型場效應晶體管或至少一P型場效應晶體管。絕緣體上硅(silicon-on-insulator)的襯底可用來制造CMOS邏輯柵，當中的P型場效應晶體管與N型場效應晶體管中具有不同晶向，用以提供最佳空穴與電子遷移率。裝置可為平面結構或多柵結構，譬如是三柵結構(trigate)或是鰭式場效應晶體管(FinFET)。優(yōu)選實施例的優(yōu)點之一在于當載流子遷移率增加時，邏輯柵的實際面積(real estate)會減少。因此，通過最佳化晶向以改善載流子遷移率，可大幅節(jié)省整個半導體芯片的實際面積。此外，制造成本也能有效降低。優(yōu)選實施例的另一優(yōu)點在于浮體效應(floating body effect)可緩和下來。
現(xiàn)參考圖1A至1H，其說明本發(fā)明優(yōu)選實施例的循序制造步驟。圖1A至1H顯示標準絕緣體上硅結構的剖面圖，該SOI根據(jù)以下所述的傳統(tǒng)技術來與硅襯底相結合。該SOI結構包括硅材料層，其厚度約介于2至200納米之間，優(yōu)選上約為40納米。依據(jù)本發(fā)明所提供的優(yōu)選實施例，圖1A包括硅襯底202，其具有經(jīng)過選擇的第一表面晶向與摻雜能級。位于該襯底上方的是掩埋介電質(氧化物)層BOX 204。BOX 204的厚度可約為10至200納米，優(yōu)選上為50納米。位于BOX 204上方的是SOI硅襯底206，其具有經(jīng)過選擇的第二表面晶向與摻雜能級。最后，位于SOI硅襯底206上方的是氮化物構成的硬屏蔽層208。未以圖例顯示的替代實施例的替代性實施例包括由鍺(Ge)、碳化硅(SiC)、砷化鎵(GaAs)、砷化鋁鎵(GaAlAs)、磷化銦(InP)、氮化鎵(GaN)、硅鍺(SiGe)以及SiGe等漸變緩沖(grader buffer)材料所構成的塊狀襯底?；旌弦r底可有一部分區(qū)域具有如{100}及{110}的晶向。另外，BOX 204除了包括氧化物外，可包括介電質層，譬如是氮化硅(Silicon Nitride)。
接下來，于圖1B中，光阻210被涂覆、制作圖案以及顯影。開口212制造成穿越應屏蔽層208及第二硅襯底層206，而變成第1C圖所顯示的開口212。開口212繼而被填滿適宜的隔離用絕緣材料214，如二氧化硅，用以與有源區(qū)域作電性隔離，以借此避免接觸短路，如圖1D所示。
接下來，于圖1E中，第二光阻層216被涂覆。該第二光阻層216被制作圖案以及蝕刻，而成為圖1F，并且開口218制造成穿越隔離用絕緣材料214中所選擇的部分區(qū)域。隔離用絕緣層材料214當中部分于圖2f所示步驟實行后留存下來，以用作淺溝槽隔離區(qū)(shallow trench isolation；STI)，即最終組件中的區(qū)域220。
接下來，于圖1G中，由硅構成的磊晶層222成長于硅襯底202上。磊晶層222的晶向與硅襯底202的晶向相同。接下來，圖1H所示的多層結構進行平坦化(planarized)工藝，借此以形成具有多晶向而適合用于制造裝置的襯底。
在形容種種不同的實施例時，使用晶體學領域的慣用術語與命名是有幫助的。舉例而言，為人熟知的密勒指數(shù)在此用來描述晶面及晶向。由于此處所揭示的優(yōu)選實施例包含硅材料，本領域普通技術人員明了密勒指數(shù)指的是面心立方晶體結構。繼續(xù)使用晶體學領域的命名，[xyz]與(xyz)分別描述特定方向與平面，<xyz>與{xyz}則分別描述一種或一組方向與平面。舉例而言，[-1，0，1]、
、
以及[1，0，1]屬<110>方向組合中的特定方向。本領域普通技術人員亦能明了，通過參考特定的密勒指數(shù)來描述實施例有時是有幫助的。然而，除非文句能明白指出，參考特定方向和平面僅僅是為了方便與清晰的目的而已。當參考其余相似類型的晶向或方向也是同樣適用時，實施例不限制至單一晶向或單一方向。
參考圖2，圖中顯示本發(fā)明所提供CMOS裝置的優(yōu)選實施例。該CMOS裝置包括PMOS場效應晶體管251于PMOS場效應晶體管混合襯底252上，以及NMOS場效應晶體管253于NMOS場效應晶體管混合襯底256上。不同混合襯底彼此隔離，譬如是利用淺溝槽隔離區(qū)(STI)258。CMOS裝置250內(nèi)包含柵極介電質層259與柵極261。
適合作為柵極介電質259的材料包含多晶硅或完全硅化鎳多晶硅、金屬氧化物，譬如為Al2O3、ZrO2、HfO2、Y2O3、La2O3、TiO2、Ta2O5；或是硅酸鹽類(silicates)，譬如為ZrSiO4、ZrSiN、HfSiO4、HfSiON、HfSiN；或是氧化物，譬如為二氧化硅(SiO2)及氮氧化硅(silicon oxynitride)。
適合作為柵極261的材料包含金屬柵，其包括Mo、Ru、Ti、Ta、W或Hf；氮化金屬堆疊柵；金屬氧化物柵，譬如為RuO2或IrO2；金屬氮化物柵，譬如為MoN，WN、TiN、TaN、TaAIN、TASiN；多晶硅；或多晶SiGe柵。替代實施例亦包括硅化物柵，譬如為CoSi2或NiSi。
接著參考圖2，于優(yōu)選實施例中，PMOS場效應晶體管251包含源極263及漏極266，其中源極263及漏極266包括肖特基接觸。同樣地，NMOS場效應晶體管253包含源極269及漏極272，其中源極269及漏極272包括肖特基接觸。在替代實施例中，未以圖標顯示，僅有PMOS場效應晶體管或僅有NMOS場效應晶體管包含肖特基接觸。在另外的替代實施例中，未以圖標顯示，僅有源極或僅有漏極包含肖特基勢壘。為了方便起見，肖特基源極/漏極用來稱呼包含肖特基接觸的漏極，或是包含肖特基接觸的源極，或是兩者的組合。
優(yōu)選的情況是，PMOS場效應晶體管混合襯底252具有{110}晶向而NMOS場效應晶體管混合襯底256具有{100}晶向。于{110}晶向的硅襯底上形成肖特基源極/漏極PMOS場效應晶體管是優(yōu)選的，這是因為這個晶向能使空穴的肖特基勢壘高度降至最低。同樣地，于{100}晶向的硅襯底上形成肖特基源極/漏極NMOS場效應晶體管是優(yōu)選的，這是因為這種晶向能使電子的肖特基勢壘高度降至最低。此源極/漏極通過沉積金屬或金屬硅化物而形成，優(yōu)選的情況是使用單一金屬以降低N型或P型裝置的勢壘高度。
與該襯底共同形成的肖特基接觸可包括耐火金屬硅化物，譬如為ErSi、CoSi、NiSi、TiSi、Wsi；耐火金屬，譬如為Mo、Ru、Ti、Ta、W、Hf；N型摻質(如Li、Sb、P、As)，P型摻質(如B、Al、Ga、In)，或是兩者的組合。當這些材料用作肖特基接觸(或是似肖特基接觸)時，優(yōu)選的情況是，這些材料的功函數(shù)高于約4eV，并且具有高度低于0.4eV的肖特基勢壘。肖特基接觸的厚度優(yōu)選是低于約500埃(Angstroms)。
在考慮上述能影響界面狀態(tài)的界面參數(shù)后，本發(fā)明的替代實施例包括NMOS場效應晶體管，其形成于襯底上，該襯底的的晶向利用一組密勒指數(shù){i，j，k}來表示，以及PMOS場效應晶體管，其形成于襯底上，該襯底的的晶向利用一組密勒指數(shù){l，m，n}來表示，其中l(wèi)2+m2+n2＞i2+j2+k2。如之前所注意，特佳實施例包括NMOS場效應晶體管形成于{110}襯底上，以及PMOS場效應晶體管形成于{100}襯底上。替代的實施例包括NMOS場效應晶體管形成于{110}或{100}襯底上以及PMOS場效應晶體管形成于{111}、{211}、或{311}襯底上。
繼續(xù)參照圖2，于本發(fā)明的更多其余替代實施例中，PMOS場效應晶體管溝道275以及NMOS場效應晶體管溝道278朝向挑選后的晶向。在傳統(tǒng)CMOS技術中，裝置通常形成于具有單一晶向的特定半導體襯底上。然而，在硅中，電子于{100}方向的平面組上擁有最大的遷移率，而空穴于{110}方向的平面組上擁有最大的遷移率。普遍而言，P型場效應晶體管或N型場效應晶體管以這種最佳晶向來制造，然而N型場效應晶體管以低于最佳遷移率的遷移率來運作，這是由于其以相同的晶向來制造。Kinugawa所提出的美國專利案號4,857,986，在此納入?yún)⒖嘉募斨忻枋鼍驅τ谳d流子遷移率的幾種效應。研究者已經(jīng)知悉當中問題所在，并也已開發(fā)于多晶向的混合襯底上制造CMOS裝置的技術。舉例而言，由Yoshikawa等人所提出的美國專利案號5,384,473，在此亦納入?yún)⒖嘉募枋隼镁A結合與選擇性磊晶技術來于(110)表面上制造P型場效應晶體管的方法，以及于(100)表面上制造N型場效應晶體管的方法。
鑒于以上考慮，PMOS場效應晶體管251以及NMOS場效應晶體管253優(yōu)選的情況是形成于混合襯底上，而個別載流子濃度在襯底的晶向上具有最大值。因為這樣能夠使載流子遷移率達到最大而使肖特基勢壘高度達到最小，因此這是一種特別良好的結構(如以上實施例所描述者)。再度依據(jù)優(yōu)選實施例，NMOS場效應晶體管溝道278的晶向是沿<100>方向，對{100}晶向而言，電子遷移率在此方向具有最大值。
在次佳實施例(未以圖例顯示)中，PMOS場效應晶體管275沿<110>方向，對{110}晶向而言，空穴遷移率在此方向具有最大值。{110}<110>的結構為次佳的原因是考慮到對稱性的原因，當中牽涉到{110}晶向的襯底。在此晶向上，僅有兩個<110>方向與襯底面相平行。因此，這種{110}<110>結構導致混合襯底制造中，PMOS場效應晶體管的組件布局選擇性降低。PMOS場效應晶體管251的優(yōu)選布局顯示于圖2中。
如圖2所示，PMO場效應晶體管溝道275沿晶向<111>對準。雖然在此{110}<111>襯底/溝道結構中，空穴遷移率僅有其最大值的約70％，于{110}平面內(nèi)，相較于<110>有兩個方向，<111>有四個方向。因此，僅降低30％遷移率，就換來能使PMOS場效應晶體管的布局選擇性變成雙倍的利益。因此，在經(jīng)過這些考慮以及上述對于肖特基勢壘高度的考慮下，PMOS場效應晶體管251的優(yōu)選布局顯示于圖2中。
除了上述實施例，本發(fā)明的替代實施例提供先進平面裝置以及先進多柵裝置的制造方法。此種替代實施例當中之一顯示于圖3中。
圖3是結合本發(fā)明第一實施例的半導體裝置的透視圖。在圖3中，平面晶體管330，譬如是超薄體絕緣體上硅場效應晶體管(UTBSOIFET)，以及多柵晶體管320，譬如是鰭式場效應晶體管(FinFET)，如圖所示，形成于絕緣體上硅(SOI)襯底結構340上。該SOI襯底結構340包括襯底342，絕緣層344，以及半導體層364。該平面晶體管330具有第一有源區(qū)域331，其大體上為薄的平坦形狀。該多柵晶體管320具有第二有源區(qū)域322，其大體上為高的鰭狀。該第一及第二有源區(qū)域331及332自該SOI襯底結構340的同一半導體層形成。第一有源區(qū)域331具有第一厚度t1。第二有源區(qū)域322具有第二厚度t2。第二厚度t2大于第一厚度t1。
第一厚度t1優(yōu)選上小于約400埃(angstroms)，并且小于約200埃更佳。第一厚度t1可約為平面晶體管300的柵極長度lg的一半，并且小于三分之一的柵極厚度lg更佳。舉例而言，如果平面晶體管300的柵極長度lg為300埃(30納米)，則第一厚度t1可小于150埃，而小于100埃更佳。當?shù)谝缓穸萾1較柵極長度lg的一半或三分之一還小時，平面晶體管330可被視為是超薄體(ultra-thin body；UTB)晶體管。第一柵極336位于第一柵介電質334的上方。平面晶體管330的源極和漏極區(qū)域337、338形成于第一有源區(qū)域331內(nèi)而與第一柵極336的另一面鄰接。
仍參考圖3，第二有源區(qū)域322的鰭狀結構的第二厚度t2(即hf)優(yōu)選上系大于約100埃，并且舉例而言，大于400埃還佳。鰭狀結構的寬度wf優(yōu)選上系大于約500埃。第二柵介電質324系位于第二有源區(qū)域322內(nèi)溝道區(qū)域的上方。第二柵介電質324至少將鰭狀物的第二溝道區(qū)域部分圍繞。第二柵極326系位于第二柵介電質324的上方。第二柵介電質324將第二柵極326與第二有源區(qū)域322電性隔離開來。圖3所示的多柵晶體管320三柵晶體管，因為第二柵極326沿著鰭狀物的第二溝道區(qū)域的三邊延伸(沿著鰭狀物兩側壁的至少一部分以及沿鰭狀物的上表面)。多柵晶體管320的源極與漏極區(qū)域327與328形成于第二有源區(qū)域322內(nèi)，而與第二柵極326的另一面鄰接。由于自源極327通往漏極328的驅動電流當中的絕大部分是在側壁表面流動，多柵晶體管320具有一個高的鰭狀物往往是有利的(舉例而言，可參見上述的尺寸)。
盡管圖中并未顯示，然而圖3中的平面晶體管330和/或多柵晶體管320亦可能具有間隙層(spacers)形成于柵極326及336的側壁上。這種間隙層舉例而言，可能于源極與漏極區(qū)域的摻雜過程中有所幫助。此外，平面晶體管330和/或多柵晶體管320的實施例可能具有抬升的源極和漏極區(qū)域，即提高的源極和漏極區(qū)域(未以圖例顯示)。源極和漏極區(qū)域亦可能利用硅化物之類的導電材料來包圍。在此種情況中，間隙層能防范源極和漏極區(qū)域上的導電硅化物材料與柵極間形成電性接觸，這種電性接觸會導致源極和漏極區(qū)域與柵極之間發(fā)生不希望發(fā)生的短路現(xiàn)象。
圖4是圖3所示裝置的平面圖，但是依據(jù)本發(fā)明的優(yōu)選實施例，而具有N型鰭式場效應晶體管(N型FinFET)320與P型超薄體絕緣體上硅場效應晶體管(P型TBSOIFET)330。于圖4中，兩個裝置皆位于{110}的SOI非混合襯底上。鰭狀物硅沿<110>方向對準，亦即，源極327往漏極328的方向是<110>，以及鰭狀物的側壁表面朝向{110}。依據(jù)本發(fā)明的優(yōu)選實施例(參見圖2的NMOS場效應晶體管253)，在給定布局下，鰭狀物的兩個側壁形成{100}的肖特基源極/漏極硅化物。同樣地，P型UTBSOIFET 330位于{110}襯底上，該襯底具有<111>方向的溝道。根據(jù)以上所討論，在布局彈性非主要因素的實施例中，P型UTBSOIFET的溝道方向是<110>，這個方向擁有最大的空穴遷移率。
圖5是本發(fā)明所提供N型FinFET 320與P型FinFET 420的平面圖的實施例。如圖4所示，兩裝置皆位于{110}的SOI非混合襯底上，亦即，源極327往漏極328的方向是<110>，以及鰭狀物的側壁表面朝向{110}。在此實施例中，P型FinFET 420相對于N型FinFET 320旋轉了約55°。因此，P型FinFET 420的鰭狀物沿<211>方向對準，亦即源極427往漏極428的方向是<211>，以及鰭狀物的側壁表面朝向{111}。此外，P型FinFET 420鰭狀物的端點430勢必形成{211}肖特基源極/漏極界面。回溯先前的討論，{211}界面較{111}界面擁有較低的肖特基勢壘高度。因此，本實施例由于具有超凡的肖特基源極/漏極結構，因而能夠改善裝置的性能表現(xiàn)。
圖4和圖5所顯示的實施例是次佳的原因在于其并未對珍貴的芯片實際面積作有效率的應用。因此，在圖6所示的優(yōu)選實施例中，圖5的P型FinFET420及N型FinFET 320分別形成于{211}及{100}晶向的混合SOI襯底上。在此結構中，N型FinFET 320內(nèi)面向{100}的金屬硅化物以及P型FinFET 420內(nèi)面向{110}的肖特基源極/漏極勢壘能夠降低。
盡管本發(fā)明與其優(yōu)點已詳加描述，對本領域的普通技術人員將能輕易了解晶向以及方向可以變改并仍屬于本發(fā)明的范圍內(nèi)。舉例而言，以上所述關于CMOS制造的許多特征與功能能與其余提升遷移率方法相結合。
在本發(fā)明實施例的以上討論中，許多附圖標記使用在肖特基接觸、接觸以及二極管中。雖然理想的肖特基接觸是陡峭的，本發(fā)明仍特別預先考慮到硅襯底與肖特基勢壘金屬之間可以插入中間層。本領域的普通技術人員能明了這樣的肖特基接觸被稱作“似肖特基”。因而，本發(fā)明特別預料到似肖特基接觸以及其它等價接觸在實現(xiàn)本發(fā)明時是有用的。此外，該中間層可能包含具有導體、半導體、和/或類似絕緣的特性。在優(yōu)選實施例中，此中間層包括硅化物。
雖然本發(fā)明已以優(yōu)選實施例揭示如上，然其并非用以限定本發(fā)明，任何本領域的普通技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視后附的權利要求所界定者為準。
權利要求
1.一種半導體裝置，包括襯底，具有第一區(qū)域及第二區(qū)域，該第一區(qū)域具有利用一組密勒指數(shù){i，j，k}來表示的第一晶向，該第二區(qū)域系具有利用一組密勒指數(shù){l，m，n}來表示的第二晶向，其中l(wèi)2+m2+n2＞i2+j2+k2；NMOS場效應晶體管形成于該第一區(qū)域上，以及一第二PMOS場效應晶體管形成于該第二區(qū)域上；以及似肖特基接觸與該襯底一同形成。
2.如權利要求1所述的半導體裝置，其中該第一晶向包含由{100}及{110}組成的晶向。
3.如權利要求1所述的半導體裝置，其中l(wèi)2+m2+n2≥2。
4.如權利要求1所述的半導體裝置，其中該似肖特基接觸包括MOS場效應晶體管源極/漏極。
5.如權利要求1所述的半導體裝置，其中該似肖特基接觸包括材料，其選自退火金屬、退火金屬硅化物、N型摻質、P型摻質，以及以上材料的組合。
6.如權利要求1所述的半導體裝置，其中該似肖特基接觸包括材料，其選自Mo、Ru、Ti、Ta、W、Hf、Er、Co、Ni、Pt、以上材料的硅化物，以及以上材料的組合。
7.如權利要求1所述的半導體裝置，其中該似肖特基接觸的厚度小于500埃。
8.如權利要求1所述的半導體裝置，其中該襯底包括掩埋介電質層，其中該掩埋介電質層的厚度介于10埃至200埃之間。
9.一種CMOS裝置，包括襯底，具有第一區(qū)域及第二區(qū)域，該第一區(qū)域具有第一晶向，該第二區(qū)域系具有第二晶向，其中該第一晶向與第二晶向不相同；NMOS場效應晶體管形成于該第一區(qū)域上，包括NMOS源極以及NMOS漏極，其中該NMOS源極與NMOS漏極至少當中之一包括似肖特基接觸；以及PMOS場效應晶體管形成于該第二區(qū)域上，包括PMOS源極以及PMOS漏極，其中該PMOS源極與PMOS漏極至少當中之一系包括似肖特基接觸。
10.如權利要求9所述的CMOS裝置，其中該第一晶向包含由{100}及{110}組成的晶向。
11.如權利要求9所述的CMOS裝置，其中該第一晶向利用一組密勒指數(shù){i，j，k}來表示，其中該第二晶向利用一組密勒指數(shù){l，m，n}來表示，以及其中l(wèi)2+m2+n2＞i2+j2+k2。
12.如權利要求11所述的CMOS裝置，其中l(wèi)2+m2+n2≥2。
13.如權利要求9所述的CMOS裝置，其中該似肖特基接觸包括材料，其選自退火金屬、退火金屬硅化物、N型摻質、P型摻質，以及以上材料的組合。
14.如權利要求9所述的CMOS裝置，其中該似肖特基接觸的厚度小于500埃。
15.如權利要求1所述的CMOS裝置，其中該襯底包括掩埋介電質層，其中該掩埋介電質層的厚度介于10埃至200埃之間。
全文摘要
本發(fā)明提供一半導體裝置，包括襯底，該襯底具有第一區(qū)域及第二區(qū)域，該第一區(qū)域具有利用一組利用密勒指數(shù){i，j，k}來表示的第一晶向，該第二區(qū)域系具有利用一組密勒指數(shù){l，m，n}來表示的第二晶向，其中l(wèi)
文檔編號H01L27/092GK1929139SQ20061012573
公開日2007年3月14日 申請日期2006年8月29日 優(yōu)先權日2005年9月6日
發(fā)明者葛崇祜, 柯志欣, 陳宏瑋, 李文欽, 季明華 申請人:臺灣積體電路制造股份有限公司