專利名稱：半導(dǎo)體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件制造，更具體地說，涉及在不同導(dǎo)電率的金屬氧化物半導(dǎo)體(MOS)器件的溝道區(qū)域中使用高應(yīng)力氮化物膜結(jié)合選擇性絕緣體上半導(dǎo)體(SOI)器件結(jié)構(gòu)產(chǎn)生應(yīng)力的方法。特別地，本發(fā)明方法使用壓縮和拉伸氮化物膜作為在淺溝槽隔離(STI)工藝中的雙襯墊氮化物，以在MOS晶體管的溝道區(qū)域中引入應(yīng)力。當(dāng)此方法應(yīng)用于選擇性SOI器件結(jié)構(gòu)時(shí)，可得到高應(yīng)力值。本發(fā)明還涉及利用本申請的方法制造的半導(dǎo)體結(jié)構(gòu)。
背景技術(shù)：
常規(guī)柵極長度和柵極介質(zhì)按比例縮放的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)不再產(chǎn)生器件性能的期望改進(jìn)。寄生電阻和電容成為利用每個(gè)新技術(shù)節(jié)點(diǎn)提高器件性能的基本限制因素。因此要求新的材料和器件結(jié)構(gòu)以克服降低器件性能的這些基本的縮放障礙。
克服這些影響的一個(gè)方法是通過增加在溝道中的載流子的遷移率增加金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的驅(qū)動電流。已公知，應(yīng)用機(jī)械應(yīng)力可以充分提高或降低半導(dǎo)體中的電子或空穴的遷移率；然而，還已知，電子和空穴對相同類型的應(yīng)力具有不同的響應(yīng)。例如，在電流流動的縱向上施加壓縮應(yīng)力對空穴遷移率有利，但是對電子遷移率有害。在縱向上施加拉伸應(yīng)力對電子遷移率有利，但是對空穴遷移率有害。
目前，現(xiàn)有技術(shù)的狀態(tài)是使用在硅化后沉積的應(yīng)力氮化物襯里，以向溝道施加縱向應(yīng)力并且因此增加CMOS器件的驅(qū)動電流。然而，急需發(fā)展一種集成方案，允許在合適的器件(nFET或pFET)上施加期望的應(yīng)力(壓縮或拉伸)以使CMOS技術(shù)的性能最大化。不幸的是，應(yīng)力襯里的使用已經(jīng)接近可以施加到CMOS器件的溝道上的應(yīng)力大小的極限。
鑒于上述原因，需要提供一種可選方法以在溝道中獲得具有期望應(yīng)力類型(對pFET是壓縮而對nFET是拉伸)的更高的應(yīng)力大小(并且從而獲得更高的遷移率)。

發(fā)明內(nèi)容
本發(fā)明提供了一種在不同導(dǎo)電率的MOS晶體管的溝道中使用高應(yīng)力氮化物膜結(jié)合選擇性絕緣體上半導(dǎo)體(SOI)器件結(jié)構(gòu)產(chǎn)生應(yīng)力的方法。更具體地說，本發(fā)明提供一種在淺溝槽隔離(STI)工藝中使用壓縮和拉伸氮化物膜作為雙襯墊氮化物的方法。當(dāng)本發(fā)明的此方法應(yīng)用于選擇性SOI器件結(jié)構(gòu)時(shí)，可得到高應(yīng)力值。“高應(yīng)力值”指利用本發(fā)明方法可以在溝道中獲得的應(yīng)力值在約500MPa的量級或更大。更具體地說，本發(fā)明方法在器件溝道中提供從約600到約700MPa的應(yīng)力范圍。本發(fā)明方法可以應(yīng)用于包括至少一個(gè)nFET器件區(qū)域和至少一個(gè)pFET器件區(qū)域的選擇性SOI器件結(jié)構(gòu)。
根據(jù)本發(fā)明，利用本發(fā)明方法可以將高應(yīng)力值引入到MOS器件的溝道區(qū)域中，其中與選擇性SOI器件結(jié)構(gòu)結(jié)合在MOS隔離工藝(例如，STI工藝)中使用雙應(yīng)力氮化物膜作為襯墊氮化物膜。雙應(yīng)力氮化物襯里指在晶片上沉積拉伸和壓縮兩種氮化物膜覆蓋期望的器件區(qū)域(例如nFET區(qū)域或pFET區(qū)域)。在常規(guī)體硅晶片中使用高應(yīng)力氮化物膜作為隔離工藝的襯墊氮化物膜沒有引入大量應(yīng)變，這是選擇性SOI結(jié)構(gòu)重要的原因。
這里使用的術(shù)語“選擇性SOI結(jié)構(gòu)”，指包括頂含Si半導(dǎo)體層和底含Si半導(dǎo)體層的SOI襯底，其中部分頂含Si半導(dǎo)體層通過分離掩埋氧化物區(qū)域與含Si半導(dǎo)體層分開。根據(jù)本發(fā)明，僅在最終存在MOS器件的源極/漏極結(jié)的區(qū)域下面存在分離掩埋氧化物；在MOS器件的溝道區(qū)域下面不存在分離掩埋氧化物區(qū)域。
通過下面的步驟形成選擇性SOI結(jié)構(gòu)，首先在器件的結(jié)下面提供橫向空隙，其將保持在其上引起的應(yīng)力并且最終用形成結(jié)構(gòu)的掩埋氧化物區(qū)域的氧化物填充。下面的橫向空隙在器件的邊緣處形成自由表面。自由表面圍繞器件的邊緣，當(dāng)施加機(jī)械應(yīng)力時(shí)允許表面處的含硅材料彎曲。拉伸氮化物膜提供將含Si材料的邊緣向中心拉的橫向力。作為來自氮化物襯墊的拉伸力的結(jié)果，含Si材料在邊緣處向上彎曲，在含Si溝道的中心產(chǎn)生壓縮應(yīng)變。當(dāng)壓縮氮化物用作襯墊氮化物時(shí)，壓縮氮化物膜在拉伸膜的相反方向提供力，并且作為結(jié)果，含Si材料在邊緣處向下彎曲，在含Si溝道的中心產(chǎn)生拉伸應(yīng)變。因此，為了在nFET和pFET上獲得期望類型的應(yīng)力，壓縮襯墊氮化物用于nFET器件并且拉伸襯墊氮化物用于pFET器件。另外，為了獲得高級別的應(yīng)力，必須在隨后具有選擇性SOI結(jié)構(gòu)的襯底上施加雙應(yīng)力襯墊氮化物，這對期望的驅(qū)動電流的增加是必須的。
總體上，本發(fā)明方法包括以下步驟提供含Si結(jié)構(gòu)，具有至少一個(gè)第一器件區(qū)域和至少一個(gè)第二器件區(qū)域，所述結(jié)構(gòu)在其中包括分離n摻雜區(qū)域；形成第一材料疊層，包括第一襯墊氧化物和具有第一應(yīng)力的構(gòu)圖第一氮化物膜，其中所述構(gòu)圖氮化物膜位于一個(gè)所述器件區(qū)域上；形成第二材料疊層，包括第二襯墊氧化物和具有與所述第一應(yīng)力的應(yīng)力類型不同的第二應(yīng)力的構(gòu)圖第二氮化物膜，其中所述構(gòu)圖第二氮化物膜位于不包括所述構(gòu)圖第一氮化物膜的一個(gè)所述器件區(qū)域上；在所述第一和第二器件區(qū)域之間在所述第一和第二材料疊層中形成溝槽，所述溝槽向下延伸穿過至少一個(gè)所述n摻雜區(qū)域；橫向蝕刻所述n摻雜區(qū)域以在所述溝槽的每側(cè)上形成保持所述上面的氮化物膜的應(yīng)力的空隙；以及用氧化物填充所述空隙和溝槽。
在填充步驟后，從該結(jié)構(gòu)移除所述第一和第二材料疊層的各層并且形成nFET和pFET器件。根據(jù)本發(fā)明，在該結(jié)構(gòu)處于壓縮應(yīng)力下的部分上形成pFET，而在該結(jié)構(gòu)處于拉伸應(yīng)力下的部分上形成nFET。該結(jié)構(gòu)具有選擇性SOI結(jié)構(gòu)以便nFET和pFET的結(jié)位于填充空隙上面，而器件溝道不是如此。
除了上述方法外，本發(fā)明還提供了包括應(yīng)力溝道區(qū)域的半導(dǎo)體結(jié)構(gòu)，其應(yīng)力在上述范圍內(nèi)。本發(fā)明的半導(dǎo)體結(jié)構(gòu)包括選擇性SOI襯底，包括頂和底含Si層，其在預(yù)定區(qū)域中由分離掩埋氧化物區(qū)域分開；至少一個(gè)nFET，包括源極/漏極擴(kuò)散區(qū)域和拉伸應(yīng)變溝道，位于所述襯底的一部分上；以及至少一個(gè)pFET，包括源極/漏極擴(kuò)散區(qū)域和壓縮應(yīng)變溝道，位于所述襯底的另一部分上，其中所述至少一個(gè)nFET和所述至少一個(gè)pFET的所述源極/漏極擴(kuò)散區(qū)域位于所述分離掩埋氧化物區(qū)域上，并且所述應(yīng)變溝道不位于所述分離掩埋氧化物區(qū)域上。


圖1(通過截面圖)示出了在本發(fā)明中利用的選擇性SOI結(jié)構(gòu)的示意圖。
圖2A-2B(通過截面圖)示出了具有拉伸氮化硅SiN層(圖2A)和壓縮SiN層(圖2B)的選擇性SOI結(jié)構(gòu)的示意圖。
圖3-11(通過截面圖)示出了本發(fā)明的基本工藝步驟的示意圖。
具體實(shí)施例方式
下面將通過參考隨后的描述和結(jié)合本申請的附圖更詳細(xì)地描述本發(fā)明，其提供了用于在不同導(dǎo)電率的MOS晶體管的溝道區(qū)域中產(chǎn)生應(yīng)力的方法以及利用該方法形成的結(jié)構(gòu)。注意，本申請的附圖用于說明目的，因此沒有按比例畫出。
根據(jù)本發(fā)明，向MOS器件的溝道施加大應(yīng)力有兩個(gè)關(guān)鍵特征(1)在STI隔離工藝中使用雙應(yīng)力氮化物膜作為襯墊氮化物以及，(2)必須向隨后具有選擇性SOI器件結(jié)構(gòu)的結(jié)構(gòu)施加雙氮化物隔離工藝。雙應(yīng)力氮化物襯里指在晶片上沉積拉伸和壓縮氮化物膜覆蓋期望的器件區(qū)域(nFET或pFET)。在標(biāo)準(zhǔn)體硅晶片中使用高應(yīng)力氮化物膜作為STI工藝的襯墊氮化物不能在硅中引入大量應(yīng)變，這是選擇性SOI結(jié)構(gòu)重要的原因。選擇性SOI結(jié)構(gòu)允許在含Si材料下面形成橫向空隙，其將最終包括器件的S/D結(jié)。下面的橫向空隙在器件的邊緣產(chǎn)生自由表面。圍繞器件邊緣的自由表面，當(dāng)施加機(jī)械應(yīng)力時(shí)，允許表面處的含硅材料彎曲。從隔離溝槽的底邊延伸的這些橫向空隙，保持通過上面的應(yīng)力氮化物層引起的應(yīng)力。另外，這些空隙隨后由氧化物填充，形成選擇性SOI襯底的掩埋氧化物區(qū)域。填充空隙的氧化物與填充溝槽隔離區(qū)域的氧化物接觸。
圖1示出了本發(fā)明使用的選擇性SOI結(jié)構(gòu)。具體地，SOI結(jié)構(gòu)10包括頂含Si半導(dǎo)體層16和底含Si半導(dǎo)體層12，其中部分頂含Si半導(dǎo)體層16與底含Si半導(dǎo)體層12通過分離掩埋氧化物區(qū)域14隔開。根據(jù)本發(fā)明，分離掩埋氧化物區(qū)域14存在于最終將接收MOS晶體管的源極/漏極結(jié)的頂含Si半導(dǎo)體層的區(qū)域下面。在將存在MOS溝道的頂含Si半導(dǎo)體層的區(qū)域下面不存在分離掩埋氧化物。本發(fā)明中使用的選擇性SOI結(jié)構(gòu)先前已經(jīng)在2003年6月26日提交的共同待審和共同受讓的美國專利申請No.10/604,102和2004年1月8號提交的10/754,320中進(jìn)行了描述，在此引入這兩個(gè)的整個(gè)內(nèi)容作為參考。注意，圖1還示出了標(biāo)記為STI的溝槽隔離區(qū)域的存在。
在當(dāng)前的整個(gè)申請中使用的術(shù)語“含Si半導(dǎo)體”指任何包括硅的半導(dǎo)體材料。此含Si半導(dǎo)體材料的示意性實(shí)例包括，但不僅限于Si，SiGe，SiGeC，SiC，Si/Si，Si/SiC，Si/SiGe，以及Si/SiGeC。優(yōu)選，含Si層12和16都由Si構(gòu)成。含Si層12和16可以摻雜或未摻雜。
SOI襯底的頂含Si層16優(yōu)選具有從約50nm到約200nm的厚度，更優(yōu)選具有從約75nm到約100nm的厚度。底含Si層12的厚度優(yōu)選從約500μm到約750μm。分離掩埋氧化物區(qū)域14可以是結(jié)晶或非晶氧化物，優(yōu)選具有從約30到約100nm的厚度。
圖2A示出了當(dāng)在表面上存在高拉伸應(yīng)力(應(yīng)力＞1GPa)時(shí)含Si材料如何彎曲。拉伸氮化物膜提供將含Si材料的邊緣向中心拉的橫向力。作為來自襯墊氮化物的拉伸力的結(jié)果，含Si材料在邊緣向上彎曲，在含Si材料溝道的中心產(chǎn)生壓縮應(yīng)變。圖2B示出了當(dāng)壓縮氮化物用作襯墊氮化物時(shí)的實(shí)例。壓縮氮化物膜在拉伸膜的相反方向提供力并且作為結(jié)果含Si材料在邊緣處向下彎曲，在含Si材料溝道的中心產(chǎn)生拉伸應(yīng)變。因此，為了在nFET和pFET上獲得期望類型的應(yīng)力，壓縮襯墊氮化物必須用于nFET器件，并且拉伸襯墊氮化物用于pFET。另外，為了獲得對期望的驅(qū)動電流的增加所必須的高級別的應(yīng)力，必須在襯底例如最終具有選擇性SOI結(jié)構(gòu)的結(jié)構(gòu)上施加雙應(yīng)力襯墊氮化物。
現(xiàn)在參考圖3-11，其通過截面圖示出了本發(fā)明的基本工藝步驟。具體地，圖3示出了在制造本發(fā)明的結(jié)構(gòu)中使用的初始結(jié)構(gòu)100。如所示，初始結(jié)構(gòu)100包括體含Si襯底102，其中形成n摻雜區(qū)域104。該初始結(jié)構(gòu)還包括第一器件區(qū)域101A和第二器件區(qū)域101B。第一器件區(qū)域101A是將要形成nFET或pFET的區(qū)域，而第二器件區(qū)域101B是將在隨后形成與在第一器件區(qū)域中的FET相比具有相反導(dǎo)電類型的FET的區(qū)域。
n摻雜區(qū)域104是隨后將在其中形成SOI襯底10的掩埋絕緣體14的區(qū)域。優(yōu)選在體含Si襯底100的上表面處或附近形成n摻雜區(qū)域104?！案浇敝竛摻雜區(qū)域104的上表面在距體含Si襯底102的上表面約50nm或更小內(nèi)。
利用掩蔽離子注入工藝形成n摻雜區(qū)域104。在后面的工藝流程中，對未摻雜區(qū)域具有選擇性地蝕刻掉n摻雜區(qū)域104，形成空隙；該空隙將有助于保持由上面的應(yīng)力氮化物膜引起的應(yīng)力并且用形成選擇性SOI襯底的分離掩埋氧化物區(qū)域的氧化物填充，。在形成n摻雜區(qū)域104中使用的注入核素優(yōu)選As，P或Sb。在形成n摻雜區(qū)域104中使用的注入能量優(yōu)選在從約5KeV到約20KeV的范圍內(nèi)，并且優(yōu)選使用從約5E14到約2E15原子/cm2的離子劑量。在注入后退火，以使n型摻雜劑激活和擴(kuò)散。體含Si襯底102將變?yōu)檫x擇性SOI襯底10的底含Si襯底12，如圖1中所示。
圖4示出了在初始結(jié)構(gòu)100頂部形成含Si層106后的結(jié)構(gòu)。通過外延生長工藝形成含Si層106，用作如圖1所示的選擇性SOI襯底10的頂含Si層16。含Si層106的厚度變化依賴于SOI層的期望厚度和隨后形成的源極/漏極結(jié)的深度。優(yōu)選，含Si層106的厚度從約5到約100nm。
下一步，在結(jié)構(gòu)上形成包括第一襯墊氧化物110和具有第一應(yīng)力(拉伸或壓縮)的第一氮化物膜112的第一材料疊層108，如圖4所示。根據(jù)本發(fā)明，第一襯墊氧化物110位于第一氮化物膜112下面，在含Si層106的表面上。通過常規(guī)的熱氧化工藝或如化學(xué)氣相沉積、等離子體增強(qiáng)化學(xué)氣相沉積、蒸發(fā)、化學(xué)溶液沉積和原子層沉積的常規(guī)沉積工藝形成第一襯墊氧化物110。第一襯墊氧化物110優(yōu)選具有從約2到約10nm的厚度。利用如化學(xué)氣相沉積(CVD)或等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)的常規(guī)沉積工藝形成具有第一應(yīng)力的第一氮化物膜112。具有第一應(yīng)力的第一氮化物膜112的厚度優(yōu)選從約30到約100nm。
然后，從器件區(qū)域的一個(gè)上選擇蝕刻掉具有第一應(yīng)力的第一氮化物膜112，以便剩余第一氮化物膜112存在于對隨后在其中形成的MOS器件的驅(qū)動電流具有最大效果的器件區(qū)域中。因此，例如，如果拉伸SiN膜用作膜112，選擇蝕刻工藝從隨后將形成nFET器件的器件區(qū)域移除拉伸SiN膜。如果壓縮膜用作膜112，從隨后將形成pFET器件的器件區(qū)域選擇移除壓縮SiN膜。通過首先向膜112的上表面提供光致抗蝕劑，并且隨后利用常規(guī)光刻工藝在光致抗蝕劑中形成圖形(即，將光致抗蝕劑在輻射圖形中曝光并且利用常規(guī)抗蝕劑顯影劑顯影曝光后的光致抗蝕劑)，實(shí)現(xiàn)選擇蝕刻。在光刻后，實(shí)施對氧化物具有選擇性地移除氮化物的蝕刻工藝。該蝕刻工藝可以包括如反應(yīng)離子蝕刻，等離子體蝕刻，離子束蝕刻或激光燒蝕的任何干蝕刻技術(shù)?？蛇x地，還可以使用利用化學(xué)蝕刻劑的濕蝕刻技術(shù)。在本發(fā)明的一個(gè)實(shí)施例中，最終結(jié)構(gòu)包括在未構(gòu)圖襯墊氧化物110的頂部的構(gòu)圖第一氮化物膜112，如圖5所示。雖然在第二器件區(qū)域101B上示出了構(gòu)圖第一氮化物膜112，但是本發(fā)明還預(yù)期構(gòu)圖第一氮化物膜112僅位于第一器件區(qū)域101A上的情況。
下一步，在圖5示出的結(jié)構(gòu)上形成包括第二襯墊氧化物116和具有與第一氮化物膜112的應(yīng)力類型不同的第二應(yīng)力的第二氮化物膜118的第二材料層114。在第一襯墊氧化物110和構(gòu)圖氮化物膜112的暴露表面上形成第二襯墊氧化物116。第二襯墊氧化物116用于在隨后構(gòu)圖第二氮化物膜118期間保護(hù)第一氮化物膜112。第二襯墊氧化物116和第二氮化物膜118的工藝和厚度類似于上面對第一襯墊氧化物110和第一氮化物膜112的那些描述。在圖6中示出了包括第二材料層114的結(jié)構(gòu)。
隨后，構(gòu)6中示出的結(jié)構(gòu)(如上所述)以從先前包括第一氮化物膜112的結(jié)構(gòu)區(qū)域移除第二氮化物膜118。在圖7中示出了此結(jié)構(gòu)。如圖所示，第一器件區(qū)域101A僅包括，例如，第二氮化物膜118，而第二器件區(qū)域101B僅包括第一氮化物膜112?？梢愿鶕?jù)隨后在具體區(qū)域形成的器件的類型轉(zhuǎn)換第一和第二氮化物膜的位置。在一個(gè)實(shí)施例中，第一器件區(qū)域101A是由壓縮氮化物膜118覆蓋的nFET器件區(qū)域，而第二器件區(qū)域101B是由拉伸氮化物膜112覆蓋的pFET器件區(qū)域。在另一個(gè)實(shí)施例中，第一器件區(qū)域101A是由拉伸氮化物膜118覆蓋的pFET器件區(qū)域，而第二器件區(qū)域101B是由壓縮氮化物膜112覆蓋的nFET器件區(qū)域。再次強(qiáng)調(diào)，壓縮膜導(dǎo)致溝道在拉伸應(yīng)變下，而拉伸膜導(dǎo)致溝道在壓縮應(yīng)變下。
圖8示出了在圖7示出的結(jié)構(gòu)中形成至少一個(gè)溝槽開口120后的結(jié)構(gòu)。如圖所示，在第一和第二器件區(qū)域(分別為101A和101B)之間形成溝槽開口120，向下延伸并且穿過至少一個(gè)未摻雜區(qū)域104。通過光刻和蝕刻形成溝槽開口120。蝕刻工藝可以包括單蝕刻(濕或干)或其組合。
圖9示出了在執(zhí)行可以從含Si材料中形成空隙122的結(jié)構(gòu)移除n摻雜區(qū)域104的橫向蝕刻工藝后形成的結(jié)構(gòu)。此步驟對在位于空隙上的含Si材料中產(chǎn)生應(yīng)力是必需的。利用與未摻雜半導(dǎo)體區(qū)域相比對n摻雜區(qū)域104具有選擇性的任何蝕刻工藝執(zhí)行橫向蝕刻。例如，在本發(fā)明的此步驟中可以使用在氯，即Cl2中的干蝕刻。
注意，橫向蝕刻后，表面附近的含Si材料自由彎曲，由拉伸和壓縮氮化硅膜提供的力引起，如上面關(guān)于圖2A和2B的描述。結(jié)果，在溝道區(qū)域中的含Si材料為高應(yīng)變(即，在拉伸應(yīng)變氮化硅膜下的含Si材料處在壓縮應(yīng)變下，而在壓縮應(yīng)變氮化硅膜下的含Si材料處在拉伸應(yīng)變下)
下一步，如在圖10中所示，利用如等離子體輔助化學(xué)氣相沉積的常規(guī)沉積工藝用氧化物填充由上述橫向蝕刻工藝產(chǎn)生的至少一個(gè)溝槽開口120和空隙122。注意，與溝槽隔離區(qū)域124連接的氧化物填充空隙123形成圖1中示出的分離和掩埋氧化物區(qū)域14。沉積后，使用如化學(xué)機(jī)械拋光(CMP)和/或研磨的平整化工藝以完成溝槽隔離區(qū)域124的形成。提及的一個(gè)關(guān)鍵方面是在由氮化物膜產(chǎn)生的含Si溝道中的應(yīng)變因?yàn)檠趸锏奶畛浔Ａ粼诤琒i材料中。
然后對圖10中示出的結(jié)構(gòu)進(jìn)行另一個(gè)平整化工藝，該工藝從該結(jié)構(gòu)移除任何殘留的襯墊氧化物和氮化物膜并且其后利用常規(guī)的CMOS工藝在平整化結(jié)構(gòu)的表面上形成的MOS器件。本發(fā)明的此步驟提供圖11中示出的結(jié)構(gòu)，其中在第一器件區(qū)域101A中形成第一導(dǎo)電類型的第一FET 126并且在第二器件區(qū)域101B中形成不同于第一導(dǎo)電類型的第二導(dǎo)電類型的第二FET 128。具體地，在處于拉伸應(yīng)變下的區(qū)域中形成nFET而在處于壓縮應(yīng)變下的區(qū)域中形成pFET。
如上所述，利用本領(lǐng)域的技術(shù)人員公知的常規(guī)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝步驟形成FET。例如可以通過首先在SOI襯底的頂含Si層的上表面上形成柵極介質(zhì)層130形成每個(gè)FET。本發(fā)明中使用的術(shù)語“柵極介質(zhì)”指典型地用作MOSFET的柵極介質(zhì)的如氧化物，氮化物或氧氮化物的任何絕緣材料。通過如化學(xué)氣相沉積(CVD)，等離子體輔助CVD，原子層沉積，物理氣相沉積，或其它類似沉積工藝的常規(guī)沉積工藝形成柵極介質(zhì)130?？蛇x地，可以通過熱氧化，氮化或氧氮化工藝形成柵極介質(zhì)130。優(yōu)選柵極介質(zhì)130的厚度從約1到約10nm。
在柵極介質(zhì)形成后，在柵極介質(zhì)的頂部形成柵極導(dǎo)體132。柵極導(dǎo)體132可以包括任何導(dǎo)電材料，包括例如，摻雜多晶硅，導(dǎo)電元素金屬，導(dǎo)電元素金屬的合金，導(dǎo)電元素金屬的硅化物，導(dǎo)電元素金屬的氮化物，或其任意組合。在柵極導(dǎo)體132的內(nèi)部或頂部形成擴(kuò)散阻擋層和/或介質(zhì)覆層。可以通過如CVD，等離子體輔助CVD，蒸發(fā)，濺射，電鍍或其它類似沉積工藝的常規(guī)沉積工藝形成柵極導(dǎo)體132。當(dāng)應(yīng)用多晶硅時(shí)，多晶硅柵極導(dǎo)體是原位或通過沉積并隨后進(jìn)行離子注入形成的摻雜材料。柵極導(dǎo)體132的厚度優(yōu)選從約100到約300nm。
注意，不同導(dǎo)電率的FET的柵極介質(zhì)和柵極導(dǎo)體可以由相同的材料構(gòu)成或者使用不同的柵極介質(zhì)和/或柵極導(dǎo)體。
在形成柵極導(dǎo)體之后，通過光刻和蝕刻構(gòu)圖柵極導(dǎo)體特別是柵極介質(zhì)。下一步，優(yōu)選在至少構(gòu)圖柵極導(dǎo)體的暴露側(cè)壁上形成(通過沉積和蝕刻)絕緣隔離物(未示出)。在形成隔離物之后，在SOI襯底的頂含Si層中通過離子注入和退火形成源極/漏極擴(kuò)散區(qū)域134。如所示，源極/漏極區(qū)域134位于SOI結(jié)構(gòu)的氧化物填充空隙區(qū)域上(例如，掩埋氧化物區(qū)域)。
退火引起注入摻雜劑的擴(kuò)散。擴(kuò)散的范圍決定在SOI襯底的頂含Si層中的溝道區(qū)域的長度。這樣設(shè)置溝道區(qū)域136以便其下面沒有掩埋氧化物存在。
應(yīng)該強(qiáng)調(diào)，不必需要使用常規(guī)應(yīng)力襯里和/或鑲嵌應(yīng)力區(qū)域即可在溝道區(qū)域136中產(chǎn)生應(yīng)力。如上所述，通過在包括雙應(yīng)力氮化物襯墊膜的結(jié)構(gòu)中提供橫向空隙在含Si材料中形成高應(yīng)力溝道。從該結(jié)構(gòu)移除在STI區(qū)域的形成中使用的這些襯墊膜，并且隨后在其上形成CMOS器件。
雖然這里參考具體的實(shí)施例，特征和方面描述了本發(fā)明，應(yīng)該知道，本發(fā)明沒有因此受限制，而是有用地延伸到其它修改，變化，應(yīng)用和實(shí)施例，并且因此所有這樣的其它修改，變化，應(yīng)用和實(shí)施例都被認(rèn)為在本發(fā)明的精神和范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括選擇性SOI襯底，包括頂和底含Si層，其在預(yù)定區(qū)域中由分離掩埋氧化物區(qū)域分開；至少一個(gè)nFET，包括源極/漏極擴(kuò)散區(qū)域和拉伸應(yīng)變溝道，位于所述襯底的一部分上；以及至少一個(gè)pFET，包括源極/漏極擴(kuò)散區(qū)域和壓縮應(yīng)變溝道，位于所述襯底的另一部分上，其中所述至少一個(gè)nFET和所述至少一個(gè)pFET的所述源極/漏極擴(kuò)散區(qū)域位于所述分離掩埋氧化物區(qū)域上，并且所述應(yīng)變溝道不位于所述分離掩埋氧化物區(qū)域上。
2.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述頂含Si層包括外延含Si層。
3.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述底含Si層是體含Si材料。
4.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述分離掩埋氧化物區(qū)域具有從約30到約100nm的厚度。
5.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述分離掩埋氧化物區(qū)域從氧化物填充溝槽隔離區(qū)域的底邊延伸。
6.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述至少一個(gè)pFET和所述至少一個(gè)nFET每個(gè)都包括柵極介質(zhì)和柵極導(dǎo)體。
7.根據(jù)權(quán)利要求6的半導(dǎo)體結(jié)構(gòu)，其中所述柵極介質(zhì)包括絕緣氧化物，氮化物或氧氮化物。
8.根據(jù)權(quán)利要求6的半導(dǎo)體結(jié)構(gòu)，其中所述柵極導(dǎo)體包括摻雜多晶硅，導(dǎo)電元素金屬，導(dǎo)電元素金屬的合金，導(dǎo)電元素金屬的硅化物，導(dǎo)電元素金屬的氮化物或其組合。
9.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述應(yīng)變溝道具有約500MPa或更大的應(yīng)力值。
10.根據(jù)權(quán)利要求9的半導(dǎo)體結(jié)構(gòu)，其中所述應(yīng)力值從約600到約700MPa。
11.根據(jù)權(quán)利要求9的半導(dǎo)體結(jié)構(gòu)，其中獲得所述應(yīng)力值不需要在所述至少一個(gè)nFET或所述至少一個(gè)pFET周圍存在上面的應(yīng)力氮化物膜。
12.一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括如下步驟提供含Si結(jié)構(gòu)，具有至少一個(gè)第一器件區(qū)域和至少一個(gè)第二器件區(qū)域，所述結(jié)構(gòu)在其中包括分離n摻雜區(qū)域；形成第一材料疊層，包括第一襯墊氧化物和具有第一應(yīng)力的構(gòu)圖第一氮化物膜，其中所述構(gòu)圖氮化物膜位于一個(gè)所述器件區(qū)域上；形成第二材料疊層，包括第二襯墊氧化物和具有與所述第一應(yīng)力的應(yīng)力類型不同的第二應(yīng)力的構(gòu)圖第二氮化物膜，其中所述構(gòu)圖第二氮化物膜位于不包括所述構(gòu)圖第一氮化物膜的一個(gè)所述器件區(qū)域上；在所述第一和第二器件區(qū)域之間在所述第一和第二材料疊層中形成溝槽，所述溝槽向下延伸穿過至少一個(gè)所述n摻雜區(qū)域；橫向蝕刻所述n摻雜區(qū)域以在所述溝槽的每側(cè)上形成保持所述上面的氮化物膜的應(yīng)力的空隙；以及用氧化物填充所述空隙和溝槽。
13.根據(jù)權(quán)利要求12的方法，其中所述形成所述含Si結(jié)構(gòu)的步驟包括在體含Si襯底中在其表面處或附近注入所述n摻雜區(qū)域，并且在所述體含Si襯底上形成外延含硅層。
14.根據(jù)權(quán)利要求13的方法，其中所述注入步驟包括掩蔽離子注入工藝，其中使用As，P或Sb作為n型摻雜劑。
15.根據(jù)權(quán)利要求13的方法，其中在從約5到約20keV的能量下執(zhí)行所述注入步驟，并且使用從約5E14到約2E15原子/cm2的離子劑量。
16.根據(jù)權(quán)利要求12的方法，其中所述n摻雜區(qū)域位于體含Si襯底的表面處或附近。
17.根據(jù)權(quán)利要求11的方法，其中所述構(gòu)圖第一氮化物膜位于將制造nFET的器件區(qū)域中，所述構(gòu)圖第一氮化物膜具有壓縮應(yīng)變，并且所述構(gòu)圖第二氮化物膜位于將制造pFET的器件區(qū)域中，所述構(gòu)圖第二氮化物膜具有拉伸應(yīng)變。
18.根據(jù)權(quán)利要求17的方法，還包括從所述含Si結(jié)構(gòu)移除所述第一和第二材料疊層并且形成至少一個(gè)pFET和至少一個(gè)nFET，其中在包括所述構(gòu)圖第二氮化物膜的區(qū)域中形成所述至少一個(gè)pFET并且在包括所述構(gòu)圖第一氮化物膜的區(qū)域中形成所述至少一個(gè)nFET。
19.根據(jù)權(quán)利要求12的方法，其中所述構(gòu)圖第一氮化物膜位于將制造pFET的器件區(qū)域中，所述構(gòu)圖第一氮化物膜具有拉伸應(yīng)變，并且所述構(gòu)圖第二氮化物膜位于將制造nFET的器件區(qū)域中，所述構(gòu)圖第二氮化物膜具有壓縮應(yīng)變。
20.根據(jù)權(quán)利要求19的方法，還包括從所述含Si結(jié)構(gòu)移除所述第一和第二材料疊層并且形成至少一個(gè)pFET和至少一個(gè)nFET，其中在包括所述構(gòu)圖第一氮化物膜的區(qū)域中形成所述至少一個(gè)pFET并且在包括所述構(gòu)圖第二氮化物膜的區(qū)域中形成所述至少一個(gè)nFET。
全文摘要
本發(fā)明提供了一種用于在不同導(dǎo)電率的MOS晶體管的溝道中，使用高應(yīng)力氮化物膜結(jié)合選擇性絕緣體上半導(dǎo)體(SOI)器件結(jié)構(gòu)產(chǎn)生應(yīng)力的方法。具體地，提供了一種在淺溝槽隔離(STI)工藝中使用壓縮和拉伸氮化物膜的方法。當(dāng)此方法應(yīng)用于選擇性SOI結(jié)構(gòu)時(shí)，可獲得高應(yīng)力值。
文檔編號H01L21/84GK1941387SQ200610115738
公開日2007年4月4日 申請日期2006年8月15日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者D·奇丹巴爾拉奧, W·K·漢森, K·里姆, W·C·威爾 申請人:國際商業(yè)機(jī)器公司