專利名稱：在等離子體蝕刻處理期間保護硅或碳化硅電極表面免于形態(tài)改性的方法
背景在制造如集成電路的半導體基產品期間，可以采用蝕刻和/或沉積步驟形成或除去半導體基材上的材料層。常規(guī)的蝕刻程序使處理氣體激發(fā)成等離子態(tài)，以等離子體蝕刻半導體基材上的材料。
由于等離子體處理在等離子體處理室之內進行，可以改性等離子體處理室的內表面。由于通過等離子體放電以及伴隨半導體基材處理中的各種反應產生的高能離子、光子和各種中性原子和分子的通量，可以發(fā)生表面改性。
概述提供了在部件表面上形成保護性聚合物涂層的方法，所述部件暴露于等離子體處理設備中的等離子體作用。所述方法的優(yōu)選實施方案包括將氣體組合物供應到等離子體處理室中，所述等離子體處理室包含一種或多種硅或碳化硅部件，和由氣體組合物產生等離子體以在一種或多種部件上形成聚合物涂層。
在一個優(yōu)選實施方案中，等離子體處理室包含硅或碳化硅電極以及與電極相對的基材支架。通過由氣體組合物產生等離子體在至少一部分暴露于等離子體的電極表面上形成聚合物涂層。
優(yōu)選用于形成保護性聚合物涂層的氣體組合物包括至少一種能夠在硅或碳化硅電極上形成聚合物涂層的烴、碳氟化合物和/或氫氟烷(hydrofluorocarbon)前體。也可以使用這些氣體的氣體前體。優(yōu)選在整個或部分隨后的半導體基材在等離子體處理室中的等離子體蝕刻期間，聚合物涂層保持在暴露于等離子體的電極表面上。
還提供了在暴露于等離子體的硅或碳化硅電極表面上形成保護性聚合物涂層的方法，其作為室清洗處理的一部分。所述方法的優(yōu)選實施方案包括將含氧的清洗氣體組合物供應到等離子體處理室中，所述等離子體處理室不含產品晶片。所述室包含具有暴露于等離子體的表面的硅或碳化硅電極。室中也可以存在一種或多種另外的硅和/或碳化硅部件。這些其它部件可以包括例如聚焦環(huán)和等離子體約束環(huán)。將清洗氣體組合物激發(fā)成等離子態(tài)以清洗室的內部。接下來，將涂覆氣體組合物供應到室中并激發(fā)以生產等離子體?？梢栽谝徊糠只蛘麄€暴露于等離子體的電極表面上形成聚合物涂層。任選地可以在暴露于等離子體的一種或多種其它硅和/或碳化硅部件表面上形成聚合物涂層，所述部件可以包含在室中。
還提供了蝕刻半導體基材的方法的優(yōu)選實施方案，其包括將涂覆氣體組合物供應到等離子體處理室中，所述等離子體處理室包含具有暴露于等離子體的表面的硅或碳化硅電極和與電極相對的基材支架。將涂覆氣體組合物激發(fā)成等離子態(tài)。在一部分或整個暴露于等離子體的電極表面上形成聚合物涂層。任選地還可以在暴露于等離子體的一種或多種其它硅和/或碳化硅部件表面上形成涂層，所述部件可以包含在室中。隨后，由蝕刻氣體組合物形成等離子體，以蝕刻支持在基材支架上的半導體基材。


圖1顯示了使用掃描電子顯微鏡(SEM)拍攝的形態(tài)改性的硅電極表面的顯微照片。
圖2顯示了以較高放大倍數拍攝的如圖1中所示的形態(tài)改性的電極表面的SEM顯微照片。
圖3顯示了形態(tài)改性的硅電極表面。
圖4顯示了黑色硅的特征(feature)尺寸(長度)和蝕刻時間之間的關系圖。
圖5顯示了例舉的電容耦合型等離子體處理設備，其可用于進行在此描述方法的優(yōu)選實施方案。
優(yōu)選實施方案的詳細說明平行板等離子體處理室包括上電極和下電極。在等離子體處理期間，上電極的底面典型地面對基材支架，半導體基材支持在基材支架上。這類等離子體處理室適于進行提供在半導體基材上的各種材料如電介質材料的等離子體蝕刻處理。在等離子體蝕刻處理期間，將蝕刻氣體供應到等離子體處理室和通過對至少電極之一供電生產等離子體。選擇處理條件以便將特征蝕刻在半導體基材材料中。
例如平行板等離子體處理室的上電極可以由硅或碳化硅組成。已經確定通過高能離子、光子和各種中性原子和分子的通量可以形態(tài)上改性暴露于等離子體的上電極表面，包括底面，所述高能離子、光子和各種中性原子和分子由等離子體放電和發(fā)生在半導體基材處理中的各種反應產生。暴露于等離子體的電極表面的“形態(tài)變化”的特征在于它表面形貌方面的變化。表面形貌變化是由跨越表面的材料的不均勻除去引起的，如跨越上電極底面的寬度(例如，直徑)，其導致暴露于等離子體的表面區(qū)具有不同形貌。形態(tài)改性的表面與未改性的表面區(qū)相比具有微粗糙度區(qū)。其它暴露于等離子體的硅和/或碳化硅部件也可以受到類似的形態(tài)改性。
作為另一個實例，已經發(fā)現硅電極表面形態(tài)變化源于某些等離子體蝕刻處理和在包含電極的等離子體處理室中使用的處理條件，其特征為存在針狀或桿狀微尺寸特征。圖1和2顯示了包括這些微特征的形態(tài)改性的硅表面的SEM顯微照片。圖3顯示了在暴露于等離子體的硅的上電極底面周邊區(qū)(延伸表面)的黑色硅形成。如圖所示，針狀微特征是密集的。所述特征可以典型地具有約10nm(0.01μm)至約50000nm(50μm)的長度(在有些情況下可以具有高達約1mm甚至更大的長度)，和可以典型地具有約10nm至約50μm的寬度。
例如繼室中的電介質材料如氧化硅和低k電介質材料的等離子體蝕刻處理之后，在硅電極表面例如上電極表面上觀察到如圖1-3所示的特征。已發(fā)現形成這些特征更有利的條件包括例如高N2、低O2和低CF流速，和用于產生等離子體的適度的RF功率電平。形態(tài)改性的表面可以包括一種或多種改變的表面區(qū)，例如改變的周邊表面區(qū)和/或中心表面區(qū)。
如圖1-3所示的改變的表面形態(tài)通常稱作“黑色硅(blacksilicon)”。由于在等離子體處理操作期間通過沉積在表面上的污染物使表面微屏蔽，可以在暴露于等離子體的硅表面上形成“黑色硅”。微屏蔽表面區(qū)可以為約10nm至約10微米的規(guī)模。盡管不希望受限于任何特別的理論，仍認為在暴露于等離子體的硅電極(或其它硅部件)表面上的黑色硅形成是由于在等離子體處理操作期間在硅電極上的非鄰接聚合物沉積而發(fā)生的。例如，在蝕刻半導體基材上的電介質材料如氧化硅或低k電介質材料層的主蝕刻步驟期間，可以在暴露于等離子體的表面例如硅的上電極底面上形成非鄰接聚合物沉積物。聚合物沉積物典型地形成三維、島狀形態(tài)，其選擇地保護下面的表面免于蝕刻。一旦形成針狀形態(tài)，聚合物沉積物則優(yōu)先形成在針尖上，因此在連續(xù)基材的主蝕刻步驟期間加速了微屏蔽進程和黑色硅的蔓延。微屏蔽表面區(qū)的不均勻、各向異性蝕刻(例如，沿垂直于宏觀底部電極表面的方向)導致表面上形成密集、針狀或桿狀特征，如圖1和2所示的這些。這些特征可以防止光從硅表面的改變區(qū)反射，其導致了那些區(qū)具有黑的外觀。
還確定了如圖1和2所示的長度相對于蝕刻時間而增加，如圖4中的典型低k電介質蝕刻處理的曲線圖所示。
除了在硅上形成黑色硅之外，在碳化硅上還可以形成與針狀或桿狀特征形態(tài)結構相似的形態(tài)，所述針狀或桿狀特征在改變的硅表面區(qū)產生黑的外觀。這些碳化硅表面的改變區(qū)在此指的是“黑色碳化硅”。還可以通過高能離子、光子和各種中性原子和分子的通量改變暴露于等離子體的碳化硅電極表面的形態(tài)，所述高能離子、光子和各種中性原子和分子由等離子體放電和發(fā)生在半導體基材處理中的各種反應產生。這些等離子體誘導的損壞和反應可以導致改進的碳化硅電極表面的形態(tài)變化。
并不希望在平行板(例如，電容耦合型)等離子體處理室的暴露于等離子體的電極表面上形成黑色硅或黑色碳化硅，因為黑色硅和黑色碳化硅增加了表面的暴露于等離子體的表面面積。當黑色硅或黑色碳化硅的形成范圍變得“過大”時，即改變的表面積和/或特征的尺寸變得過大(例如，超過某一面積或長度)時，黑色硅或黑色碳化硅可以導致處理變化。因此，在處理室中的一組晶片的單晶片處理期間，在晶片上觀察到的等離子體蝕刻速率可以從晶片至晶片和/或跨越晶片表面變化。例如，已經發(fā)現在半導體基材的表面區(qū)即較接近存在黑色硅的電極區(qū)，半導體基材的蝕刻速率可以顯著降低(例如，從約10％降低至約20％)。通過黑色硅或黑色碳化硅的過度形成，也可以顯著降低跨越晶片的蝕刻均勻性。
考慮到上述問題，所述問題源于平行板例如電容耦合型等離子體處理室的暴露于等離子體的硅或碳化硅電極表面的形態(tài)變化，如通過反應相關的損壞(例如，過量的黑色硅或黑色碳化硅形成)，或通過轟擊相關的損壞，相對于這些損壞希望對電極提供保護。
因此，在等離子體處理室中等離子體蝕刻半導體基材之前，提供了在包含硅或碳化硅電極的等離子體處理室中進行的方法。電極優(yōu)選為電容耦合型等離子體處理室的上電極。電極可以是新電極(即，沒有用于等離子體處理的電極)、再磨光電極(即，已經在同一室或另一室中用于等離子體處理并再磨光的電極)或已經在同一室或另一室用于等離子體處理但沒有再磨光的電極。優(yōu)選電極不包括任何黑色硅或在暴露于等離子體的表面例如底面上不包括任何黑色硅。然而，暴露于等離子體的電極表面可以具有一些級別的黑色硅或黑色碳化硅，只要它在室中晶片的等離子體蝕刻期間不導致不希望的處理變化。
在涂層處理后隨后進行的等離子體蝕刻處理能夠導致沒有聚合物涂層的暴露于等離子體的電極表面形態(tài)變化。通過進行所述方法，在隨后進行的等離子體蝕刻處理期間，相對于這些有害的形態(tài)變化，涂層對暴露于等離子體的電極表面提供保護。
更具體地說，所述方法的優(yōu)選實施方案包括在等離子體處理室的暴露于等離子體的硅或碳化硅電極例如上電極表面上形成保護性聚合物涂層。在一個優(yōu)選實施方案中，可以在整個暴露于等離子體的表面上例如在整個暴露于等離子體的上電極底面上形成所述涂層。
在另一個優(yōu)選實施方案中，可以在選擇部分的暴露于等離子體的硅或碳化硅電極表面上形成涂層，例如在暴露于等離子體的上電極底面的周邊表面區(qū)和/或中心表面區(qū)上。例如，在等離子體處理室中進行的一些蝕刻處理期間，黑色硅或黑色碳化硅易于最普遍形成在上部硅或碳化硅電極底面的周邊表面區(qū)。因此，在一個優(yōu)選實施方案中，保護涂層可以基本形成在電極底面的周邊表面區(qū)上，以便在隨后室中半導體基材的等離子體蝕刻期間提供保護以防止在周邊表面區(qū)形成黑色硅或黑色碳化硅的保護。
無論施加在整個暴露于等離子體的表面上還是僅僅一部分表面上，優(yōu)選保護涂層保護下面的硅或碳化硅電極表面免于聚合物材料(即，不希望的聚合物材料，其不同于形成保護涂層的聚合材料)在電極表面上的沉積和免于與轟擊相關的損壞，所述聚合物材料可以導致表面的微屏蔽和引發(fā)黑色硅或黑色碳化硅的形成。在暴露于等離子體的電極表面上形成的聚合物涂層提供保護以防止電極表面磨損。
在一個優(yōu)選實施方案中，在等離子體處理室的整個暴露于等離子體的表面上，包括在整個暴露于等離子體的硅或碳化硅電極(例如，上電極)表面上，形成保護涂層。可以形成涂層，其作為清洗等離子體處理室內部的多步無晶片(waferless)自動清洗處理的一步。在另一個優(yōu)選實施方案中，在整個暴露于等離子體的硅或碳化硅電極(例如，上電極)表面上形成保護涂層，其作為半導體基材蝕刻處理的步驟之一。因此，在形成涂層后于室中進行的等離子體蝕刻處理期間，涂層存在于等離子體處理室中的暴露于等離子體的硅或碳化硅電極表面上。即，在無晶片自動清洗處理后，或者作為在形成涂層后進行的半導體基材蝕刻處理步驟的一部分，進行蝕刻處理。優(yōu)選在具有足夠厚度的硅或碳化硅電極上形成保護涂層，以便在隨后蝕刻步驟期間它保持在部分或整個暴露于等離子體的電極表面上，從而將其覆蓋。
通過將適合的氣體組合物激發(fā)成等離子態(tài)，在硅或碳化硅的上電極上形成保護涂層，任選地在其它部件上形成。氣體組合物包括至少一種能夠在上電極及其它部件上形成聚合物涂層的氣體。優(yōu)選氣體組合物包括至少一種能夠在部件的硅和/或碳化硅上形成聚合物涂層的氣體，所述氣體選自烴、碳氟化合物和氫氟烷前體。例如，氣體組合物可以包括C2H2、C2H4、C3H4、C3H6、C4F6、C4F8、CH3F、CH2F2或它們的混合物?；蛘?，可以使用可作為一種氣體前體的氣體混合物。例如，可以使用H2/CO/CO2氣體混合物。
在一個優(yōu)選實施方案中，氣體組合物還包含至少一種稀有氣體(例如，氦、氬或氖)、O2、H2、N2、CO、CO2或它們的混合物。在一個優(yōu)選實施方案中，氣體組合物包含CH3F、O2和稀有氣體(例如，氬)。在這些氣體組合物中，烴、碳氟化合物和/或氫氟烷前體、或這些氣體的前體可以構成任何適合部分的總氣體組合物，其包括較少部分(即，小于50％的總氣體組合物流量)、均等部分或較多部分(即，多于50％的總氣體組合物流量)。通常在氣體組合物中減少烴、碳氟化合物和/或氫氟烷前體、或這些氣體前體的部分減少了在暴露于等離子體的硅或碳化硅電極表面上的保護性聚合物涂層的沉積速率。
優(yōu)選在聚合物涂層處理期間氣體組合物的總流量足夠達到等離子體處理室中的預期氣體壓力。例如，氣體組合物的總氣體流量典型地在約100sccm至約500sccm的范圍。在聚合物涂層處理期間的室壓力通常在從約20mT至約1000mT的范圍。
優(yōu)選以足量的時間實施聚合物涂層處理，以在預期暴露于等離子體的硅或碳化硅電極和任選其它部件的表面區(qū)上形成具有足夠厚度的保護性聚合物涂層，以便在半導體基材的等離子體蝕刻期間使涂層保持在如涂層的暴露于等離子體的表面上。同樣，優(yōu)選保護性聚合物涂層在預期暴露于等離子體的表面區(qū)上形成連續(xù)涂層，例如期望在電極表面的周邊區(qū)和/或中心區(qū)上。通過形成這些足夠厚度和連續(xù)的聚合物涂層，在隨后的半導體基材等離子體蝕刻處理期間，提供保護以防止下面的暴露于等離子體的表面的聚合物微屏蔽。
在一個優(yōu)選實施方案中，在硅或碳化硅電極例如上電極上和任選地在一種或多種其它部件上形成保護性聚合物涂層，其作為清洗等離子體處理設備內表面的多步處理的一步。優(yōu)選清洗處理是無晶片自動清洗處理。優(yōu)選無晶片自動清洗處理包括第一步，其中產生氧等離子體以從內表面除去沉積物。優(yōu)選通過將包含O2的氣體組合物激發(fā)成等離子態(tài)形成氧等離子體，同時等離子體處理室中不存在產品晶片(即，經過處理以生產半導體基產品的晶片)。然后在第一清洗步驟后進行聚合物涂層步驟。優(yōu)選在蝕刻等離子體處理室中的每個產品晶片之前進行無晶片自動清洗處理。
圖5描述了例舉的等離子體處理設備100，其可用于實踐在此描述方法的優(yōu)選實施方案。等離子體處理設備100包括電容耦合型等離子體處理室102，其可以產生中密度的等離子體。等離子體處理室102包括室壁103。為了提供接地的電路徑，室壁103可以由鋁等構成并且電接地。等離子體處理室102包括配備在室壁103中的晶片轉移口118，以將半導體基材轉移進或轉移出等離子體處理室102。
等離子體處理室102包括具有底面108的上電極104。底面108可以是平板或可以包括例如美國專利號6391787中描述的階梯，在此全部引入作為參考。上電極104可以是單片或多片電極。上電極104可以是包括氣體通道的噴淋頭式(showerhead)電極，所述氣體通道用于將處理氣體分配至等離子體處理室中。上電極可以是硅(例如，單晶硅或多晶硅)或碳化硅。設備100包括對上電極104供應處理氣體的氣體源(未顯示)。優(yōu)選通過RF電源106經由匹配網路驅動電極104。在另一個實施方案中，如下所述，可以將上電極104接地，以通過等離子體處理室102的底電極為電源提供回路路徑。
在如圖1中所示設備100的實施方案中，將處理氣體供應到等離子體處理室102中，所述等離子體處理室102在上電極104和半導體基材10例如支持在基材支架111上的半導體晶片之間擴展的等離子體區(qū)域。優(yōu)選基材支架111包括靜電卡盤114，其通過靜電夾持力將半導體基材10固定在基材支架上。靜電卡盤114充當底電極并優(yōu)選通過RF電源116(通常經由匹配網路)偏置。優(yōu)選靜電卡盤114的上表面115具有和半導體基材10約相同的直徑。
泵(未顯示)用于使等離子體處理室102的內部保持在預期的真空壓力。泵通常沿箭頭110表示的方向將氣體吸出。
可以使用的例舉的平行板等離子體反應器是雙頻道等離子體蝕刻反應器(例如，參見普通轉讓的美國專利號6090304，在此全部引入作為參考)。在這些反應器中，可以從氣體源將蝕刻氣體供給噴淋頭式電極和通過從兩種射頻源向噴淋頭式電極和/或底電極供應RF能量在反應器中產生等離子體，或可以將噴淋頭式電極電接地和可以將兩種不同頻率的射頻能量供給底電極。
實施例1使二十五個硅晶片受到低k電介質的主蝕刻步驟，以在電容耦合型等離子體處理室中形成通路，其中硅試樣附于硅的上電極的底面。在使用第一低k主蝕刻配方蝕刻晶片后，目測檢查電極的底面，和通過SEM檢驗硅試樣。在電極上形成了黑色硅，和在試樣上觀察到具有約500nm針長度的黑色硅特征。
在使用第一低k主蝕刻配方進行低k主蝕刻步驟之前，改變蝕刻處理，以引入一步在整個暴露于等離子體的不含黑色硅的硅的上電極底面上形成保護性聚合物涂層。硅試樣附于電極的底面。在蝕刻晶片后，目測檢查電極底面和通過SEM分析硅試樣；確定在電極上沒有形成黑色硅。
實施例2使用第二低k主蝕刻配方重復實施例1中使用的測試程序。在硅的上電極的底面上形成了黑色硅，所述電極在底面上沒有形成先前的聚合物涂層。相反，如果清洗和預先調節(jié)以包括保護性聚合物涂層，則在電極上沒有形成黑色硅。
實施例3進行實例3以表明在單晶蝕刻一組產品晶片前于無晶片自動清洗處理期間，在電容耦合型等離子體處理室的暴露于等離子體的硅的上電極底面上形成保護聚合物層的效果。硅試樣附于電極的底面。蝕刻一組二十五個晶片。在使每個晶片受到低k主蝕刻步驟(使用第二低k主蝕刻配方)前，在室中進行無晶片自動清洗處理。無晶片自動清洗處理包括使用以下處理條件的氧等離子體清洗步驟500mT的室壓力/施加于下電極的500W在27MHz和0W在2MHz下/2000sccm O2/90sec。在蝕刻晶片后，目測檢查電極的底面，和通過SEM檢驗硅試樣。確定在電極和試樣上形成了黑色硅。
接下來，改變無晶片自動清洗處理，以在氧等離子體清洗步驟后添加預先調節(jié)的步驟，所述步驟在進行低k主蝕刻步驟(使用第二低k主蝕刻配方)前在硅的上電極上形成保護性聚合物涂層。硅試樣附于電極的底面。在預先調節(jié)步驟期間使用以下處理條件300mT的室壓力/施加于下電極的300W在27MHz和0W在2MHz/25sccm O2/200sccmC2H4/200 CO/10sec。繼蝕刻硅晶片后，目測檢查電極的底面和通過SEM分析硅試樣。確定在電極(或試樣)上沒有形成黑色硅。
實施例4還進行實例4以表明在蝕刻每個晶片前于無晶片自動清洗處理期間，在電容耦合型等離子體處理室的硅的上電極上形成保護聚合物層的效果。蝕刻二十五個硅晶片。在使每個晶片受到低k主蝕刻步驟前，在室中進行無晶片自動清洗處理，其中硅試樣附于電極底面。無晶片自動清洗處理包括氧等離子體清洗的第一步和在整個暴露于等離子體的電極底面上形成保護聚合物層的第二步。以下是在第一步期間使用的處理條件500mT的室壓力/施加于下電極的750W在27MHz和0W在2MHz/2000sccm O2/75sec。以下是在第二步期間使用的處理條件60mT的室壓力/施加于下電極的800W在27MHz和200W在2MHz/3.5sccm O2/50sccm CH3F/350氬/4sec。在蝕刻晶片后，目測檢查電極的底面，和通過SEM檢驗硅試樣。確定在電極(或試樣)上沒有形成黑色硅。
上文描述了本發(fā)明的原理、優(yōu)選實施方案和操作方式。但是，本發(fā)明不應該被理解為局限于所述的特定的實施方案。因此，上述實施方案應該被認為是說明性的而不是限制性的，并應該理解在不脫離由下列權利要求限定的本發(fā)明范圍的條件下，所屬領域的技術人員可以在那些實施方案中進行改變。
權利要求
1.在等離子體處理室中沉積保護性聚合物涂層的方法，所述方法包括將氣體組合物供應到等離子體處理室中，所述等離子體處理室包括具有暴露于等離子體的表面的硅或碳化硅電極，所述電極面對支持半導體基材的基材支架；將氣體組合物激發(fā)成等離子態(tài)；和在至少一部分暴露于等離子體的電極表面上形成保護性聚合物涂層，在隨后半導體基材在室中的等離子體蝕刻期間，所述聚合物涂層能夠提供保護以防止保護性涂層下面的表面被蝕刻。
2.權利要求1的方法，其中氣體組合物包括至少一種能夠在暴露于等離子體的電極表面上形成聚合物涂層的氣體，所述氣體選自烴、碳氟化合物、氫氟烷及其前體。
3.權利要求1的方法，其中氣體組合物包括至少一種選自C2H2、C2H4、C3H4、C3H6、C4F6、C4F8、CH3F、CH2F2及其混合物的氣體。
4.權利要求3的方法，其中氣體組合物還包括至少一種選自稀有氣體、O2、H2、N2、CO、CO2及其混合物的氣體。
5.權利要求1的方法，其中氣體組合物基本上由CH3F、O2和稀有氣體組成。
6.權利要求1的方法，其中電極是單晶硅、多晶硅或碳化硅的噴淋頭式電極。
7.權利要求1的方法，其中在暴露于等離子體的電極表面上形成的聚合物涂層具有足夠的厚度，以在隨后半導體基材在等離子體處理室中的等離子體蝕刻期間保持在暴露于等離子體的表面上。
8.權利要求1的方法，其中以約100sccm至約500sccm的流速將氣體組合物供應到等離子體處理室中，和等離子體處理室的壓力為約20mT至約1000mT。
9.權利要求1的方法，其中作為等離子體清洗等離子體處理室內表面的多步處理的一部分，在暴露于等離子體的電極表面上形成聚合物涂層。
10.權利要求1的方法，其中作為在等離子體處理室中蝕刻半導體基材的方法的一部分，在暴露于等離子體的電極表面上形成聚合物涂層。
11.權利要求1的方法，其中通過電容耦合型電源將氣體組合物激發(fā)到等離子體處理室中。
12.權利要求1的方法，其中電極是新電極、再磨光電極或先前在室中使用的電極。
13.權利要求1的方法，其中在整個暴露于等離子體的電極表面上形成保護性聚合物涂層。
14.權利要求1的方法，其中等離子體處理室包含至少一種硅或碳化硅附加部件并且所述附加部件具有暴露于等離子體的表面，和在所述至少一種附加部件的暴露于等離子體的表面上形成保護性聚合物涂層。
15.等離子體處理室的無晶片自動清洗方法，所述方法包括將含氧的清洗氣體組合物供應到不含產品晶片的等離子體處理室中，所述室包含具有暴露于等離子體的表面的硅或碳化硅電極，所述電極面對支持半導體基材的基材支架；將清洗氣體組合物激發(fā)成等離子態(tài)并清洗室的內部；隨后將涂覆氣體組合物供應到室中；將涂覆氣體組合物激發(fā)成等離子態(tài)；和在至少一部分暴露于等離子體的電極表面上形成聚合物涂層，在隨后半導體基材在室中的等離子體蝕刻期間，所述聚合物涂層提供保護以防止涂層下面的表面被蝕刻。
16.權利要求15的方法，其中涂覆氣體組合物包括至少一種能夠在暴露于等離子體的電極表面上形成聚合物涂層的氣體，所述氣體選自烴、碳氟化合物、氫氟烷及其前體。
17.權利要求15的方法，其中涂覆氣體組合物包括至少一種選自C2H2、C2H4、C3H4、C3H6、C4F6、C4F8、CH3F、CH2F2及其混合物的氣體。
18.權利要求17的方法，其中涂覆氣體組合物還包括至少一種選自惰性氣體、O2、H2、N2、CO、CO2及其混合物的氣體。
19.權利要求15的方法，其中涂覆氣體組合物基本上由CH3F、O2和稀有氣體組成。
20.權利要求15的方法，其中電極是單晶硅、多晶硅或碳化硅的噴淋頭式電極。
21.權利要求15的方法，其中在暴露于等離子體的電極表面上形成的聚合物涂層具有足夠的厚度，以在隨后半導體基材在等離子體處理室中的等離子體蝕刻期間保持在暴露于等離子體的表面上。
22.權利要求15的方法，其中以約100sccm至約500sccm的流速將涂覆氣體組合物供應到等離子體處理室中，和等離子體處理室的壓力為約50mT至約1000mT。
23.權利要求15的方法，其中通過電容耦合型電源將清洗氣體組合物和涂覆氣體組合物激發(fā)到等離子體處理室中。
24.權利要求15的方法，其中電極是新電極、再磨光電極或先前在室中使用的電極。
25.權利要求15的方法，其中在整個暴露于等離子體的電極表面上形成保護性聚合物涂層。
26.權利要求15的方法，其中等離子體處理室包含至少一種硅或碳化硅附加部件并且所述附加部件具有暴露于等離子體的表面，和在所述至少一種附加部件的暴露于等離子體的表面上形成保護性聚合物涂層。
27.蝕刻半導體基材的方法，所述方法包括將涂覆氣體組合物供應到等離子體處理室中，所述室包含具有暴露于等離子體的表面的硅或碳化硅電極，所述電極面對支持半導體基材的基材支架；將涂覆氣體組合物激發(fā)成等離子態(tài)；在至少一部分暴露于等離子體的電極表面上形成聚合物涂層；隨后將蝕刻氣體組合物供應到室中；將蝕刻氣體組合物激發(fā)成等離子態(tài)；和等離子體蝕刻半導體基材；其中在半導體基材的等離子體蝕刻期間，聚合物涂層保持在暴露于等離子體的電極表面上。
28.權利要求27的方法，其中涂覆氣體組合物包括至少一種能夠在暴露于等離子體的電極表面上形成聚合物涂層的氣體，所述氣體選自烴、碳氟化合物、氫氟烷及其前體。
29.權利要求27的方法，其中涂覆氣體組合物包括至少一種選自C2H2、C2H4、C3H4、C3H6、C4F6、C4F8、CH3F、CH2F2及其混合物的氣體。
30.權利要求29的方法，其中涂覆氣體組合物還包括至少一種選自惰性氣體、O2、H2、N2、CO、CO2及其混合物的氣體。
31.權利要求27的方法，其中涂覆氣體組合物基本上由CH3F、O2和稀有氣體組成。
32.權利要求27的方法，其中電極是單晶硅、多晶硅或碳化硅的噴淋頭式電極。
33.權利要求27的方法，其中等離子體處理室的壓力為約20mT至約1000mT，和以約100sccm至約500sccm的流速將涂覆氣體組合物供應到等離子體處理室中。
34.權利要求27的方法，其中通過電容耦合型電源將涂覆氣體組合物和蝕刻氣體組合物激發(fā)到等離子體處理室中。
35.權利要求27的方法，其中蝕刻包括蝕刻半導體基材的低k電介質材料層。
36.權利要求27的方法，其中電極是新電極、再磨光電極或先前在室中使用的電極。
37.權利要求27的方法，其中在整個暴露于等離子體的電極表面上形成保護性聚合物涂層。
38.權利要求27的方法，其中等離子體處理室包含至少一種硅或碳化硅附加部件并且附加部件具有暴露于等離子體的表面，和在所述至少一種附加部件的暴露于等離子體的表面上形成保護性聚合物涂層。
全文摘要
提供了在等離子體處理室的硅或碳化硅電極上形成保護性聚合物涂層的方法。相對于對等離子體和氣體反應劑組分的暴露，聚合物涂層對下面的電極表面提供保護。所述方法可以在清洗室的處理期間，或在室中蝕刻半導體基材的處理期間進行。
文檔編號H01L21/302GK101053068SQ200580037637
公開日2007年10月10日 申請日期2005年10月26日 優(yōu)先權日2004年10月29日
發(fā)明者陳婉琳, 竹下健二, 朝生強, 川口晴司, T·麥克拉德, E·馬格尼, M·凱利, M·盧潘, R·赫夫蒂 申請人:蘭姆研究公司