專利名稱：集成電路芯片及其制程的制作方法
技術領域：
本發(fā)明是關于一種集成電路芯片及其制程，特別是關于一種防止裂縫損及內部結構的集成電路芯片及其制程。
背景技術：
半導體晶片(wafer)是經由半導體制程而形成多個集成電路芯片(integrated circuit chip)，各個集成電路芯片包含元件區(qū)與外圍電路區(qū)。半導體晶片完成后須經切割裂片為多個裸晶，再封裝測試而形成集成電路芯片。
在切割晶片的過程中，所產生的切割應力容易產生裂縫，造成集成電路芯片內部電路的毀損。因此，在集成電路芯片與切割線之間設有一密封環(huán)結構，藉此保護集成電路芯片的結構。
請參閱圖1a及圖1b所示，一種公知的集成電路芯片1具有一襯底11、一元件積層12以及一密封環(huán)積層13。襯底11具有一密封區(qū)域111與一芯片區(qū)域112，且密封區(qū)域111是環(huán)設在芯片區(qū)域112的周緣；元件積層12設置于襯底11的芯片區(qū)域112內，并具有內部線路(圖中未示)，而密封環(huán)積層13是設置于襯底11的密封區(qū)域111內，具有一密封底層131以及多個密封層132，密封底層131為硅摻雜硼(Sidoping B)或硅摻雜磷(Si doping P)的導電區(qū)域，用以提供密封環(huán)積層13的接地，而各密封層132為由鋁、銀或銅等金屬或合金材料制成的導電層。
請參閱圖2，隨著封裝制程技術的進步，現今大多采用倒裝晶片(Flip Chip)封裝技術，其將集成電路芯片1的一主動面14直接與一載板2電連接。在封裝過程中，因為襯底11的底面與密封環(huán)積層13具有一間隙，密封底層131無法阻隔外力產生的裂縫15進入集成電路芯片1內部，造成元件積層12的內部線路毀損。即使裂縫15在封裝過程中并未損及內部線路，但封裝完成后必須對封裝體進行溫度循環(huán)測試、熱沖擊測試等測試時，裂縫15可能因為熱漲冷縮而更深入內部，導致集成電路芯片1的內部線路毀損。除此之外，一般運送或是其它制程中，集成電路芯片1依然容易受到外力損壞。
因此，提供一種集成電路芯片及其制程，以防止裂縫損及內部結構，實乃亟待解決的課題。

發(fā)明內容
有鑒于上述課題，本發(fā)明的目的為提供一種集成電路芯片及其制程，以防止應力產生的裂縫損及集成電路芯片的內部結構，進而提升生產品質與制作效率。
于是，為達上述目的，依據本發(fā)明的一種集成電路芯片包含一襯底、一元件層、一布線層、一密封底層以及一密封環(huán)積層。襯底具有一密封區(qū)域與一芯片區(qū)域，密封區(qū)域位于芯片區(qū)域的周緣；元件層是設置于芯片區(qū)域內；布線層是設置于元件層之上，且與元件層連接；密封底層是設置于密封區(qū)域內；密封環(huán)積層是設置于密封底層之上，且與密封底層連接。
為達上述目的，依據本發(fā)明的一種集成電路芯片的制程包含下列步驟首先，提供一襯底，襯底具有一密封區(qū)域與一芯片區(qū)域，且密封區(qū)域位于芯片區(qū)域的周緣；接著，形成一元件層于芯片區(qū)域內；接著，形成一密封底層于密封區(qū)域內；接著，形成一布線層于元件層之上，且與元件層連接；之后，形成一密封環(huán)積層于密封底層之上，且與密封底層連接；最后，形成一保護層于布線層與密封環(huán)積層上。
承上所述，因依據本發(fā)明的一種集成電路芯片及其制程，藉由密封底層的設置，使得應力產生的裂縫不易由襯底的底面與密封環(huán)積層間的間隙進入芯片內部，而提供完善的保護。與公知結構相比較，本發(fā)明的集成電路芯片及其制程無論是在晶片切割、封裝、測試、運送或其它制程，應力皆不會造成內部線路的損壞，確實具有提升集成電路芯片的生產品質與制作效率的功效。


圖1a為一種公知的集成電路芯片的頂視圖；
圖1b為一種公知的集成電路芯片的示意圖；圖2為一種公知的集成電路芯片封裝的示意圖；圖3為本發(fā)明的一種集成電路芯片的示意圖；圖4為本發(fā)明的一種集成電路芯片的另一示意圖；圖5為本發(fā)明的一種集成電路芯片的又一示意圖；圖6為本發(fā)明的一種集成電路芯片的制造流程；圖7為本發(fā)明的另一種集成電路芯片的制造流程；以及圖8為本發(fā)明的再一種集成電路芯片的制造流程。
組件符號說明1 集成電路芯片11襯底111 密封區(qū)域112 芯片區(qū)域12元件積層13密封環(huán)積層131 密封底層132 密封層14主動面15裂縫2 載板3 集成電路芯片31襯底311 芯片區(qū)域312 密封區(qū)域313 孔洞314 金屬材料32元件層33布線層331 金屬層332 介電層
333 內連線34密封底層341 密封件342 密封件343 密封件35密封環(huán)積層351 密封金屬層352 密封介電層353 密封連接部36保護層37芯片墊38主動面S1～S7集成電路芯片的制程步驟具體實施方式
以下將參照相關圖式，說明依據本發(fā)明較佳實施例的一種集成電路芯片及其制程。
請參閱圖3所示，本發(fā)明的一種集成電路芯片3包含一襯底31、一元件層32、布線層33、一密封底層34以及一密封環(huán)積層35。
在本實施例中，襯底31為一硅襯底，其亦可由鍺等材料制成的襯底。襯底31具有一密封區(qū)域312與一芯片區(qū)域311，密封區(qū)域312設置于芯片區(qū)域311的周緣。
元件層32設置于襯底31的芯片區(qū)域311內，其具有多個晶體管(Transistor)，晶體管具有源極(source)、漏極(drain)與柵極(gate)電極。
布線層33設置于襯底31的元件層32之上，且與元件層32連接。布線層33包含多個金屬層331、多個介電層332與多個內連線333，內連線333系可為導線、導電孔(via)或接觸(contact)。多個金屬層331設置于元件層32之上，多個介電層332分別設置于各金屬層331之間，多個內連線333是分別設置于各介電層332中，以電連接各金屬層331，依據內連線333與金屬層331的布局即構成集成電路芯片3的內部線路，然而，此非本發(fā)明的重點，在此容不贅述。
密封底層34設置于襯底31的密封區(qū)域312內。在本實施例中，密封底層34暴露出襯底31底面，且密封底層34具有多個密封件341，各密封件341是垂直襯底31底面設置的。請參閱圖4所示，密封底層34亦可僅具有一密封件342，且密封底層34與襯底31底面保持一小于0.2mm的距離?；蛘?，如圖5所示，密封底層34具有多個密封件343，各密封件343與襯底31底面呈交錯設置。
密封環(huán)積層35設置于密封底層34之上，且與密封底層34連接。在本實施例中，密封環(huán)積層35包含多個密封金屬層351、多個密封介電層352與多個密封連接部353。多個密封金屬層351是設置于密封底層34之上，多個密封介電層352分別設置于各密封金屬層351之間，多個密封連接部353分別設置于各密封介電層352中，以連接各密封金屬層351。
集成電路芯片3更可包含一保護層36，其設置于布線層33與密封環(huán)積層35上，以保護布線層33的內部線路。
集成電路芯片3更可包含多個芯片墊37設置于集成電路芯片3的一主動面38，且與至少其中的一金屬層331電性連接。集成電路芯片3即可利用芯片墊37作為測試端、信號端、電源端或接地端之用。
請參閱圖6，本發(fā)明的一種集成電路芯片3的制程包含下列步驟首先在步驟S1，提供一襯底31，襯底31具有一密封區(qū)域312與一芯片區(qū)域311，密封區(qū)域312位于芯片區(qū)域311的周緣。
接著在步驟S2，形成一元件層32于襯底31的芯片區(qū)域311，且元件層32具有多個晶體管，晶體管具有源極、漏極與柵極的電極。
接著在步驟S3，形成一密封底層34于襯底31的密封區(qū)域312，而形成密封底層34的方式，可經由下列步驟完成在襯底31上形成至少一孔洞313，而孔洞313可利用鉆孔或蝕刻的方式形成；接著填入一金屬材料314至孔洞313，金屬材料可為鋁、銀或銅的金屬或合金。此外，在步驟S3中，密封底層34可具有多個與襯底31底面呈垂直設置的密封件341(如圖3所示)，或可僅具有一密封件342(如圖4所示)，亦可具有多個密封件343與襯底31底面呈交錯設置(如圖5所示)。
接著在步驟S4中，分別形成一布線層33與一密封環(huán)積層35于元件層32與密封底層34之上。其中，形成布線層33的步驟包含形成多個金屬層331于元件層32之上；分別形成多個介電層332于各金屬層331之間；分別形成多個內連線333于各介電層332之中，以電連接各金屬層331；形成密封環(huán)積層35的步驟包含形成多個密封金屬層351于密封底層34之上；分別形成多個密封介電層352于各密封金屬層351之間；分別形成多個密封連接部353于各密封介電層352之中，以連接各密封金屬層351。
本實施例中，是將形成布線層33與形成密封環(huán)積層35在同一步驟中實施，當然，本發(fā)明的集成電路芯片3的制程亦可分為兩個步驟分別形成布線層33與密封環(huán)積層35，而且并不限定形成布線層33與密封環(huán)積層35的先后順序。
本發(fā)明的集成電路芯片3的制程更可包含一步驟S5，形成一保護層36于布線層33與密封環(huán)積層35上，對布線層33的內部線路提供保護。
本發(fā)明可包含一晶背研磨的步驟S6，使得密封底層34暴露出襯底31的底面，或是使得密封底層34與襯底31底面的距離小于0.2mm。在本實施例中，可利用化學機械拋光(Chemical Mechanical Polishing，CMP)的方式研磨襯底31的底面。
最后，本發(fā)明的集成電路芯片3的制程更可包含一步驟S7，形成多個芯片墊37于集成電路芯片3的主動面38，且與金屬層331至少其中之一連接。
本發(fā)明并不限定集成電路芯片3的制程步驟順序，而可依據實際狀況，變更步驟順序的安排。
如圖7所示，其交換圖6中步驟S2與步驟S3的順序，或者如圖8所示，其將步驟S3移至步驟S6之后，即使如此，依然不影響本發(fā)明的集成電路芯片3的制程，理應包含在本發(fā)明的范疇中。
綜上所述，因依據本發(fā)明的一種集成電路芯片及其制程，藉由密封底層的設置，使得應力產生的裂縫不易由襯底的底面與密封環(huán)積層間的間隙進入芯片內部，而提供完善的保護。與公知所用的結構相比較，本發(fā)明的集成電路芯片及其制程無論是在晶片切割、封裝、測試、運送或其它制程，應力皆不會造成內部線路的損壞，確實具有提升集成電路芯片的生產品質與制作效率的功效。
以上所述僅為舉例性，而非為限制性的。任何未脫離本發(fā)明的精神與范疇，而對其進行的等效修改或變更，均應包含在后附的權利要求中。
權利要求
1.一種集成電路芯片，包含一襯底，具有一密封區(qū)域與一芯片區(qū)域，所述密封區(qū)域位子所述芯片區(qū)域的周緣；一元件層，設置于所述芯片區(qū)域內；一布線層，設置于所述元件層之上，且與所述元件層連接；一密封底層，設置于所述密封區(qū)域內；以及一密封環(huán)積層，設置于所述密封底層之上，且與所述密封底層連接。
2.如權利要求1所述的集成電路芯片，其中所述密封底層暴露出所述襯底的一底面。
3.如權利要求1所述的集成電路芯片，其中所述密封底層與所述襯底的底面的距離小于0.2mm。
4.如權利要求1所述的集成電路芯片，其中所述密封底層具有至少一密封件，其與所述襯底的底面交錯設置。
5.一種集成電路芯片的制程，包含下列步驟提供一襯底，所述襯底具有一密封區(qū)域與一芯片區(qū)域，所述密封區(qū)域位于所述芯片區(qū)域的周緣；形成一元件層于所述芯片區(qū)域內；形成一密封底層于所述密封區(qū)域；形成一布線層于所述元件層之上內，且與所述元件層連接；形成一密封環(huán)積層于所述密封底層之上，且與所述密封底層連接；以及形成一保護層于所述布線層與所述密封環(huán)積層上。
6.如權利要求5所述的集成電路芯片的制程更包含一步驟晶背研磨，使得所述密封底層暴露出所述襯底的一底面。
7.如權利要求5所述的集成電路芯片的制程，更包含一步驟晶背研磨，使得所述密封底層與所述襯底的底面的距離小于0.2mm。
8.如權利要求5所述的集成電路芯片的制程，其中所述密封底層具有至少一密封件，其與所述襯底的底面交錯設置。
9.如權利要求5所述的集成電路芯片的制程，其中形成所述密封底層的步驟包含形成至少一孔洞于所述襯底；以及填入一金屬材料至所述孔洞。
10.如權利要求5所述的集成電路芯片的制程，其中形成布線層與形成密封環(huán)積層可在同一步驟實施。
全文摘要
一種集成電路芯片包含一襯底、一元件層、一布線層、一密封底層以及一密封環(huán)積層。其中，襯底具有一密封區(qū)域與一芯片區(qū)域，密封區(qū)域位于芯片區(qū)域的周緣；元件層設置于芯片區(qū)域內；布線層設置于元件層之上，且與元件層連接；密封底層設置于密封區(qū)域內；密封環(huán)積層是設置于密封底層之上，且與密封底層連接。本發(fā)明亦揭露一種集成電路芯片的制程。
文檔編號H01L21/00GK1770433SQ20051011293
公開日2006年5月10日 申請日期2005年10月14日 優(yōu)先權日2005年10月14日
發(fā)明者余玉龍 申請人:威盛電子股份有限公司