專利名稱：半導(dǎo)體電容的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，尤其是一種半導(dǎo)體電容。
背景技術(shù)：
在現(xiàn)在的CMOS/BiCMOS工藝中，PiP(Poly-Insulator-Poly)電容和N阱電容結(jié)構(gòu)都已廣泛被作為電容器件使用。
圖1為已有技術(shù)中PIP電容結(jié)構(gòu)示意圖。如圖1所示，該電容包括作為電容下極板的底層多晶硅31和作為電容上極板的上層多晶硅32，該兩層多晶硅中間填充有絕緣體介質(zhì)，底層多晶硅31和上層多晶硅32通過填充有金屬材料的接觸孔33分別與金屬層34相連接。圖4為一種制作PIP電容的版圖。如圖4所示，在一般的CMOS/BiCMOS工藝中，制作上述PIP電容的版圖中，1為底層多晶硅，2為上層多晶硅，3為接觸孔，4為金屬層。
圖2為已有技術(shù)中N阱電容結(jié)構(gòu)示意圖。如圖2所示，該電容包括設(shè)置在P型襯底41上的作為電容下極板的N阱42，N阱42上設(shè)置有N型擴散區(qū)“N+”43，該N型擴散區(qū)外側(cè)設(shè)置有場隔離44，并且N型擴散區(qū)通過接孔空46和金屬層47相連接，N阱42上設(shè)置有作為該電容上極板的多晶硅45，并在N阱42和多晶硅45之間填充有絕緣體介質(zhì)，多晶硅45通過接觸孔48和金屬層47相連接。圖5為一種制作Nwell Gate電容的版圖。如圖5所示，在一般的CMOS/BiCMOS工藝中，制作上述Nwell Gate電容的版圖中，1為底層多晶硅，3為接觸孔，4為金屬層，5為N型擴散區(qū)“N+”，6為N阱。
但在已有技術(shù)種，一般PiP電容會被獨立形成在場區(qū)，而N阱電容一般也被單獨形成。作為大電容使用時，由于單位面積電容的限制，相同的電容往往要占用較大電路面積，提高了生產(chǎn)成本。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種半導(dǎo)體電容，可應(yīng)用于比較復(fù)雜的半導(dǎo)體結(jié)構(gòu)，并且能夠增大單位面積的電容。
為解決上述技術(shù)問題，本發(fā)明一種半導(dǎo)體電容的技術(shù)方案是，包括以層疊形式相互并聯(lián)的一個PIP電容和一個N阱電容。
作為一種優(yōu)選技術(shù)方案，本發(fā)明一種半導(dǎo)體電容，N阱電容的P型襯底上設(shè)置有N阱，N阱上設(shè)有N型擴散區(qū)，該N型擴散區(qū)外側(cè)有場隔離，并且N型擴散區(qū)通過填充有金屬材料的接觸孔與金屬層相連接，在N阱上方按照自下而上的順序依次設(shè)置有絕緣體介質(zhì)、和N阱電容的多晶硅層重疊的PIP電容的底層多晶硅、絕緣體介質(zhì)、PIP電容上層多晶硅，所述的底層多晶硅和上層多晶硅通過填充有金屬材料的接觸孔與金屬層相連接。
本發(fā)明一種半導(dǎo)體電容通過層疊式并聯(lián)個PIP電容和一個N阱電容，大大的提高了電容的單位電容密度和半導(dǎo)體器件的性能。


下面結(jié)合附圖和實施例對本發(fā)明作進(jìn)一步描述圖1為已有技術(shù)中PIP電容結(jié)構(gòu)示意圖；
圖2為已有技術(shù)中N阱電容結(jié)構(gòu)示意圖；圖3為本發(fā)明電容示意圖；圖4為一種制作PIP電容的版圖；圖5為一種制作N阱電容的版圖；圖6為一種制作本發(fā)明電容的版圖。
具體實施例方式
本發(fā)明半導(dǎo)體電容，包括以層疊形式相互并聯(lián)的一個PIP電容和一個N阱電容。如圖3所示，本發(fā)明半導(dǎo)體電容包括P型襯底20，該P型襯底20為原N阱電容的P型襯底20，P型襯底20上設(shè)置有N阱21，N阱21上設(shè)有N型擴散區(qū)“N+”22，該N型擴散區(qū)“N+”22外側(cè)有場隔離23，并且N型擴散區(qū)“N+”22通過填充有金屬材料的接觸孔27與金屬層28相連接，在N阱21上方按照自下而上的順序依次設(shè)置有絕緣體介質(zhì)19、底層多晶硅24，該底層多晶硅24為并聯(lián)的N阱電容的多晶硅層和PIP電容的重疊、絕緣體介質(zhì)18、上層多晶硅25，所述的底層多晶硅24通過填充有金屬材料的接觸孔262與金屬層相29連接，上層多晶硅25通過填充有金屬材料的接觸孔261與金屬層相28連接。
本發(fā)明所提供的半導(dǎo)體電容的制作方法也十分簡單，只需要改變版圖，無需改變?nèi)魏喂に嚵鞒碳纯缮a(chǎn)。圖6為一種制作本發(fā)明電容的版圖。如圖6所示，在PIP電容和N阱電容層疊并聯(lián)電容的版圖中，1為底層多晶硅，2為上層多晶硅，3為接觸孔，4為金屬層，5為N型擴散區(qū)“N+”，6為N阱。
本發(fā)明的一種半導(dǎo)體電容采用層疊的方式并聯(lián)PIP電容和N阱電容，可以大大的提高了電容的單位電容密度和半導(dǎo)體器件的性能，并且其制作只需改變版圖而不必改變?nèi)魏喂に嚵鞒獭?br> 權(quán)利要求
1.一種半導(dǎo)體電容，其特征在于，包括以層疊形式相互并聯(lián)的一個PIP電容和一個N阱電容。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體電容，其特征在于，N阱電容的P型襯底上設(shè)置有N阱，N阱上設(shè)有N型擴散區(qū)，該N型擴散區(qū)外側(cè)有場隔離，并且N型擴散區(qū)通過填充有金屬材料的接觸孔與金屬層相連接，在N阱上方按照自下而上的順序依次設(shè)置有絕緣體介質(zhì)、和N阱電容的多晶硅層重疊的PIP電容的底層多晶硅、絕緣體介質(zhì)、PIP電容上層多晶硅，所述的底層多晶硅和上層多晶硅通過填充有金屬材料的接觸孔與金屬層相連接。
全文摘要
本發(fā)明公開了一種半導(dǎo)體電容，包括以層疊形式相互并聯(lián)的一個PIP電容和一個N阱電容。本發(fā)明通過層疊形式相互并聯(lián)兩個電容，大大的提高了電容的單位電容密度和半導(dǎo)體器件的性能。
文檔編號H01L27/082GK1983598SQ200510111550
公開日2007年6月20日 申請日期2005年12月15日 優(yōu)先權(quán)日2005年12月15日
發(fā)明者徐向明, 李平梁, 龔順強 申請人:上海華虹Nec電子有限公司