專利名稱：多高度鰭片場效應(yīng)晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及場效應(yīng)晶體管，更具體地說，涉及鰭片場效應(yīng)晶體管和涉及具有不同高度鰭片的這種結(jié)構(gòu)。
背景技術(shù)：
自從1960年集成電路(“IC”)首次產(chǎn)生和制造，在IC襯底上形成的器件的數(shù)量和密度已驚人地增長。事實(shí)上，一般認(rèn)為在一個(gè)芯片上具有多于100,000個(gè)器件的超大規(guī)模集成(“VLSI”)器件是陳舊的技術(shù)。在當(dāng)今的市場上，在一個(gè)芯片上具有數(shù)億個(gè)器件的IC的制造是標(biāo)準(zhǔn)的技術(shù)。在每個(gè)芯片上具有數(shù)十億個(gè)器件的IC發(fā)展目前正在進(jìn)行。因此，IC制造的當(dāng)前描述是甚大規(guī)模集成(“ULSI”)。
隨著形成在IC襯底上的器件數(shù)量的部分增加以及同時(shí)器件密度的增長，器件的尺寸顯著地降低。尤其，柵極厚度和源極與漏極部分的溝道間距的尺寸持續(xù)地降低，以使得滿足當(dāng)前源極、漏極和柵極的微米和納米間距的需要。盡管器件在尺寸上已經(jīng)穩(wěn)定降低，器件的性能必須保持或提高。除了器件的性能特性、性能可靠性和耐用性，制造可靠性和成本也始終是決定性的問題。
由器件的小型化引起幾個(gè)問題包括短溝道效應(yīng)、穿通現(xiàn)象和漏電流。這些問題影響器件的性能和制造工藝。短溝道效應(yīng)對器件性能的影響從器件閾值電壓的降低和亞閾值電流的增加可以看出。
更具體地，隨著溝道長度越來越小，源極和漏極耗盡區(qū)變得越來越相互接近。耗盡區(qū)基本上占據(jù)源極和漏極之間的整個(gè)溝道區(qū)域。由源極和漏極耗盡區(qū)產(chǎn)生的溝道區(qū)域的該有效占據(jù)的結(jié)果是，溝道被部分耗盡，并且減少了改變源極和漏極電流所必需的柵極電荷。
用于降低或消除短溝道效應(yīng)的一種方法是降低鄰近源極和漏極的柵極氧化物的厚度。薄的柵極氧化物不僅會降低短溝道效應(yīng)，它們也允許較高的驅(qū)動電流。一個(gè)結(jié)果是加快器件。然而，如所希望的，關(guān)于制造薄的氧化物存在顯著的問題，包括制造的重復(fù)性和均勻性以及在制造工藝期間氧化物生長速度的控制。
為了解決短溝道效應(yīng)以及關(guān)于ULSI的其他問題，對器件已經(jīng)作出改進(jìn)，并持續(xù)進(jìn)行對器件的改進(jìn)。在Muller等人(以下稱為“Muller”，再次通過參考將其并入文本)的美國專利6,252,284中描述了這種嘗試中的一種，其公開了一種場效應(yīng)晶體管(FET)，包括具有鰭片形狀的溝道區(qū)域，且將其稱作鰭片F(xiàn)ET器件。這在圖1中示出。在鰭狀FET型結(jié)構(gòu)中，溝道24和源極及漏極區(qū)域4形成為從襯底5延伸的垂直硅鰭片結(jié)構(gòu)。垂直柵極結(jié)構(gòu)21與鰭片結(jié)構(gòu)的溝道區(qū)域24交叉。盡管在圖1中未示出，各種絕緣層將溝道區(qū)域24與柵極21電隔離。圖1也說明了氧化物層20和形成于鰭片結(jié)構(gòu)4、24和柵極結(jié)構(gòu)21上的絕緣側(cè)壁隔離物12、23。鰭片結(jié)構(gòu)4的端部接收使得鰭片結(jié)構(gòu)的這些區(qū)域?qū)щ姷脑礃O和漏極摻雜注入。摻雜鰭片結(jié)構(gòu)的溝道區(qū)域24以使得硅包括半導(dǎo)體，其只有當(dāng)在柵極21中存在足夠的電壓/電流時(shí)才導(dǎo)電。
然而，形成常規(guī)的鰭片F(xiàn)ET器件以使得所有的鰭片F(xiàn)ET晶體管在給出的芯片上具有相同的鰭片高度。以下描述的本發(fā)明提供了一種方法以在單個(gè)的芯片上制造不同的鰭片高度，和一種在不同鰭片的不同高度之間選擇適當(dāng)?shù)谋嚷实姆椒ā?br>
發(fā)明內(nèi)容
本發(fā)明提供了一種FinFET器件，其具有第一鰭片和第二鰭片。每個(gè)鰭片具有溝道區(qū)域和從溝道區(qū)域延伸的源極和漏極區(qū)域。所述鰭片具有不同的高度。本發(fā)明具有位于鄰近所述鰭片的柵極導(dǎo)體。所述柵極導(dǎo)體垂直于所述鰭片延伸并橫跨每個(gè)第一鰭片和第二鰭片的溝道區(qū)域。所述鰭片相互平行。第一鰭片的高度與第二鰭片的高度的比率包括比率1比2/3。所述比率用于調(diào)節(jié)晶體管的性能并確定晶體管的總溝道寬度。
本發(fā)明還提供了具有第一鰭片F(xiàn)ET晶體管和第二鰭片F(xiàn)ET晶體管的集成電路，該第一鰭片F(xiàn)ET晶體管具有第一鰭片，第二鰭片F(xiàn)ET晶體管具有第二鰭片。每個(gè)鰭片包括溝道區(qū)域和從溝道區(qū)域延伸的源極和漏極區(qū)域。該鰭片具有不同的高度。本發(fā)明還具有多個(gè)FinFET器件，每個(gè)具有至少一個(gè)鰭片。每個(gè)鰭片包括溝道區(qū)域和從溝道區(qū)域延伸的源極和漏極區(qū)域。在集成電路中的至少兩個(gè)鰭片具有不同的高度。
因此，本發(fā)明提供了一種制造FinFET器件的方法。首先，本發(fā)明在結(jié)構(gòu)上形成有源硅層。接下來，本發(fā)明構(gòu)圖在有源硅層上的掩模。然后本方法進(jìn)行熱氧化以降低未被掩模保護(hù)的有源硅層區(qū)域的高度。本方法移除該掩模，并將有源硅層構(gòu)圖為鰭片。當(dāng)與從有源硅層的其它區(qū)域產(chǎn)生的鰭片相比較時(shí)，從縮短區(qū)域產(chǎn)生的鰭片具有較小的高度。
該方法首先始于SOI晶片，在有源硅層上形成氧化物，然后在氧化物上形成第一掩模層。然后，構(gòu)圖該晶片以暴露出有源硅的區(qū)域以熱氧化不被掩模層保護(hù)的有源硅。控制該熱氧化處理以降低非掩模區(qū)域的高度至有源硅層高度的2/3。該熱氧化處理用于調(diào)節(jié)FinFET器件的性能，并確定FinFET器件的溝道寬度。在形成氧化物之后，移除第一掩模層，并構(gòu)圖第二掩模層。然后，該方法蝕刻未被第二掩膜保護(hù)的氧化物，然后剝離掩模。該處理繼續(xù)進(jìn)行相對于暴露氧化物具有選擇性地蝕刻有源硅以形成鰭片。然后，該方法構(gòu)圖在鰭片上的柵極導(dǎo)體以使得柵極導(dǎo)體橫跨鰭片的溝道區(qū)域。最后的處理是本領(lǐng)域中公知的，且在此不再討論。
本發(fā)明還提供了一種制造具有FinFET器件的集成電路的方法。首先，該方法在結(jié)構(gòu)上形成有源硅層。然后，該方法構(gòu)圖在有源硅層上的掩模。然后該方法進(jìn)行熱氧化以降低未被掩模保護(hù)的有源硅層的縮短區(qū)域的高度。該方法移除掩模并將有源硅層構(gòu)圖為鰭片。當(dāng)與從有源硅層的其它區(qū)域產(chǎn)生的鰭片相比較時(shí)，從縮短區(qū)域產(chǎn)生的鰭片具有較小的高度。
因此，如上所示，本發(fā)明允許根據(jù)電路設(shè)計(jì)者的需要、通過使用具有不同高度的多個(gè)鰭片來調(diào)整FinFET器件。而且，本發(fā)明建立了1比2/3的最優(yōu)高度比率以允許高溝道寬度量化(granularity)，而不犧牲產(chǎn)量以及不擾亂常規(guī)晶體管制造工藝。


圖1是常規(guī)FinFET結(jié)構(gòu)的示意圖；圖2A是在集成電路芯片內(nèi)部的截面中的多鰭片F(xiàn)inFET器件的示意圖；圖2B是從頂面透視的圖2A中示出的器件的示意圖；圖3是說明在制造FinFET器件的發(fā)明工藝中的步驟的示意圖；圖4是說明在制造FinFET器件的發(fā)明工藝中的步驟的示意圖；圖5是說明在制造FinFET器件的發(fā)明工藝中的步驟的示意圖；圖6是說明在制造FinFET器件的發(fā)明工藝中的步驟的示意圖；圖7是說明在制造FinFET器件的發(fā)明工藝中的步驟的示意圖；圖8是說明在制造FinFET器件的發(fā)明工藝中的步驟的示意圖；圖9是說明在制造FinFET器件的發(fā)明工藝中的步驟的示意圖；以及圖10是說明本發(fā)明優(yōu)選方法的流程圖。
具體實(shí)施例方式
一組模擬類電路對晶體管溝道寬度非常敏感，且尤其對在器件中含有的不同F(xiàn)ET的溝道寬度的比率非常敏感，其中該一組模擬類電路在邏輯上例如讀出放大器、鎖存器和SRAM單元。因此，在芯片內(nèi)部的不同電路的性能可以通過改變在器件內(nèi)部的一個(gè)或多個(gè)FET的溝道寬度來調(diào)整。這允許設(shè)計(jì)者在芯片上所需要的地方改變不同邏輯電路的性能。
對于FinFET結(jié)構(gòu)，溝道寬度正比于鰭片高度，這是因?yàn)椋贔inFET器件中溝道寬度是垂直的。由于鰭片的兩側(cè)都暴露于但絕緣于柵極，因此溝道寬度實(shí)際上是由鰭片高度(乘以鰭片長度)產(chǎn)生的區(qū)域的兩倍。因此，通過增加或降低鰭片高度(對于給定的鰭片長度)，溝道寬度(暴露于但絕緣于柵極的溝道表面區(qū)域)也相應(yīng)地增加或降低。本發(fā)明提供一種方法以制造具有不同鰭片高度(溝道寬度)的FinFET，以允許根據(jù)設(shè)計(jì)者的需要調(diào)節(jié)FinFET器件的性能。
圖2A是說明形成于部分集成電路芯片內(nèi)的多鰭片F(xiàn)inFET晶體管的側(cè)面截面圖的示意圖。圖2B是從頂面透視的其結(jié)構(gòu)的示意圖。該示意圖說明襯底30、氧化物31、多個(gè)鰭片32、絕緣材料60和形成于鰭片32和絕緣體60上的柵極導(dǎo)體90。如關(guān)于在圖1中的透視圖可以更清楚地看出，在圖2A中示出的鰭片32延伸至頁面中并延伸出頁面，且在其端部包括源極和漏極區(qū)域4。如在圖2B中所示，柵極90垂直于鰭片32延伸并橫跨每個(gè)鰭片32的溝道區(qū)域24。
如在圖2A中所示，本發(fā)明可對每個(gè)FinFET使用多個(gè)鰭片。如在圖2B中所示，不同鰭片的所有源極和漏極電連接至外部引線25，以使得當(dāng)選通(gating)源極和漏極之間的導(dǎo)電性時(shí)，所有鰭片32共同作用。通過使用多個(gè)鰭片，電路設(shè)計(jì)者可以增加或降低暴露于但絕緣于柵極的溝道區(qū)域24。因此，對于具有相同長度和高度的鰭片來講，當(dāng)與單個(gè)鰭片相比時(shí)，兩個(gè)鰭片可以使有效溝道寬度加倍，三個(gè)鰭片可以使有效溝道寬度增加三倍，等等。而且，通過提供具有在單個(gè)的晶體管中使用不同高度鰭片能力的設(shè)計(jì)，本發(fā)明允許溝道表面區(qū)域變化的較好量化，由此允許更好地調(diào)整芯片內(nèi)部不同電路之間的分辨率。
圖3-9通過示出發(fā)明結(jié)構(gòu)的各種制造步驟說明本發(fā)明所利用的一種方法。更具體地，圖3說明具有在掩埋氧化層31頂部上的有源(例如，半導(dǎo)電)硅層32的SOI晶片的使用。標(biāo)號33表示在一實(shí)施例中的二氧化硅。在另一個(gè)實(shí)施例中，標(biāo)號33表示具有上覆多晶硅層的二氧化硅。標(biāo)號34表示形成于層33上的氮化硅層。
在圖4中，在氮化硅層34上形成并構(gòu)圖光致抗蝕劑40。然后，蝕刻該結(jié)構(gòu)以移除該結(jié)構(gòu)的暴露部分41直至有源硅層32。然后，如在圖5中所示，該結(jié)構(gòu)經(jīng)歷高溫氧化處理。該氧化處理消耗了經(jīng)由抗蝕劑中的開口41暴露的部分有源硅32。然后移除該光致抗蝕劑40。如在圖5中所示，這降低了在選擇的區(qū)域41中的有源硅32的高度。當(dāng)通過繼續(xù)上面關(guān)于圖4討論的蝕刻處理來降低有源硅區(qū)32的高度時(shí)，該氧化處理在暴露區(qū)域41的高度降低上產(chǎn)生更高級別的控制。
在圖6中，使用選擇性移除處理剝離氮化物34。另外，如果層33包括多晶硅部分，多晶硅也可以在該步驟中選擇性地移除。然后，在將形成鰭片的位置處施加并構(gòu)圖掩膜材料60。在圖7中，在不影響下層硅32的選擇性蝕刻處理中蝕刻氧化物。然后，如圖8中所示，剝離掩膜材料60，且相對于氧化物31選擇性蝕刻未被氧化物33保護(hù)的硅32的區(qū)域以形成鰭片32。在氧化處理(上面關(guān)于圖5所討論的)中降低了硅32的高度的區(qū)域41中形成鰭片80，而鰭片81形成于有源硅32的高度沒有降低的區(qū)域中。因此，與鰭片81相比較，鰭片80具有降低了的高度。在圖9中，淀積并構(gòu)圖導(dǎo)電柵極材料90。另外，如在FinFET技術(shù)領(lǐng)域中已知的，進(jìn)行附加的處理以完成該晶體管。例如，摻雜鰭片延伸超出柵極材料4的區(qū)域以產(chǎn)生源極和漏極區(qū)域；形成絕緣層，形成至柵極、源極和漏極的接觸，等等。在該例子中，形成三個(gè)晶體管91-93。
盡管在圖2B中示出了垂直于含有溝道區(qū)域24的鰭片的構(gòu)圖的柵極導(dǎo)體90，有利的是使柵極導(dǎo)體以90度以外的角度橫跨鰭片以在特定的晶面上形成溝道。尤其，允許柵極以67.5度的角度橫跨鰭片可以允許穿過{110}和{100}面，以在硅中分別產(chǎn)生空穴和電子的最高遷移率。
圖10是示出本發(fā)明的實(shí)施例的流程圖。在標(biāo)號100中，本發(fā)明使用但不限于SOI晶片作為起始點(diǎn)。然后在標(biāo)號102中，本發(fā)明在有源硅層上形成氧化層。然后，在標(biāo)號104中，本發(fā)明構(gòu)圖在氧化層上的掩模或掩模層。在標(biāo)號106中，本發(fā)明進(jìn)行熱氧化以降低未被掩膜保護(hù)的有源硅層區(qū)域的高度。在標(biāo)號108中，本發(fā)明移除掩模或掩模層。然后，在標(biāo)號110中，本發(fā)明構(gòu)圖在氧化物和有源硅層上的第二掩模。在標(biāo)號112中，本發(fā)明將有源硅層構(gòu)圖為鰭片。然后本發(fā)明在標(biāo)號114中的鰭片的溝道區(qū)域上形成柵極氧化物。在標(biāo)號116中，本發(fā)明構(gòu)圖在鰭片上的柵極導(dǎo)體以使得柵極導(dǎo)體橫跨鰭片的溝道區(qū)域。最后，在標(biāo)號118中，本發(fā)明摻雜未被柵極導(dǎo)體覆蓋的部分鰭片以在鰭片中形成源極和漏極區(qū)域。
如上所示，本發(fā)明在給定芯片內(nèi)的不同F(xiàn)inFET器件的鰭片高度上提供獨(dú)立的控制，以允許調(diào)整溝道寬度來實(shí)現(xiàn)某一性能目標(biāo)。另外，本發(fā)明提供以下的關(guān)于選擇不同的鰭片高度的方法。
以下描述的內(nèi)容包括單個(gè)高溫氧化處理以降低將要構(gòu)圖為鰭片的有源硅的選擇部分的高度?？墒褂貌煌谀Ｖ貜?fù)該處理很多不同的次數(shù)，以產(chǎn)生三個(gè)或更多個(gè)不同的鰭片高度(如與上面討論的兩個(gè)鰭片高度不同)。然而，本發(fā)明限制了通過利用下面討論的鰭片高度比率進(jìn)行大量高溫氧化處理的需要。
該方法限制了鰭片高度(和相關(guān)溝道寬度)至基鰭片高度的倍數(shù)(量)，以簡化處理并允許設(shè)計(jì)者最寬范圍的溝道寬度選擇，同時(shí)保持合理的制造處理步驟。由于光刻形成該鰭片(如上面討論的)，因此該鰭片可以以不大于接近光刻規(guī)格的頻率相間隔(例如，對于70nm技術(shù)以70nm相間隔)。由于必須使用較少的鰭片以實(shí)現(xiàn)希望的溝道寬度，因此較高的鰭片可給出每單元區(qū)域較高的電流密度；然而，這導(dǎo)致了較大溝道寬度步驟(較粗糙的量化)。較小的鰭片允許溝道寬度的較好量化；然而，這會消耗過多的芯片面積。
為了圍繞這些要點(diǎn)工作，本發(fā)明建立了較小鰭片具有較高鰭片高度的2/3的高度的標(biāo)準(zhǔn)。通過試驗(yàn)，本發(fā)明者已經(jīng)確定該比率產(chǎn)生最優(yōu)的設(shè)計(jì)解決方案的結(jié)果。該解決方案允許利用單獨(dú)的高溫氧化處理(由此保持高產(chǎn)量)。而且，通過在相互的1/3內(nèi)形成鰭片的高度，不需要更改在晶體管中形成剩余結(jié)構(gòu)的處理。相反，如果將某些鰭片制作得明顯小于其它，對于明顯較短的鰭片來講，則將必須利用特定的處理以形成接觸、源極、漏極、氧化物，等等。
在圖9中示出本發(fā)明1比2/3比率的使用(例如，1∶0.667比率)。在晶體管91中，溝道寬度等于1(如上所述，其事實(shí)上是鰭片高度的兩倍)。圖9通過鄰近晶體管91的等式W＝(1)×2h表示出這個(gè)。晶體管92具有如通過等式W＝(4/3)×2h表示的4/3的溝道寬度。這通過使用兩個(gè)2/3高度鰭片實(shí)現(xiàn)。作為另一個(gè)例子，晶體管93具有通過組合2/3高度鰭片和全高度鰭片形成的5/3的溝道寬度(如通過等式W＝(5/3)×2h所表示)。因此，通過以多重組合使用全高度和2/3高度鰭片，實(shí)際上可以通過本發(fā)明實(shí)現(xiàn)任何溝道寬度而基本上不改變標(biāo)準(zhǔn)晶體管制造工藝或降低產(chǎn)量。
因此，如上所示，本發(fā)明根據(jù)電路設(shè)計(jì)者的需要、通過使用可具有不同高度的多重鰭片可允許調(diào)節(jié)鰭片F(xiàn)ET器件。而且，本發(fā)明建立1比2/3的最優(yōu)高度比率以允許高的溝道寬度量化，而不犧牲產(chǎn)量以及不擾亂常規(guī)晶體管制造工藝。
通過本發(fā)明能實(shí)現(xiàn)的溝道寬度的較好量化允許這些電路嚴(yán)格依賴于晶體管內(nèi)部的相對驅(qū)動強(qiáng)度或性能工作，以較其它可能方法占用較少的物理區(qū)域。而且，在這些電路中可以實(shí)現(xiàn)較窄的總溝道寬度，由此當(dāng)與常規(guī)結(jié)構(gòu)相比較時(shí)，導(dǎo)致獲得的電路的較低功率消耗。
雖然已經(jīng)依照優(yōu)選實(shí)施例描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員將認(rèn)識到，在所附權(quán)利要求的精神和范圍內(nèi)通過修改可以實(shí)施本發(fā)明。
工業(yè)適用性本發(fā)明用于半導(dǎo)體器件領(lǐng)域，具體地，用于包括場效應(yīng)晶體管的器件。
權(quán)利要求
1.一種FinFET器件，包括第一鰭片(80)和第二鰭片(81)，每個(gè)鰭片包括溝道區(qū)域和從所述溝道區(qū)域延伸的源極和漏極區(qū)域，其中所述第一鰭片(80)和所述第二鰭片(81)具有不同的高度。
2.根據(jù)權(quán)利要求1的FinFET器件，還包括位于鄰近所述第一鰭片和所述第二鰭片的柵極導(dǎo)體(90)，其中所述柵極導(dǎo)體相對于所述第一鰭片以67.5度的角度延伸。
3.根據(jù)權(quán)利要求1的FinFET器件，還包括位于鄰近所述第一鰭片和所述第二鰭片的柵極導(dǎo)體(90)，其中所述柵極導(dǎo)體垂直于所述第一鰭片和所述第二鰭片延伸。
4.根據(jù)權(quán)利要求3的FinFET器件，其中所述柵極導(dǎo)體(90)橫跨每個(gè)所述第一鰭片和第二鰭片的所述溝道區(qū)域。
5.根據(jù)權(quán)利要求1的FinFET器件，其中所述第一鰭片(80)和所述第二鰭片(81)相互平行。
6.根據(jù)權(quán)利要求1的FinFET器件，其中所述第一鰭片(80)的高度與所述第二鰭片(81)的高度的比率包括比率1比2/3。
7.根據(jù)權(quán)利要求6的FinFET器件，其中所述比率用于調(diào)節(jié)所述FinFET器件的性能。
8.根據(jù)權(quán)利要求6的FinFET器件，其中所述比率確定所述FinFET器件的總溝道寬度。
9.一種集成電路，包括根據(jù)權(quán)利要求1的FinFET器件。
10.根據(jù)權(quán)利要求9的集成電路，其中第一柵極導(dǎo)體位于鄰近所述第一鰭片(80)，且所述第一柵極導(dǎo)體垂直于所述第一鰭片(80)延伸，以及其中第二柵極導(dǎo)體位于鄰近所述第二鰭片(80)，且所述第二柵極導(dǎo)體垂直于所述第二鰭片(81)延伸。
11.根據(jù)權(quán)利要求10的集成電路，其中所述第一柵極導(dǎo)體橫跨所述第一鰭片(80)的所述溝道區(qū)域，且其中所述第二柵極導(dǎo)體橫跨所述第二鰭片(81)的所述溝道區(qū)域。
12.根據(jù)權(quán)利要求9的集成電路，其中所述第一鰭片(80)的高度與所述第二鰭片(81)的高度的比率包括比率1比2/3。
13.根據(jù)權(quán)利要求12的集成電路，其中所述比率用于調(diào)節(jié)所述電路的性能。
14.根據(jù)權(quán)利要求12的集成電路，其中所述比率確定所述第一FinFET和所述第二FinFET的溝道寬度。
15.一種集成電路，包括多個(gè)根據(jù)權(quán)利要求1的FinFET器件。
16.一種制造根據(jù)權(quán)利要求1的FinFET器件的方法，該方法包括以下步驟在結(jié)構(gòu)上形成有源硅層(102)；構(gòu)圖在所述有源硅層上的掩模(104)；進(jìn)行熱氧化以降低未被所述掩模保護(hù)的所述有源硅層的縮短區(qū)域的高度(106)；移除所述掩模(108)；以及將所述有源硅層構(gòu)圖為鰭片，其中當(dāng)與從所述有源硅層的其它區(qū)域產(chǎn)生的鰭片相比較時(shí)，從所述縮短區(qū)域產(chǎn)生的鰭片具有較小的高度(112)。
17.根據(jù)權(quán)利要求16的方法，還包括通過在硅襯底上生長底部氧化物來形成所述結(jié)構(gòu)(100)。
18.根據(jù)權(quán)利要求16的方法，其中所述有源硅層的所述構(gòu)圖步驟(112)包括以下步驟構(gòu)圖在所述有源硅層上的第二掩模；以及將所述有源硅層的區(qū)域蝕刻為所述鰭片。
19.根據(jù)權(quán)利要求16的方法，還包括構(gòu)圖在所述鰭片上的柵極導(dǎo)體，以使所述柵極導(dǎo)體橫跨所述鰭片的溝道區(qū)域(116)。
20.根據(jù)權(quán)利要求16的方法，其中控制所述熱氧化處理(106)以將所述縮短區(qū)域的所述高度降低到所述有源硅層高度的2/3。
21.根據(jù)權(quán)利要求16的方法，其中所述熱氧化處理(106)用于調(diào)節(jié)所述FinFET器件的性能。
22.根據(jù)權(quán)利要求16的方法，其中所述熱氧化處理(106)確定所述FinFET器件的總溝道寬度。
全文摘要
本發(fā)明提供了一種FinFET器件，其具有第一鰭片和第二鰭片。每個(gè)鰭片具有溝道區(qū)域和從溝道區(qū)域延伸的源極和漏極區(qū)域。所述鰭片具有不同的高度。本發(fā)明具有位于鄰近所述鰭片的柵極導(dǎo)體。所述柵極導(dǎo)體垂直于所述鰭片延伸并橫跨每個(gè)第一鰭片和第二鰭片的溝道區(qū)域。所述鰭片相互平行。第一鰭片的高度與第二鰭片的高度的比率包括比率1比2/3。所述比率用于調(diào)節(jié)晶體管的性能并確定晶體管的總溝道寬度。
文檔編號H01L29/772GK1784782SQ200480012028
公開日2006年6月7日 申請日期2004年1月30日 優(yōu)先權(quán)日2003年5月5日
發(fā)明者B·A·雷尼, E·J·諾瓦克, I·阿勒, J·凱納特, T·盧德維格 申請人:國際商業(yè)機(jī)器公司