專利名稱：具有混合電介質(zhì)的可靠低k互連結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總地涉及高速半導(dǎo)體微處理器、特定用途集成電路(ASIC)、以及其它高度集成電路器件的制造。更具體而言，本發(fā)明涉及用于使用低K電介質(zhì)材料的半導(dǎo)體器件的先進線后端(back-end-of-lineBEOL)金屬化結(jié)構(gòu)。本發(fā)明特別針對一種具有低介電常數(shù)混合電介質(zhì)的先進BEOL互連結(jié)構(gòu)。
背景技術(shù)：
極大規(guī)模集成(VLSI)或超大規(guī)模集成(ULSI)電路中的金屬互連通常由具有圖案化的金屬引線層的互連結(jié)構(gòu)構(gòu)成。一般的集成電路(IC)器件包括三至十五層金屬引線。隨著特征尺寸減小和器件面密度增大，期望增大互連層的數(shù)量。
這些互連結(jié)構(gòu)的材料和布置被優(yōu)選從而最小化信號傳播延遲，由此最大化整體電路速度?；ミB結(jié)構(gòu)內(nèi)信號傳播延遲的一個指標是每個金屬引線層的RC時間常數(shù)，其中R為引線電阻，C為多層互連結(jié)構(gòu)中選定的信號線(即導(dǎo)體)與周圍導(dǎo)體之間的有效電容。RC時間常數(shù)可以通過降低引線材料的電阻來減小。由此，銅是用于IC互連的優(yōu)選材料，因為其較低的電阻。RC時間常數(shù)還可以通過使用具有低介電常數(shù)k的電介質(zhì)材料來減小。
由于互連延遲現(xiàn)在已經(jīng)限制了整體電路速度，所以高速邏輯芯片要求更快的互連。隨著尺寸的縮小，互連延遲成為限制整體電路性能的更加重要的因素。在整個半導(dǎo)體工業(yè)中，在低k絕緣體內(nèi)使用銅導(dǎo)體的互連結(jié)構(gòu)正在被引入以降低互連延遲?；ミB延遲的一種量度為互連結(jié)構(gòu)的有效介電常數(shù)k(eff)。為了獲得更低k(eff)并由此降低延遲，必須使用低k電介質(zhì)(k＜4)和較低k阻擋層(例如，對于氮化硅k＜7)。
在Proceedings of the IEEE 2000 Intemational Interconnect TechnologyConference，pp.261-263中R.D.Goldblatt等人的“A High Performance 0.13μmCopper BEOL Technology with Low-k Dielectric”中介紹了包括低k電介質(zhì)材料和銅互連的現(xiàn)有技術(shù)雙鑲嵌互連結(jié)構(gòu)。圖1示出使用低k電介質(zhì)材料和銅互連的典型互連結(jié)構(gòu)。該互連結(jié)構(gòu)包括可以包括諸如晶體管的邏輯電路元件的下襯底10。蓋層(cap layer)11可以設(shè)置在下襯底10之上。公知為層間電介質(zhì)(ILD)的電介質(zhì)層12覆蓋在襯底10和可選的蓋層11上。在先進互連結(jié)構(gòu)中，ILD層12優(yōu)選為低k聚合物熱固性材料，諸如SiLKTM(可從Dow ChemicalCompany得到的芳香烴熱固性聚合物)。至少一個導(dǎo)體14、18嵌在ILD層12中。在先進互連結(jié)構(gòu)中，導(dǎo)體14、18通常為銅，但作為替換地可以是鋁或其它導(dǎo)電材料。擴散阻擋襯層(未示出)可以設(shè)置在ILD層12與導(dǎo)體14、18之間。這種擴散阻擋襯層可以包括鉭、鈦、鎢或這些金屬的氮化物。例如氮化硅蓋層17可以設(shè)置在ILD層12上。通常通過化學(xué)機械拋光(CMP)步驟，使導(dǎo)體18的頂面與氮化硅層17的頂面共面。最終的蓋層19(也可以是例如氮化硅)可以設(shè)置在整個結(jié)構(gòu)上。
導(dǎo)體14、18可以通過傳統(tǒng)的雙鑲嵌工藝形成。例如，所示互連層的形成以在蓋層11上沉積ILD材料12開始。若ILD材料為諸如SiLKTM的低k聚合物熱固性材料，則ILD材料通常被旋涂，經(jīng)受涂覆后熱烘烤從而去除溶劑，并在高溫下固化。接著，氮化硅層17沉積在ILD層12上。隨后使用傳統(tǒng)的光刻和蝕刻工藝構(gòu)圖氮化硅層17、ILD層12、以及蓋層11，從而形成至少一個溝槽18和通孔14。溝槽和通孔可以襯以擴散阻擋襯層。隨后利用諸如銅的金屬填充溝槽和通孔，從而形成傳統(tǒng)雙鑲嵌工藝中的導(dǎo)體14、18。通過化學(xué)機械拋光(CMP)工藝去除多余的金屬。最后，在銅導(dǎo)體18和氮化硅層17上沉積氮化硅蓋層19。
在先進互連結(jié)構(gòu)中，優(yōu)選的低k電介質(zhì)材料為聚合物熱固性材料，諸如SiLKTM(可從Dow Chemical Company得到的芳香烴熱固性聚合物)。這種材料具有約2.65的介電常數(shù)。然而，使用這種低k材料作為ILD的銅互連結(jié)構(gòu)會遇到可靠性問題，包括由低k電介質(zhì)材料的熱膨脹導(dǎo)致的機械失效。SiLKTM電介質(zhì)的模量為2.7Gpa，而二氧化硅的為78Gpa。這種差異已經(jīng)表現(xiàn)出明顯導(dǎo)致這樣的可靠性問題。
因而，本領(lǐng)域中需要一種具有低k(eff)的先進互連結(jié)構(gòu)，其不遭受聚合物低k電介質(zhì)材料的熱膨脹導(dǎo)致的可靠性問題。
授予Andideh等人的美國專利No.6,362,091介紹了一種具有多層低kILD的互連結(jié)構(gòu)。Andideh等人嘗試解決較脆低k摻碳硅膜中的開裂問題，而非聚合物低k電介質(zhì)材料的熱膨脹導(dǎo)致的可靠性問題。為解決此問題，提出了一種多層ILD，其包括諸如摻碳硅的低k電介質(zhì)與具有增大的韌性的諸如二氧化硅的第二絕緣材料的交替層。盡管公開了低k電介質(zhì)材料可以包括低k聚合物，但是由該公開顯見，以上針對諸如SiLKTM的聚合物低k電介質(zhì)的模量與二氧化硅的模量之間的差異討論的問題沒有被Andideh等人所考慮。另外，此處提出的第二絕緣材料(具有增大的韌性)(SiO2、SiN、SiON、SiOF和SiC)全都具有較高的介電常數(shù)，這導(dǎo)致多層ILD的k(eff)比較高。最終，此結(jié)構(gòu)的制造由于對通路層和線路層使用相同的多層ILD而變得困難，沒有中間蓋層或蝕刻停止層。
由此，本領(lǐng)域中仍然需要不遭受聚合物低k電介質(zhì)材料的熱膨脹導(dǎo)致的可靠性問題的具有低k(eff)的先進互連結(jié)構(gòu)。

發(fā)明內(nèi)容
上述問題通過使用本發(fā)明而解決，本發(fā)明針對一種形成在襯底上的互連結(jié)構(gòu)。根據(jù)所提供的本發(fā)明的一個方面，該結(jié)構(gòu)包括覆蓋在襯底上的第一電介質(zhì)層；所述第一電介質(zhì)層上的第一硬掩模層，所述第一硬掩模層具有頂面；至少一個導(dǎo)電通路，嵌入在所述第一電介質(zhì)層和所述第一硬掩模層中；通路層蓋層(via-level cap layer)，在所述第一硬掩模層上；第二電介質(zhì)層，在所述通路層蓋層上，其中所述第二電介質(zhì)層由與所述第一電介質(zhì)層不同的材料形成；第二硬掩模層，在所述第二電介質(zhì)層上，所述第二硬掩模層具有頂面；以及至少一個導(dǎo)電線路，嵌入在所述通路層蓋層、所述第二電介質(zhì)層和所述第二硬掩模層中，所述導(dǎo)電線路具有與所述第二硬掩模層的頂面共面的頂面。
在另一方面中，該結(jié)構(gòu)包括第一電介質(zhì)層，覆蓋襯底；蝕刻停止層，在所述第一電介質(zhì)層上；助粘劑(adhesion promoter)層，在所述蝕刻停止層上；第二電介質(zhì)層，在所述助粘劑層上，其中所述第二電介質(zhì)層由與所述第一電介質(zhì)層不同的材料形成；硬掩模層，在所述第二電介質(zhì)層上，所述硬掩模層具有頂面；至少一個導(dǎo)電通路，嵌入在所述第一電介質(zhì)層和所述蝕刻停止層中；以及至少一個導(dǎo)電線路，嵌入在所述助粘劑層、所述第二電介質(zhì)層和所述硬掩模層中，所述導(dǎo)電線路具有與所述硬掩模層的頂面共面的頂面。
根據(jù)本發(fā)明的第三方面，提供一種在襯底上形成互連結(jié)構(gòu)的方法。在一實施例中，該方法包括步驟在襯底上沉積第一電介質(zhì)層；在所述第一電介質(zhì)層上沉積第一硬掩模層，所述第一硬掩模層具有頂面；在所述第一電介質(zhì)層和所述第一硬掩模層中形成至少一個通路開口；以導(dǎo)電材料填充所述通路開口，由此形成至少一個嵌入在所述第一電介質(zhì)層和所述第一硬掩模層中的導(dǎo)電通路；在所述第一硬掩模層上沉積通路層蓋層；在所述通路層蓋層上沉積第二電介質(zhì)層，其中所述第二電介質(zhì)層由與所述第一電介質(zhì)層不同的材料形成；在所述第二電介質(zhì)層上沉積第二硬掩模層，所述第二硬掩模層具有頂面；在所述通路層蓋層、所述第二電介質(zhì)層和所述硬掩模層中形成至少一個溝槽開口，其中所述第二開口覆蓋所述第一導(dǎo)電通路；以及以導(dǎo)電材料填充所述溝槽開口，由此形成嵌入在所述通路層蓋層、所述第二電介質(zhì)層和所述第二硬掩模層中的至少一個導(dǎo)電線路，所述導(dǎo)電線路具有與所述第二硬掩模層的頂面共面的頂面。
根據(jù)本發(fā)明的第四方面，提供一種方法，該方法包括步驟在襯底上沉積第一電介質(zhì)層；在所述第一電介質(zhì)層上沉積蝕刻停止層，所述蝕刻停止層具有頂面；在所述蝕刻停止層上沉積助粘劑層；在所述助粘劑層上沉積第二電介質(zhì)層，其中所述第二電介質(zhì)層由與所述第一電介質(zhì)層不同的材料形成；在所述第二電介質(zhì)層上沉積硬掩模層，所述硬掩模層具有頂面；在所述硬掩模層、所述第二電介質(zhì)層、所述助粘劑層、所述第一電介質(zhì)層、以及所述蝕刻停止層中形成至少一個通路開口；在所述硬掩層、所述第二電介質(zhì)層、以及所述助粘劑層中形成至少一個溝槽開口，其中所述溝槽開口覆蓋所述第一通路開口；以及以導(dǎo)電材料填充所述通路和溝槽開口，由此形成嵌入在所述第一電介質(zhì)層、所述蝕刻停止層、所述助粘劑層、所述第二電介質(zhì)層和所述硬掩模層中的至少一個通路導(dǎo)體和至少一個線路導(dǎo)體，所述線路導(dǎo)體具有與所述硬掩模層的頂面共面的頂面。


被認為新穎的本發(fā)明的特征和本發(fā)明的基本特性在所附權(quán)利要求中特別示出。附圖僅為說明目的，且未按比例繪制。另外，相同的附圖標記在附圖中表示相同的元件。然而，發(fā)明本身，包括構(gòu)成和操作方法，可以通過以下結(jié)合附圖的詳細介紹最好地理解，附圖中圖1為部分完成的集成電路器件的示意截面圖，示出現(xiàn)有技術(shù)的互連結(jié)構(gòu)；
圖2(a)-2(e)為部分完成的集成電路器件的示意截面圖，示出用于形成根據(jù)本發(fā)明優(yōu)選實施例的互連結(jié)構(gòu)的方法；以及圖3(a)-3(d)為部分完成的集成電路器件的示意截面圖，示出用于形成根據(jù)本發(fā)明另一優(yōu)選實施例的互連結(jié)構(gòu)的方法。
具體實施例方式
現(xiàn)在將參照附圖詳細介紹本發(fā)明。附圖中，該結(jié)構(gòu)的各個方面已經(jīng)示出，且以簡化的方式示意性地表示，從而更加清晰地介紹和示出本發(fā)明。例如，附圖未按比例。另外，所述結(jié)構(gòu)的各方面的垂直截面被示為呈矩形。然而，本領(lǐng)域技術(shù)人員將可理解，對于實際結(jié)構(gòu)，這些方面將很可能含有更加斜削的特征。另外，本發(fā)明不限于任何特別形狀的構(gòu)造。
雖然將參照包括銅的結(jié)構(gòu)來介紹本發(fā)明的某些方面，但是本發(fā)明不限于此。盡管銅是優(yōu)選的導(dǎo)電材料，但是本發(fā)明的結(jié)構(gòu)可以包括任何適合的導(dǎo)電材料，如鋁。
參照圖2(e)，本發(fā)明的互連結(jié)構(gòu)的一優(yōu)選實施例包括下襯底110，下襯底110可以包括諸如晶體管的邏輯電路元件，并且可以由單鑲嵌引線層和/或蓋層結(jié)束，該單鑲嵌引線層(wiring level)和蓋層可以由與下述導(dǎo)體和蓋層相同或不同的材料形成。例如，襯底110可以由包括鎢的引線層結(jié)束，而以下討論的導(dǎo)體114和118可以由銅形成。
蓋層111可以設(shè)置在下襯底110上。通常被稱為層間電介質(zhì)(ILD)的電介質(zhì)層112覆蓋在蓋層111上面。通路層硬掩模層113優(yōu)選地設(shè)置在ILD層112上。至少一個通路導(dǎo)體114嵌入在ILD層112、蓋層111和通路硬掩模層113中。擴散阻擋襯層(未示出)可以設(shè)置在ILD層112與通路導(dǎo)體114之間。通常利用化學(xué)機械拋光(CMP)步驟使通路導(dǎo)體114的頂面與通路硬掩模層113的頂面共面。
第一互連層(interconnect level)由圖2(e)中所示的互連結(jié)構(gòu)中的蓋層111、ILD層112、硬掩模層113、以及通路導(dǎo)體114限定。第二互連層在圖2中被顯示為處于第一互連層上方，其包括通路蓋層115、ILD層116、線路硬掩模層117、線路導(dǎo)體118。助粘劑層(未示出)可以設(shè)置在通路蓋層115與ILD層116之間。最終的蓋層119覆蓋在線路導(dǎo)體118與線路硬掩模層117上。
本發(fā)明的互連結(jié)構(gòu)的另一優(yōu)選實施例在圖3(d)中示出。此實施例包括下襯底210，下襯底210可以包括諸如晶體管的邏輯元件。蓋層211可以設(shè)置在下襯底210上。ILD層212覆蓋在蓋層211上。蝕刻停止層213設(shè)置在ILD層212上。助粘劑層215設(shè)置在蝕刻停止層213上。ILD層216設(shè)置在助粘劑層215上，而硬掩模層217覆蓋在ILD層216上。至少一個通路導(dǎo)體214和線路導(dǎo)體218嵌入在層211、212、213、215、216和217中，如圖所示。線路導(dǎo)體218的頂面與硬掩模層217的頂面共面。最終的蓋層219覆蓋在線路導(dǎo)體218和硬掩模層217上。
盡管低k電介質(zhì)材料是優(yōu)選的，但ILD層112、116、212和216可以由任何適合的電介質(zhì)材料形成。適合的電介質(zhì)材料包括摻碳二氧化硅材料；氟硅酸鹽玻璃(FSG)；有機聚合物熱固性材料，碳氧化硅；SiCOH電介質(zhì)；摻氟氧化硅；旋涂玻璃；倍半硅氧烷(silsesquioxane)，包括氫倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、以及HSQ和MSQ的混合物或共聚物；苯并環(huán)丁烯(BCB)基聚合物電介質(zhì)，以及任何含硅低k電介質(zhì)。利用倍半硅氧烷化學(xué)性質(zhì)(chemistry)的具有SiCOH型成分的旋涂低k膜的示例包括HOSPTM(可從Honeywell得到)、JSR 5109和5108(可從Japan Synthetic Rubber得到)、ZirkonTM(可從Rohm and Haas的一個部門，Shipley Microelectronics，得到)、以及多孔低k(ELk)材料(可從Applied Materials得到)。摻碳二氧化硅材料或有機硅烷的示例包括Black DiamondTM(可從Applied Materials得到)和CoralTM(可從Novellus得到)。HSQ材料的一示例為FOXTM(可從Dow Corning得到)。優(yōu)選的電介質(zhì)材料包括有機聚合物熱固性材料，主要由碳、氧和氫構(gòu)成，包括以SiLKTM(可從Dow Chemical Company得到)著稱的低k聚亞芳基醚(polyarylene ether)聚合物材料和以FLARETM(可從Honeywell得到)著稱的低k聚合物材料。
在優(yōu)選實施例中，通路層ILD層112和212由諸如SiCOH或氧化物電介質(zhì)材料的具有低熱膨脹系數(shù)(CTE)的材料形成，從而改善可靠性，線路層ILD層116和216由諸如SiLKTM的具有低k的聚合物熱固性材料形成。特別優(yōu)選的是，通路層ILD層112和212由CTE小于約50ppm/℃的電介質(zhì)材料形成，優(yōu)選與導(dǎo)體114和214的CTE相匹配。
在特別優(yōu)選實施例中，通路層ILD層112和212由SiCOH形成，線路層ILD層116和216由SiLKTM形成。在另一實施例中，通路層ILD層112和212可以由SiCOH形成，線路層ILD層116和216可以由多孔SiLKTM形成。在再一實施例中，通路層ILD層112和212可以由多孔SiCOH形成，線路層ILD層116和216可以由SiLKTM形成。在再一實施例中，通路層ILD層112和212可以由多孔SiCOH形成，線路層ILD層116和216可以由多孔SiLKTM形成。在再一實施例中，通路層ILD層112和212可以由多孔SiCOH形成，線路層ILD層116和216可以由SiCOH形成。在再一實施例中，通路層ILD層112和212可以由SiCOH形成，線路層ILD層116和216可以由多孔SiCOH形成。
ILD層112、116、212和216每個可以為約10nm至約1000nm厚，但這些層每個優(yōu)選為約120nm厚。ILD層112、116、212和216的介電常數(shù)優(yōu)選為約1.8至約3.5，且最優(yōu)選為約2，5至約2.9。在使用多孔材料用于線路層和通路層ILD兩者的實施例中，用于ILD層112、116、212和216的材料為多孔材料，由此進一步減小這些層的介電常數(shù)至約1.8至2.5的范圍。
硬掩模層113和蝕刻停止層213可以由任何適合的電介質(zhì)材料形成。層113和213優(yōu)選具有以下特性(1)低介電常數(shù)(優(yōu)選低于約7)；(2)相對于襯層的低CMP率(優(yōu)選約1∶5)，由此起到CMP停止層的作用；(3)是親水的，以用于有效CMP后清潔；(4)對銅擴散到下面的電介質(zhì)中起阻擋作用；以及(5)對在抗蝕劑剝離操作期間采用的氧等離子體有抵抗力。用于層113和213的優(yōu)選材料包括SiCH和SiNCH，例如BlokTM(可從Applied Materials，Inc.得到)，并具有低于約5的介電常數(shù)，且優(yōu)選為約4.9。具體而言，這些層優(yōu)選包括約20至34原子百分比的硅、約12至34原子百分比的碳、約5至30原子百分比的氮、約20至50原子百分比的氫。該材料優(yōu)選地具有組成SixCyNwHz，其中x為約0.2至約0.34，y為約0.12至約0.34，w為約0.05至約0.3，z為約0.2至約0.5。SiNCH材料的特別優(yōu)選的成分為約22至30原子百分比的硅、約15至30原子百分比的碳、約10至22原子百分比的氮、以及約30至45原子百分比的氫。此特別優(yōu)選的成分可以表示為SixCyNwHz，其中x為約2.2至約3，y為約1.5至約3，w為約1至約2，z為約3至約4.5。最優(yōu)選的實施例采用超過一個的通路硬掩模層，其中底層具有最低的介電常數(shù)和最高的CMP選擇性。
通路蓋層115可以由任何適合的電介質(zhì)材料形成。通路蓋層115優(yōu)選具有以下特性(1)低介電常數(shù)；(2)對在抗蝕劑剝離操作期間使用的氧等離子體有抵抗力；(3)起銅阻擋作用；以及(4)具有蝕刻選擇性并由此起蝕刻停止層作用。用于通路蓋層115的特別優(yōu)選的材料為包括硅、碳、氮和氫的非晶氮氫碳化硅(SiCNH)，具有低于約5的介電常數(shù)。其它適合的材料包括SiN、SiCH和SiON。
助粘劑層215優(yōu)選具有以下特性(1)低介電常數(shù)；(2)低的濕氣相互作用；(3)高耐氧化性；以及(4)相對于ILD層216和通路硬掩模層213的RIE化學(xué)性質(zhì)選擇性。用于助粘劑層215的特別優(yōu)選的材料包括硅氧烷或SiCOH，最優(yōu)選的是HOSP BESTTM(可從Honeywell得到)。
硬掩模層117和217可以由任何適合的電介質(zhì)材料形成，但優(yōu)選由介電常數(shù)低于約5的電介質(zhì)材料形成。用于硬掩模層117和217的優(yōu)選材料為SiCOH和SiCH。在最優(yōu)選的實施例中，這些硬掩模層的介電常數(shù)低于約3.5。
最終的蓋層119和219可以由任何適合的電介質(zhì)材料形成，但優(yōu)選由SiNCH或SiN形成。當最終的蓋層由SiNCH形成時，該層優(yōu)選包括約20至34原子百分比的硅、約12至34原子百分比的碳、約5至30原子百分比的氮、以及約20至50原子百分比的氫。該材料優(yōu)選具有組成SixCyNwHz，其中x為約0.2至約O.34，y為約O.12至約0.34，w為約0.05至約0.3，z為約0.2至約0.5。SiNCH材料的特別優(yōu)選的成分為約22至30原子百分比的硅、約15至30原子百分比的碳、約1O至22原子百分比的氮、以及約30至45原子百分比的氫。此特別優(yōu)選的組成可以表示為SixCyNwHz，其中x為約2.2至約3，y為約1.5至約3，w為約1至約2，z為約3至約4.5。
圖2(e)的互連結(jié)構(gòu)可以通過單鑲嵌工藝形成，如圖2(a)至2(e)所示的工藝。該工藝可選地以在襯底110上沉積蓋層111開始，接著在蓋層111上沉積ILD層112，如圖2(a)所示。蓋層111和ILD層112可以通過任何適合的方法沉積。例如，若將SiLKTM用于ILD層112，則通過旋涂工藝，接著通過去除溶劑的烘烤步驟，然后是熱固化步驟，該樹脂可得以涂覆。
隨后在ILD層112上沉積通路層硬掩模層113，如圖2(a)所示。硬掩模層113可以通過任何適合的方法沉積，但在硬掩模層113為SiNCH時，優(yōu)選通過化學(xué)氣相沉積(CVD)直接沉積到ILD層112上?；蛘撸坎ＡЭ梢杂糜谕穼佑惭谀?13。優(yōu)選的CVD材料的一個示例是SiCH，優(yōu)選的旋涂材料的一個示例為HOSP BESTTM。
在硬掩模層113沉積后，可以沉積額外的犧牲硬掩模層(未示出)。例如，可以沉積一系列硬掩模層，例如2000年4月14日提交的且題為“ProtectiveHardmask for Producing Interconnect Structures”的共同審理中的美國專利申請序列號09/550,943中介紹的硬掩模層，其公開的內(nèi)容在此作為參考引入。
在沉積蓋層111、ILD層112和硬掩模層113后，使用光刻構(gòu)圖工藝形成至少一個通孔114a。隨后，通孔114a通過在未被光致抗蝕劑保護的區(qū)域利用例如反應(yīng)離子蝕刻(RIE)去除硬掩模層113和部分ILD層112形成。硬掩模層113可以如下參與此蝕刻步驟。首先硬掩模層113可以在未被光致抗蝕劑覆蓋的區(qū)域中被蝕刻，然后光致抗蝕劑可以被去除，留下與光致抗蝕劑圖案匹配的圖案化的硬掩模層113。隨后，ILD層112和蓋層111可以在未被硬掩模層113覆蓋的區(qū)域被蝕刻。
形成通孔114a后，通孔可以襯以擴散阻擋襯層(未示出)，隨后在通孔114a中沉積導(dǎo)電材料，從而形成導(dǎo)體114，如圖2(b)所示。擴散阻擋襯層可以通過任何適合的方法沉積，例如物理氣相沉積(PVD)、化學(xué)氣相沉積(CVD)、原子層沉積(ALD)或離子化物理氣相沉積(I-PVD)。擴散阻擋襯層可以是通過沉積若干難熔金屬作為薄膜復(fù)合物構(gòu)成的多層襯層。導(dǎo)電材料114可以通過任何適合的方法沉積在通孔114a內(nèi)，諸如電鍍技術(shù)。多余的襯層材料和多余的導(dǎo)電材料114可以在CMP工藝中去除，其中使得導(dǎo)體114的頂面與硬掩模層113共面。硬掩模層113可以在此CMP步驟期間起拋光停止層的作用，由此保護ILD層112免受拋光期間的損傷。犧牲硬掩模層(未示出)也可以在此CMP步驟期間去除。
圖2(a)至2(b)示出了第一互連層的形成，其包括蓋層111、ILD層112、硬掩模層113和通路導(dǎo)體115。在圖2(c)中，第二互連層的形成以沉積通路蓋層115、ILD層116和硬掩模層117開始?？梢栽谥饔惭谀?17上沉積額外的犧牲硬掩模層(未示出)。
在優(yōu)選實施例中，蓋層115為通過CVD沉積的氮化硅膜。在特別優(yōu)選實施例中，蓋層115為通過CVD沉積的SiCNH。
ILD層116優(yōu)選由與用于ILD層112的材料不同的材料形成。若ILD層112由SiCOH材料(優(yōu)選通過CVD沉積)形成，則ILD層116優(yōu)選由聚合物熱固性材料如SiLKTM形成。若ILD層116為諸如SiLKTM的低k聚合物材料，則通常ILD材料被旋涂，受到涂覆后熱烘烤從而去除溶劑，并在高溫下固化。
線路硬掩模層117優(yōu)選由低k電介質(zhì)材料形成，諸如SiCOH或SiCH，并可以通過CVD或旋涂方法沉積。優(yōu)選的CVD材料的一示例為SiCH，優(yōu)選的旋涂材料的示例為HOSP BESTTM。
在沉積通路蓋層115、ILD層116和線路硬掩模層117后，使用可以包括反應(yīng)離子蝕刻(RIE)的光刻構(gòu)圖和蝕刻工藝形成至少一個溝槽118a，如圖2(c)所示。溝槽118a可以襯以擴散阻擋襯層(未示出)，隨后在溝槽118a中沉積導(dǎo)電材料，從而形成導(dǎo)體118，如圖2(d)所示。擴散阻擋襯層可以通過任何適合的方法沉積，諸如物理氣相沉積(PVD)、化學(xué)氣相沉積(CVD)、原子層沉積(ALD)或離子化物理氣相沉積(I-PVD)。擴散阻擋襯層可以是通過沉積若干難熔金屬作為薄膜復(fù)合物構(gòu)成的多層襯層。導(dǎo)電材料118通常為用于導(dǎo)電通路114的相同的材料，并可以通過任何適合的方法沉積在溝槽118a內(nèi)，諸如電鍍技術(shù)。多余的襯層材料和多余的導(dǎo)電材料118可以在CMP工藝中去除，其中使得導(dǎo)體118的頂面與線路硬掩模層117共面。
在形成導(dǎo)體114和118后，最終的蓋層119可以如圖3(d)所示地沉積。最終的蓋層119可以由任何適合的電介質(zhì)材料形成，但優(yōu)選由通過CVD沉積的SiCNH或SiN形成。
作為對于如上所述和如圖2(a)至2(e)所示的單鑲嵌方法的替代，本發(fā)明的互連結(jié)構(gòu)可以使用雙鑲嵌方法形成，諸如圖3(a)至3(d)所示的方法。此替代工藝可選地以在襯底210上沉積蓋層211開始，接著在蓋層211上沉積ILD層212。
然后，通過首先在ILD層212上沉積蝕刻停止層213，接著順序在蝕刻停止層213上沉積助粘劑層215來構(gòu)造雙層蝕刻停止層。層213優(yōu)選通過CVD沉積，且最優(yōu)選為SiNCH。助粘劑層215優(yōu)選通過旋涂方法沉積，且優(yōu)選為SiCOH材料，最優(yōu)選為HOSP BESTTM。
在沉積助粘劑層215后，沉積ILD層216和硬掩模層217。隨后，使用傳統(tǒng)的光刻工藝，如圖3(b)所示地形成溝槽218a和通孔214a。雙鑲嵌蝕刻工藝包括采用犧牲硬掩模。在進行線路層光刻后，蝕刻工藝轉(zhuǎn)移線路層圖案到硬掩模層中，除了非犧牲的層217外。隨后進行光刻從而構(gòu)圖通路層。蝕刻工藝通過移除全部硬掩模疊層(包括層217)和ILD層216，選擇性地停止在層215上，轉(zhuǎn)移通孔214a圖案。接著，蝕刻剩余的線路層硬掩模層(包括層217)。通過蝕刻通孔圖案到層215、213和212中，且選擇性地停止在層211上，蝕刻工藝繼續(xù)。蝕刻ILD層212，從而進一步限定線路。最后，蝕刻蓋層211從而完成通孔。此最終的蝕刻步驟也去除了線路圖案中的層2l 5從而完成溝槽218a。
通孔214a和溝槽218a隨后在雙鑲嵌工藝中以導(dǎo)電材料填充，從而形成導(dǎo)體214、218，如圖3(c)所示。多余的導(dǎo)體材料可以在上述CMP工藝中去除。
在形成導(dǎo)體214、218后，可以如圖3(d)所示地沉積最終的蓋層219。最終的蓋層219可以由任何適合的電介質(zhì)材料形成，但優(yōu)選由通過CVD沉積的SiCNH或SiN形成。
作為圖3(a)至3(d)所示的雙鑲嵌方法的替代，本發(fā)明的互連結(jié)構(gòu)可以使用下述簡化的雙鑲嵌方法形成。在此替代雙鑲嵌方法中，ILD層212的性質(zhì)可以為了RIE構(gòu)圖步驟中的選擇性而被調(diào)整，且RIE步驟的化學(xué)性質(zhì)(chemistry)可以通過例如使層216和212為不同的材料來調(diào)整，由此允許嵌入的層213和215從結(jié)構(gòu)中略去。例如，可以使用CF4來蝕刻SiCOH材料，N2/H2可以用來蝕刻諸如SiLK的聚合物材料。
雖然已經(jīng)結(jié)合具體優(yōu)選實施例和其它替代實施例特別地介紹了本發(fā)明，顯然，大量的替代、調(diào)整和改變通過閱讀上述介紹對于本領(lǐng)域技術(shù)人員是顯而易見的。由此，所附權(quán)利要求應(yīng)包括所有這些屬于本發(fā)明的真實范圍和實質(zhì)內(nèi)的替代、調(diào)整和改變。
權(quán)利要求
1.一種形成在襯底上的互連結(jié)構(gòu)，該結(jié)構(gòu)包括第一電介質(zhì)層，覆蓋在該襯底上；在所述第一電介質(zhì)層上的第一硬掩模層，所述第一硬掩模層具有頂面；至少一個導(dǎo)電通路，嵌入在所述第一電介質(zhì)層和所述第一硬掩模層中；通路層蓋層，在所述第一硬掩模層上；在所述通路層蓋層上的第二電介質(zhì)層，其中所述第二電介質(zhì)層由與所述第一電介質(zhì)層不同的材料形成；在所述第二電介質(zhì)層上的第二硬掩模層，所述第二硬掩模層具有頂面；以及至少一個導(dǎo)電線路，嵌入在所述通路層蓋層、所述第二電介質(zhì)層和所述第二硬掩模層中，所述導(dǎo)電線路具有與所述第二硬掩模層的頂面共面的頂面。
2.如權(quán)利要求1所述的互連結(jié)構(gòu)，其中所述第一電介質(zhì)層由SiCOH形成，所述第二電介質(zhì)層由聚合物熱固性材料形成。
3.如權(quán)利要求1或2所述的互連結(jié)構(gòu)，其中所述第一電介質(zhì)層具有小于約50ppm/℃的熱膨脹系數(shù)。
4.如權(quán)利要求1、2或3所述的互連結(jié)構(gòu)，其中所述第一和第二電介質(zhì)層每層具有約1.8至約3.5的介電常數(shù)，優(yōu)選為約2.5至約2.9。
5.如權(quán)利要求1至4中任意一項所述的互連結(jié)構(gòu)，其中所述第一硬掩模層由SiCH或SiNCH形成。
6.如權(quán)利要求1至5中任意一項所述的互連結(jié)構(gòu)，其中所述通路層蓋層由SiNCH、SiN、SiCH或SiON形成。
7.如權(quán)利要求1至6中任意一項所述的互連結(jié)構(gòu)，其中所述第二硬掩模層由SiCOH或SiCH形成，且具有小于約3.5的介電常數(shù)。
8.如權(quán)利要求1至7中任意一項所述的互連結(jié)構(gòu)，還包括設(shè)置在所述通路層蓋層與所述第二電介質(zhì)層之間的助粘劑層。
9.如權(quán)利要求1至8中任意一項所述的互連結(jié)構(gòu)，還包括最終的蓋層，其在所述第二硬掩模層與所述導(dǎo)電線路上。
10.一種形成在襯底上的互連結(jié)構(gòu)，該結(jié)構(gòu)包括第一電介質(zhì)層，覆蓋該襯底；蝕刻停止層，在所述第一電介質(zhì)層上；助粘劑層，在所述蝕刻停止層上；在所述助粘劑層上的第二電介質(zhì)層，其中所述第二電介質(zhì)層由與所述第一電介質(zhì)層不同的材料形成；在所述第二電介質(zhì)層上的硬掩模層，所述硬掩模層具有頂面；至少一個導(dǎo)電通路，其嵌入在所述第一電介質(zhì)層和所述蝕刻停止層中；以及至少一個導(dǎo)電線路，嵌入在所述助粘劑層、所述第二電介質(zhì)層和所述硬掩模層中，所述導(dǎo)電線路具有與所述硬掩模層的頂面共面的頂面。
11.如權(quán)利要求10所述的互連結(jié)構(gòu)，其中所述第一電介質(zhì)層由SiCOH形成，所述第二電介質(zhì)層由聚合物熱固性材料形成。
12.如權(quán)利要求10或11所述的互連結(jié)構(gòu)，其中所述第一電介質(zhì)層具有小于約50ppm/℃的熱膨脹系數(shù)。
13.如權(quán)利要求10、11或12所述的互連結(jié)構(gòu)，其中所述第一和第二電介質(zhì)層每層具有約1.8至約3.5的介電常數(shù)，且優(yōu)選為約2.5至約2.9。
14.如權(quán)利要求10至13中任意一項所述的互連結(jié)構(gòu)，其中所述蝕刻停止層由SiCH或SiNCH形成。
15.如權(quán)利要求10至14中任意一項所述的互連結(jié)構(gòu)，其中所述助粘劑層由SiCOH形成。
16.如權(quán)利要求10至15中任意一項所述的互連結(jié)構(gòu)，其中所述硬掩模層由SiCOH或SiCH形成，且具有小于約3.5的介電常數(shù)。
17.如權(quán)利要求10至16中任意一項所述的互連結(jié)構(gòu)，還包括最終的蓋層，其在所述硬掩模層與所述導(dǎo)電線路上。
18.一種用于在襯底上形成互連結(jié)構(gòu)的方法，該方法包括步驟在該襯底上沉積第一電介質(zhì)層；在所述第一電介質(zhì)層上沉積第一硬掩模層，所述第一硬掩模層具有頂面；在所述第一電介質(zhì)層和所述第一硬掩模層中形成至少一個通路開口；以導(dǎo)電材料填充所述通路開口，由此形成至少一個嵌入在所述第一電介質(zhì)層和所述第一硬掩模層中的導(dǎo)電通路；在所述第一硬掩模層上沉積通路層蓋層；在所述通路層蓋層上沉積第二電介質(zhì)層，其中所述第二電介質(zhì)層由與所述第一電介質(zhì)層不同的材料形成；在所述第二電介質(zhì)層上沉積第二硬掩模層，所述第二硬掩模層具有頂面；在所述通路層蓋層、所述第二電介質(zhì)層和所述硬掩模層中形成至少一個溝槽開口，其中所述溝槽開口覆蓋在所述第一導(dǎo)電通路上；以及以導(dǎo)電材料填充所述溝槽開口，由此形成嵌入在所述通路層蓋層、所述第二電介質(zhì)層和所述第二硬掩模層中的至少一個導(dǎo)電線路，所述導(dǎo)電線路具有與所述第二硬掩模層的頂面共面的頂面。
19.如權(quán)利要求18所述的方法，其中所述第一電介質(zhì)層由SiCOH形成，所述第二電介質(zhì)層由聚合物熱固性材料形成。
20.如權(quán)利要求18或19所述的方法，其中所述第一電介質(zhì)層具有小于約50ppm/℃的熱膨脹系數(shù)。
21.如權(quán)利要求18、19或20所述的方法，其中所述第一硬掩模層的介電常數(shù)小于約7。
22.如權(quán)利要求18至21中任意一項所述的方法，其中所述第一硬掩模層由SiCH或SiNCH形成。
23.如權(quán)利要求18至22中任意一項所述的方法，其中所述通路層蓋層由SiCNH形成。
24.如權(quán)利要求18至23中任意一項所述的方法，其中所述通路層蓋層的介電常數(shù)小于約5。
25.如權(quán)利要求18至24中任意一項所述的方法，還包括在所述第二硬掩模層和所述導(dǎo)電線路上沉積最終的蓋層的步驟。
26.如權(quán)利要求18至25中任意一項所述的方法，在沉積所述第二電介質(zhì)層前還包括在所述通路層蓋層上沉積助粘劑層的步驟。
27.一種用于在襯底上形成互連結(jié)構(gòu)的方法，該方法包括步驟在該襯底上沉積第一電介質(zhì)層；在所述第一電介質(zhì)層上沉積蝕刻停止層，所述蝕刻停止層具有頂面；在所述蝕刻停止層上沉積助粘劑層；在所述助粘劑層上沉積第二電介質(zhì)層，其中所述第二電介質(zhì)層由與所述第一電介質(zhì)層不同的材料形成；在所述第二電介質(zhì)層上沉積硬掩模層，所述硬掩模層具有頂面；在所述硬掩模層、所述第二電介質(zhì)層、所述助粘劑層、所述第一電介質(zhì)層、以及所述蝕刻停止層中形成至少一個通路開口；在所述硬掩模層、所述第二電介質(zhì)層、以及所述助粘劑層中形成至少一個溝槽開口，其中所述溝槽開口覆蓋在所述通路開口上；以及以導(dǎo)電材料填充所述通路和溝槽開口，由此形成嵌入在所述第一電介質(zhì)層、所述蝕刻停止層、所述助粘劑層、所述第二電介質(zhì)層和所述硬掩模層中的至少一個通路導(dǎo)體和至少一個線路導(dǎo)體，所述線路導(dǎo)體具有與所述硬掩模層的頂面共面的頂面。
28.如權(quán)利要求27所述的方法，其中所述第一電介質(zhì)層由SiCOH形成，所述第二電介質(zhì)層由聚合物熱固性材料形成。
29.如權(quán)利要求27或28所述的方法，其中所述第一電介質(zhì)層具有小于約50ppm/℃的熱膨脹系數(shù)。
30.如權(quán)利要求27、28或29所述的方法，其中所述蝕刻停止層由SiCH或SiNCH形成。
31.如權(quán)利要求27至31中任意一項所述的方法，其中所述助粘劑層由SiCOH形成。
32.如權(quán)利要求27至31中任意一項所述的方法，還包括在所述第二硬掩模層和所述導(dǎo)電線路上沉積最終的蓋層的步驟。
全文摘要
公開了一種具有混合電介質(zhì)的先進線后端(BEOL)互連結(jié)構(gòu)。用于通路層的層間電介質(zhì)(ILD)優(yōu)選與用于線路層的ILD不同。在優(yōu)選實施例中，通路層ILD(112)由低kSiCOH材料形成，線路層ILD(116)由低k聚合物熱固性材料形成。
文檔編號H01L23/532GK1711635SQ200380103304
公開日2005年12月21日 申請日期2003年11月7日 優(yōu)先權(quán)日2002年11月14日
發(fā)明者約翰·菲茨西蒙斯, 斯蒂芬·格雷科, 李加, 斯蒂芬·蓋茨, 特里·斯普納, 馬修·安格耶爾, 哈彼·?？死? 西奧爾多盧斯·斯坦戴爾特, 格倫·比厄里 申請人:國際商業(yè)機器公司