專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器的存儲單元中利用的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
用于非易失性存儲器的存儲單元的半導(dǎo)體器件之一，有圖35所示的構(gòu)造的MONOS(金屬氧化物氮氧化物半導(dǎo)體)晶體管。該MONOS晶體管包括在半導(dǎo)體基板110內(nèi)形成的源區(qū)域111s和漏區(qū)域111d、在半導(dǎo)體基板110上形成的柵絕緣膜120和在柵絕緣膜120上形成的柵電極130。
其中，柵絕緣膜120是按氧化硅膜121、氮化硅膜122和氧化硅膜123的順序?qū)盈B的層疊膜(ONO膜)。作為存儲單元，向該MONOS晶體管中進行程序(寫入)動作時，通過向半導(dǎo)體基板110、柵電極130、源區(qū)域111s和漏區(qū)域111d的各部分上施加適當(dāng)電壓，可在氮化硅膜122中的例如漏區(qū)域111d側(cè)捕獲電子等的電荷CH1。另一方面，進行擦除(刪除)動作時，也可通過向上述各部分施加適當(dāng)電壓去除捕獲的電荷CH1。
捕獲電荷CH1時，與未捕獲時相比，MONOS晶體管的閾值電壓產(chǎn)生變化。因此，通過檢測該閾值電壓的變化，判斷存儲單元中是否存儲了1比特的信息。
圖36是多個圖35的MONOS晶體管構(gòu)成的非易失性存儲器101的俯視圖。該非易失性存儲器101中，包含源區(qū)域111s和漏區(qū)域111d的源/漏區(qū)域111用作位線功能，柵電極130用作字線功能。表示圖36中的存儲單元CL的部分的截面的是圖35，在存儲單元CL中的數(shù)據(jù)存儲區(qū)域DR中捕獲電荷CH1。
圖37和圖38都是表示圖36所示的非易失性存儲器101的更具體構(gòu)造的一例的斜視圖。圖37的非易失性存儲器101A中，相鄰的存儲單元CL中在源區(qū)域111s和漏區(qū)域111d的部分形成元件分離區(qū)域140。該元件分離區(qū)域140下面的源區(qū)域111s和漏區(qū)域111d在多個存儲單元間連接，用作位線。柵絕緣膜120在溝道長度方向按每個存儲單元分開。
另一方面，圖38的非易失性存儲器101B中，沒有與圖37中的元件分離區(qū)域140相當(dāng)?shù)牟糠?。柵絕緣膜120在溝道長度方向不按每個存儲單元分開，而是連續(xù)的。圖37和圖38的非易失性存儲器101A，101B中，都透明圖示出MONOS晶體管上形成的層間絕緣膜150，而不遮住其下部構(gòu)造的顯示。
與該申請的發(fā)明相關(guān)的現(xiàn)有技術(shù)文獻信息如下。
專利文獻1美國專利說明書576819專利文獻2特開2002-26149號公報專利文獻3特開平5-75133號公報非專利文獻1I.Bloom等“NROM anew non-volatile memory technologyfromdevice to products”(美國)Microelectronic Engineering59(2001)pp.213-22非專利文獻2B.Eitan等“Can NROM a 2-bit，Trapping Storage NVMCell，Give a Real Challenge to Floating Gate Cells？”(美國)SSDM1999非專利文獻3E.Lusky等“Electron Discharge Model of Locally-TrappedCharge in Oxide-Nitride-Oxide(ONO)Gates for NROM Non-Volatile Semiconductor Memory Devices”(美國)SSDM200非專利文獻4T.Toyoshima等“0.1μm Level Contact Hole Pattern Formationwith KrF Lithography by Resolution Enhancement LithographyAssisted by Chemical Shrink(RELACS)”IEDM1998，p.33非專利文獻5J.De Blauwe等“Si-Dot Non-Volatile Memory Device”(美國)Extended Abstracts of the 2001 International Conference onSolid State Devices and Mateials，Tokyo，200，pp.518-519如圖39所示，作為非易失性存儲器101的存儲單元的MONOS晶體管(是與圖35的MONOS晶體管相同的結(jié)構(gòu)，但還具有側(cè)阱絕緣膜160)的溝道長度隨定標(biāo)進行(元件的細微化)而縮短，捕獲的電荷CH1誘發(fā)的電場EF1的有效范圍不改變。
該MONOS晶體管中，不僅氮化硅膜122中的漏區(qū)域111d側(cè)捕獲電荷CH1，源區(qū)域111s也可能側(cè)捕獲電荷。因此，如果源/漏側(cè)分別捕獲電荷，則1個存儲單元可保持2比特信息。
圖40中上側(cè)的MONOS晶體管表示出源/漏側(cè)分別捕獲電荷的情況。這里，漏區(qū)域111d側(cè)捕獲的電荷CH1表示為bit1，源區(qū)域111s側(cè)捕獲的電荷CH2表示為bit2。
圖40中下側(cè)所示，源/漏兩側(cè)捕獲電荷的情況下，也通過定標(biāo)縮短溝道長度。這時，源/漏側(cè)分別捕獲電荷后，通過最初始捕獲的電荷CH1誘發(fā)的電場EF1的排斥力，有時妨礙電荷CH2的捕獲(圖40的電荷CH2a)。從而按以往的半導(dǎo)體器件的原樣構(gòu)造，進行定標(biāo)時，1個存儲單元中難以保持多比特的信息。

發(fā)明內(nèi)容
因此，該發(fā)明的課題是提供一種半導(dǎo)體器件及其制造方法，在進行非易失性存儲器的定標(biāo)(scaling)的情況下，1個存儲單元中也可保持多比特的信息。
方案1所述的發(fā)明是一種半導(dǎo)體器件，包括半導(dǎo)體基板，在表面上具有溝槽；MIS(金屬絕緣半導(dǎo)體)晶體管，包括在上述半導(dǎo)體基板內(nèi)面對上述表面形成的源區(qū)域、經(jīng)上述溝槽與上述源區(qū)域隔離且在上述半導(dǎo)體基板內(nèi)面對上述表面形成的漏區(qū)域、在被上述表面中的至少上述源區(qū)域和上述漏區(qū)域夾持的部分上形成以使其填入上述溝槽的柵絕緣膜、以及在上述柵絕緣膜上形成以使其填入上述溝槽的柵電極，上述柵絕緣膜中，可保持電荷的第一和第二電荷保持部夾持上述溝槽來形成。
方案2所述的發(fā)明是在根據(jù)方案1所述的半導(dǎo)體器件中，上述柵絕緣膜是按第一氧化硅膜、氮化硅膜和第二氧化硅膜的順序?qū)盈B的層疊膜，上述第一和第二電荷保持部是上述氮化硅膜中夾持上述溝槽的彼此相對的第一和第二部分。
方案3所述的發(fā)明是在根據(jù)方案1所述的半導(dǎo)體器件中，上述柵絕緣膜中嵌入上述溝槽的部分上不形成上述第一和第二電荷保持部。
方案4所述的發(fā)明是在根據(jù)方案1所述的半導(dǎo)體器件中，上述半導(dǎo)體基板上也形成包括另一源區(qū)域、另一漏區(qū)域、另一柵絕緣膜、以及另一柵電極的另一MIS晶體管。
方案5所述的發(fā)明是在根據(jù)方案4所述的半導(dǎo)體器件中，在上述柵絕緣膜中嵌入上述溝槽的部分上不形成上述第一和第二電荷保持部，并且上述另一MIS晶體管的上述另一柵絕緣膜延伸形成。
方案6所述的發(fā)明是在根據(jù)方案1所述的半導(dǎo)體器件中，上述第一和第二電荷保持部在上述源區(qū)域和上述漏區(qū)域上具有端部。
方案7所述的發(fā)明是在根據(jù)方案6所述的半導(dǎo)體器件中，上述第一和第二電荷保持部的上述端部中形成覆蓋上述端部的絕緣膜。
方案8所述的發(fā)明是在根據(jù)方案1所述的半導(dǎo)體器件中，上述溝槽的上端部和底部的角部被倒圓。
方案9所述的發(fā)明是在根據(jù)方案1所述的半導(dǎo)體器件中，上述第一和第二電荷保持部是在上述柵絕緣膜內(nèi)形成多個的島狀區(qū)域。
方案10所述的發(fā)明是在根據(jù)方案9所述的半導(dǎo)體器件中，上述島狀區(qū)域由硅或氮化硅膜構(gòu)成。
方案11所述的發(fā)明是在根據(jù)方案1所述的半導(dǎo)體器件中，上述第一和第二電荷保持部形成在與上述溝槽側(cè)面鄰接的上述柵絕緣膜內(nèi)。
方案12所述的發(fā)明是一種半導(dǎo)體器件，包括半導(dǎo)體基板，具有表面；MIS(金屬絕緣半導(dǎo)體)晶體管，包括在上述半導(dǎo)體基板內(nèi)面對上述表面形成的源區(qū)域、與上述源區(qū)域隔離且在上述半導(dǎo)體基板內(nèi)面對上述表面形成的漏區(qū)域、在被上述表面中的至少上述源區(qū)域和上述漏區(qū)域夾持的部分上形成的柵絕緣膜、以及在上述柵絕緣膜上形成的柵電極，上述柵絕緣膜中，可保持電荷的第一和第二電荷保持部在連結(jié)上述源區(qū)域和上述漏區(qū)域的方向上彼此相對且隔開地形成，上述柵絕緣膜中，由上述第一和第二電荷保持部夾持的部分的膜厚比形成上述第一和第二電荷保持部部分的膜厚還小，上述第一和第二電荷保持部之間插入上述柵電極。


圖1是表示實施例1的半導(dǎo)體器件的圖；
圖2是表示實施例2的半導(dǎo)體器件的制造方法的圖；圖3是表示實施例2的半導(dǎo)體器件的制造方法的圖；圖4是表示實施例2的半導(dǎo)體器件的制造方法的圖；圖5是表示實施例3的半導(dǎo)體器件的制造方法的圖；圖6是表示實施例3的半導(dǎo)體器件的制造方法的圖；圖7是表示實施例3的半導(dǎo)體器件的制造方法的圖；圖8是表示實施例3的半導(dǎo)體器件的制造方法的圖；圖9是表示實施例3的半導(dǎo)體器件的制造方法的圖；圖10是表示實施例3的半導(dǎo)體器件的制造方法的圖；圖11是表示實施例3的半導(dǎo)體器件的制造方法的圖；圖12是表示實施例3的半導(dǎo)體器件的制造方法的圖；圖13是表示實施例3的半導(dǎo)體器件的制造方法的圖；圖14是表示實施例3的半導(dǎo)體器件的制造方法的圖；圖15是表示實施例4的半導(dǎo)體器件的圖；圖16是表示實施例4的半導(dǎo)體器件的另一例子的圖；圖17是表示實施例5的半導(dǎo)體器件的制造方法的圖；圖18是表示實施例5的半導(dǎo)體器件的制造方法的圖；圖19是表示實施例5的半導(dǎo)體器件的制造方法的圖；圖20是表示實施例5的半導(dǎo)體器件的制造方法的圖；圖21是表示實施例6的半導(dǎo)體器件的制造方法的圖；圖22是表示實施例6的半導(dǎo)體器件的制造方法的圖；圖23是表示實施例6的半導(dǎo)體器件的制造方法的圖；圖24是表示實施例6的半導(dǎo)體器件的制造方法的圖；圖25是表示實施例6的半導(dǎo)體器件的制造方法的圖；圖26是表示實施例6的半導(dǎo)體器件的制造方法的圖；圖27是表示實施例7的半導(dǎo)體器件的制造方法的圖；圖28是表示實施例8的半導(dǎo)體器件的圖；圖29是表示實施例8的半導(dǎo)體器件的另一例子的圖；圖30是表示實施例9的半導(dǎo)體器件的制造方法的圖；圖31是表示實施例10的半導(dǎo)體器件的圖；圖32是表示實施例11的半導(dǎo)體器件的制造方法的圖；圖33是表示實施例11的半導(dǎo)體器件的制造方法的圖；
圖34是表示實施例12的半導(dǎo)體器件的圖；圖35是表示非易失性存儲器的存儲單元中利用的現(xiàn)有的半導(dǎo)體器件的截面圖；圖36是表示非易失性存儲器的構(gòu)造的俯視圖；圖37是表示非易失性存儲器的更具體的構(gòu)造的例子的斜視圖；圖38是表示非易失性存儲器的更具體的構(gòu)造的另一例子的斜視圖；圖39是表示現(xiàn)有的半導(dǎo)體器件的定標(biāo)的圖；圖40是表示現(xiàn)有的半導(dǎo)體器件中保持2比特的信息的情況下的定標(biāo)的圖；圖41是表示實施例14的半導(dǎo)體器件的圖；圖42是表示在實施例14的半導(dǎo)體器件中保持信息的情況下的圖；圖43是表示在實施例14的半導(dǎo)體器件中讀取信息的情況下的圖；圖44是表示實施例14的半導(dǎo)體器件的另一例子的圖；圖45是表示實施例14的半導(dǎo)體器件的又一例子的圖；圖46是表示實施例15的半導(dǎo)體器件的圖；圖47是表示實施例1 5的半導(dǎo)體器件的另一例子的圖；圖48是表示實施例15的半導(dǎo)體器件的又一例子的圖；圖49是表示實施例16的半導(dǎo)體器件的圖；圖50是表示實施例17的半導(dǎo)體器件的制造方法的圖；圖51是表示實施例17的半導(dǎo)體器件的制造方法的圖；圖52是表示實施例17的半導(dǎo)體器件的制造方法的圖；圖53是表示實施例17的半導(dǎo)體器件的制造方法的圖；圖54是表示實施例18的半導(dǎo)體器件的制造方法的圖；圖55是表示實施例18的半導(dǎo)體器件的制造方法的圖；圖56是表示實施例18的半導(dǎo)體器件的制造方法的圖；圖57是表示實施例18的半導(dǎo)體器件的制造方法的圖；圖58是表示實施例19的半導(dǎo)體器件的制造方法的圖；圖59是表示實施例19的半導(dǎo)體器件的制造方法的圖；圖60是表示實施例20的半導(dǎo)體器件的圖；
圖61是表示實施例20的半導(dǎo)體器件的另一例子的圖。
發(fā)明的
具體實施例方式
<實施例1>
本實施例是備有在溝道部分形成溝槽，柵絕緣膜中的氮化硅膜作為電荷保持部夾持溝槽形成的構(gòu)造的MONOS晶體管。
圖1是表示本實施例的半導(dǎo)體器件備有的MONOS晶體管的圖。如圖1所示，該MONOS晶體管包括在硅基板等半導(dǎo)體基板110內(nèi)形成的源區(qū)域111s和漏區(qū)域111d、在半導(dǎo)體基板110上形成的柵絕緣膜120、以及在上形成的柵電極130。其中，柵絕緣膜120是按氧化硅膜121、氮化硅膜122和氧化硅膜123的順序?qū)盈B的層疊膜。
本實施例中，在半導(dǎo)體基板110的表面中的源區(qū)域111s與漏區(qū)域111d之間的溝道中形成溝槽TR1。柵絕緣膜120和柵電極130都嵌入溝槽TR1中來形成。并且，氮化硅膜122中，夾持溝槽TR1的彼此相對的源側(cè)部分和漏側(cè)部分具有用作可保持電荷CH1，CH2的第一和第二電荷保持部的功能。
這樣，溝道中央附近形成溝槽TR1，溝槽TR1內(nèi)填入地形成柵電極130，則第一電荷保持部中捕獲電荷CH1后第二電荷保持部捕獲電荷CH2時，柵電極中溝槽TR1內(nèi)的部分130a起到屏蔽作用。
MONOS晶體管中進行程序動作和擦除動作時，向柵電極130提供例如0[V]、3[V]的固定電位。由此，第一電荷保持部保持的電荷CH1誘發(fā)的電場EF1的影響不會波及第二電荷保持部，從而進行定標(biāo)時，也不會妨礙電荷向第二電荷保持部的捕獲。
因此，將該MONOS晶體管適用于非易失性存儲器的存儲單元中時，進行非易失性存儲器的定標(biāo)時，也可實現(xiàn)使1個存儲單元保持多比特信息的半導(dǎo)體器件。當(dāng)然，如果將多個圖1所記載的MONOS晶體管形成在半導(dǎo)體基板110上，如圖6～38所示那樣按陣列狀配置，則可構(gòu)成多個存儲單元構(gòu)成的非易失性存儲器。
作為存儲單元，在該MONOS晶體管中進行程序動作和擦除動作時，與圖35所示的同樣，可通過向半導(dǎo)體基板110、柵電極130、源區(qū)域111s與漏區(qū)域111d的各部分施加適當(dāng)電壓進行。源區(qū)域111s與漏區(qū)域111d的電位為浮動狀態(tài)，柵電極130和半導(dǎo)體基板110之間施加規(guī)定的電位差，則可統(tǒng)一將第一和第二電荷保持部中捕獲的電荷CH1，CH2引向柵電極130或溝道側(cè)的半導(dǎo)體基板110，統(tǒng)一擦除時變得方便。捕獲的電荷CH1，CH2不限于電子，可以是例如空穴。
源區(qū)域111s與漏區(qū)域111d之間形成溝槽TR1，因此有效溝槽長度LG增大，也提高了抗擊穿性。
<實施例2>
本實施例是實施例1的半導(dǎo)體器件的制造方法。
首先，如圖2所示，在半導(dǎo)體基板110上形成光致抗蝕劑和氧化硅膜、氮化硅膜等的掩膜201，在其中設(shè)置開口部OP1，在半導(dǎo)體基板110的表面上通過各向異性蝕刻形成溝槽TR1。
接著進行阱形成和溝道摻雜等。之后，如圖3所示，形成光致抗蝕劑等的掩膜202，通過雜質(zhì)注入IP1在半導(dǎo)體基板110內(nèi)面對表面的位置上在二者間夾持溝槽TR1形成LDD(光摻雜漏區(qū))區(qū)域111sa，111da。之后，同樣進行比LDD區(qū)域111sa，111da更高濃度的雜質(zhì)注入，形成源區(qū)域111s與漏區(qū)域111d。
然后，在半導(dǎo)體基板110上形成柵絕緣膜120(圖4)。這里，柵絕緣膜120是按氧化硅膜121、氮化硅膜122和氧化硅膜123的順序?qū)盈B的層疊膜，但本實施例中，將氮化硅膜122用作元件分離區(qū)域140形成用的掩膜。
即，結(jié)束了形成氧化硅膜121氮化硅膜122的階段中，通過光刻技術(shù)和蝕刻技術(shù)對氧化硅膜121和氮化硅膜122實施布圖。然后，將布圖的氧化硅膜121和氮化硅膜122用作掩膜，在源區(qū)域111s與漏區(qū)域111d內(nèi)通過例如LOCOS(硅局部氧化)法等形成元件分離區(qū)域140。接著，在半導(dǎo)體基板110的整個面上形成氧化硅膜123。
元件分離區(qū)域140的形成工序后，可作為另外的工序形成氧化硅膜123，或者用LOCOS法形成元件分離區(qū)域140時同時熱氧化氮化硅膜122的表面的情況下，用一個氧化工序形成元件分離區(qū)域140和氧化硅膜123。例如，根據(jù)燈氧化法的一種的ISSG(In-Situ SteamGeneration)，可在一個工序內(nèi)形成元件分離區(qū)域140和氧化硅膜123。
之后，在氧化硅膜123上形成形成柵電極130，完成實施例1所示的MONOS晶體管。
這樣，可制造實施例1的半導(dǎo)體器件。使用氧化硅膜121和氮化硅膜122作掩膜形成元件分離區(qū)域140，因此不用新形成掩膜，可在柵絕緣膜120的形成中途形成元件分離區(qū)域140。從而，可簡化制造工序，實現(xiàn)低成本化。
本實施例中，說明了先進行LDD區(qū)域111sa，111da的形成后形成源區(qū)域111s與漏區(qū)域111d的情況。
但是，形成源區(qū)域111s與漏區(qū)域111d后再進行LDD區(qū)域111sa，111da的形成也是可以的。
這種情況下，在半導(dǎo)體基板110上形成光致抗蝕劑等的掩膜，首先對形成不包含LDD區(qū)域的源區(qū)域和漏區(qū)域的這種掩膜進行布圖。之后，進行雜質(zhì)注入，形成比較高濃度的源區(qū)域和漏區(qū)域。
接著，通過抗蝕劑拋光(ashing)等將該掩膜的大小收縮(縮小)到必要的大小。之后，進行雜質(zhì)注入，形成比較低濃度的LDD區(qū)域。
這樣，在形成源區(qū)域111s與漏區(qū)域111d后進行LDD區(qū)域111sa，111da的形成。
與上述情況同樣，作為先進行LDD區(qū)域111sa，111da的形成后形成源區(qū)域111s與漏區(qū)域111d的情況的其他例子，考慮使用RELACS(Resolution Enhancement Lithography Assisted byChemical Shrink)技術(shù)的方法(關(guān)于RELACS技術(shù)，請參考上述非專利文獻4)。
即，這種情況下，在半導(dǎo)體基板110上形成光致抗蝕劑等的掩膜，首先對形成LDD區(qū)域的這種掩膜布圖。之后，進行雜質(zhì)注入，形成比較低濃度的LDD區(qū)域。
接著，通過RELACS技術(shù)將該掩膜的大小擴大到必要的大小。之后，進行雜質(zhì)注入，形成比較高濃度的源區(qū)域和漏區(qū)域。
這樣，在形成LDD區(qū)域111sa，111da后形成源區(qū)域111s與漏區(qū)域111d。
上述中，表示出將光致抗蝕劑用作掩膜的情況，但只要是可確保與下面和周圍露出的材料的蝕刻選擇比的材料就行，可采用氧化硅膜、氮化硅膜、多晶硅膜用作掩膜。
使用這些材料形成源區(qū)域111s與漏區(qū)域111d后進行LDD區(qū)域111sa，111da的形成的情況下，在收縮時可采用各向同性蝕刻。相反，在形成LDD區(qū)域111sa，111da后形成源區(qū)域111s與漏區(qū)域111d的情況下，可在掩膜大小擴大時進行與掩膜相同材料的堆集和回蝕刻(etchback)，形成側(cè)阱。
掩膜材料可考慮底層材料和前后的工序進行適當(dāng)?shù)倪x擇。
本實施例中，如圖4所示，將氮化硅膜122用作形成元件分離區(qū)域140的掩膜，但當(dāng)然用于元件分離區(qū)域140形成的掩膜不限于氮化硅膜122。
即，像一般進行那樣，可以是在半導(dǎo)體基板110上形成光致抗蝕劑，對其布圖，用作掩膜，用LOCOS法等形成元件分離區(qū)域140。
并不一定是先形成溝槽TR1后形成元件分離區(qū)域140。因此，可以是準(zhǔn)備預(yù)先形成元件分離區(qū)域140的半導(dǎo)體基板110，在該基板上形成溝槽TR1。
但是，像本實施例這樣，先形成溝槽TR1后形成元件分離區(qū)域140，用柵絕緣膜120中的氮化硅膜122作為元件分離區(qū)域140形成用的掩膜，則具有節(jié)省無用的工序的優(yōu)點。
<實施例3>
本實施例是實施例1的半導(dǎo)體器件的另一例的制造方法。
首先，在半導(dǎo)體基板110上形成偽膜(例如氧化硅膜)203，在其上再形成對偽膜203具有蝕刻選擇性的第一掩膜(例如氮化硅膜)204(圖5)。圖5～圖13中，在偽膜203的符號中并記著(120)是由于在實施例7中也使用這些圖，本實施例中可忽視與(120)的并記部分。
接著形成光致抗蝕劑205，對其進行布圖，設(shè)置開口部OP2(圖6)。然后，對偽膜203和第一掩膜204實施各向異性蝕刻。由此，在應(yīng)形成元件分離區(qū)域的區(qū)域AR1中形成開口部(圖7)。
接著，去除光致抗蝕劑205，在區(qū)域AR1的開口部上露出的半導(dǎo)體基板110的表面上通過例如LOCOS法等形成元件分離區(qū)域140(圖8)。然后，在半導(dǎo)體基板110的整個面上形成對第一掩膜204具有蝕刻選擇性的層間絕緣膜(例如氧化硅膜)150，通過CMP(化學(xué)機械拋光)研磨其表面，使第一掩膜204露出。由此，層間絕緣膜150埋置在區(qū)域AR1的開口部(圖9)。然后，利用蝕刻選擇性剩余下層間絕緣膜150和偽膜203，并且通過蝕刻去除第一掩膜204(圖10)。
接著，在層間絕緣膜150和偽膜203上形成對二者具有蝕刻選擇性的第二掩膜(例如氮化硅膜)，通過對其實施回蝕刻，在第一掩膜204的去除部分形成側(cè)阱膜206(圖11)。
隨后，將層間絕緣膜150和側(cè)阱膜206作為掩膜進行蝕刻，形成溝槽TR1(圖12)。之后，在溝槽TR1內(nèi)埋置對側(cè)阱膜206具有蝕刻選擇性的SOG(Spin on Glass)207(圖13)。
接著，利用蝕刻選擇性剩余SOG207、偽膜203和層間絕緣膜150并且通過蝕刻去除側(cè)阱膜206。然后，去除SOG膜(圖14)。SOG與通過熱氧化法等形成的氧化硅膜相比具有蝕刻速度快的特性。因此，通過使用SOG可剩余層間絕緣膜150和偽膜203并且僅去除SOG207。
由此，由于成為在半導(dǎo)體基板110上形成溝槽TR1的狀態(tài)，所以，之后去除偽膜203，通過進行實施例2的圖3以后的工序可制造實施例1的半導(dǎo)體器件。
根據(jù)本實施例，將層間絕緣膜150和側(cè)阱膜206作為掩膜并且形成溝槽TR1，之后，去除側(cè)阱膜206、SOG207和偽膜203。因此，可在形成元件分離區(qū)域140后形成溝槽TR1。
<實施例4>
本實施例是實施例1的半導(dǎo)體器件的變形例，是備有在柵絕緣膜120中的嵌入溝槽TR1的部分上不形成作為電荷保持部的氮化硅膜122的構(gòu)造的MONOS晶體管的半導(dǎo)體器件。
圖15是表示本實施例的半導(dǎo)體器件具有的MONOS晶體管的圖。如圖15所示，該MONOS晶體管中，在溝槽TR1內(nèi)不形成柵絕緣膜120，替代的是形成新的柵絕緣膜(例如氧化硅膜)124。其他構(gòu)成與圖1所示的MONOS晶體管相同，省略說明。
這樣，柵絕緣膜120中嵌入溝槽TR1的部分上不形成作為電荷保持部的氮化硅膜122，則溝槽TR1部分的柵絕緣膜124的厚度可減薄。從而，溝槽TR1部分的溝道生成需要的柵電壓的值可抑制到很低。
如圖16所示，若在半導(dǎo)體基板上還形成具有源區(qū)域211s、漏區(qū)域211d、柵絕緣膜125、柵電極230和側(cè)阱絕緣膜231的另一MIS晶體管，替代圖15的新的柵絕緣膜124，可在溝槽TR1內(nèi)延伸形成柵絕緣膜125。
半導(dǎo)體基極110上也另一MIS晶體管，則可構(gòu)成將MONOS晶體管用于例如存儲單元、將另一MIS晶體管用于邏輯電路的構(gòu)成元件的系統(tǒng)LSI(大規(guī)模集成)。
并且，通過在溝槽TR1內(nèi)延伸形成另一MIS晶體管的柵絕緣膜125，MONOS晶體管的柵絕緣膜中嵌入溝槽TR1的部分的材質(zhì)可與另一柵絕緣膜125的材質(zhì)相同，例如可在溝槽TR1部分采用高介電率絕緣膜。
<實施例5>
本實施例是實施例4的半導(dǎo)體器件的制造方法的一例。
首先，如圖17所示，在形成溝槽TR1之前在半導(dǎo)體基板110上順序?qū)盈B氧化硅膜121、氮化硅膜122和氧化硅膜123，形成柵絕緣膜120。然后，在柵絕緣膜120上形成光致抗蝕劑等的掩膜208，在其中設(shè)置開口部OP3。
接著，柵絕緣膜120中在開口部OP3露出的部分也被蝕刻，通過各向異性蝕刻在半導(dǎo)體基板110的表面上形成溝槽TR1。之后，去除掩膜208，如果需要的話，在溝道部分通過傾斜旋轉(zhuǎn)注入法進行雜質(zhì)注入IP2(圖18)。根據(jù)閾值電壓如何設(shè)定可決定是否進行雜質(zhì)注入IP2。
接著，在溝槽TR1內(nèi)形成新的柵絕緣膜124(圖19)。用氧化硅膜構(gòu)成柵絕緣膜124的情況下，可采用熱氧化法或燈氧化法(或RTO法快速熱氧化法)。
之后，如圖20所示，形成光致抗蝕劑等的掩膜202，通過雜質(zhì)注入IP1在半導(dǎo)體基板110內(nèi)在面對表面的位置上二者間夾持溝槽TR1來形成LDD區(qū)域111sa，111da。之后，同樣進行比LDD區(qū)域111sa，111da濃度高的雜質(zhì)注入，形成源區(qū)域111s和漏區(qū)域111d。
隨后，去除掩膜202，在柵絕緣膜120上形成柵電極130，可制造圖15所示的MONOS晶體管。
在制造具有圖37那種元件分離區(qū)域140的構(gòu)造的情況下，在例如圖17的階段前，在結(jié)束氧化硅膜121和氮化硅膜122的形成的階段中，通過光刻技術(shù)和蝕刻技術(shù)對氧化硅膜121和氮化硅膜122實施布圖。然后，將布圖的氧化硅膜121和氮化硅膜122用作掩膜，通過例如LOCOS法等形成元件分離區(qū)域140。在形成元件分離區(qū)域140前可形成源區(qū)域111s和漏區(qū)域111d。
制造圖16所示的MONOS晶體管的情況下，例如在圖18的階段后，在半導(dǎo)體基板110的整個面上形成柵絕緣膜125，之后，通過形成源/漏，可用1個構(gòu)圖過程形成柵電極130，230。
關(guān)于LDD區(qū)域和源/漏的形成的先后，如實施例2說明的那樣，哪個在先都可以。
<實施例6>
本實施例是實施例4的半導(dǎo)體器件的制造方法的另一例。本實施例中，假定制造具有圖37那種元件分離區(qū)域140的構(gòu)造的情況。
首先，在半導(dǎo)體基板110上形成氧化硅膜121和氮化硅膜122。之后，在氮化硅膜122上形成光致抗蝕劑等的掩膜209，在掩膜209中設(shè)置開出了形成元件分離區(qū)域140的區(qū)域的開口的開口部OP4(圖21)。
接著，使用掩膜209通過蝕刻去除在開口部OP4中露出的氧化硅膜121和氮化硅膜122，去除掩膜209。并且，進行雜質(zhì)注入IP3(圖22)，在半導(dǎo)體基板110內(nèi)形成源區(qū)域111sb和漏區(qū)域111db。
接著，將氧化硅膜121和氮化硅膜122用作掩膜，在源區(qū)域111sb和漏區(qū)域111db內(nèi)通過例如LOCOS法等形成元件分離區(qū)域140(圖23)。之后，在氮化硅膜122和元件分離區(qū)域140上形成光致抗蝕劑等的掩膜210，在其中設(shè)置開口OP5(圖24)。
接著，也蝕刻氧化硅膜121和氮化硅膜122中的在開口部OP5露出的部分，并且通過各向異性蝕刻在半導(dǎo)體基板110的表面上形成溝槽TR1。并且，去除掩膜210，如果需要，在溝道部分通過傾斜旋轉(zhuǎn)注入法進行雜質(zhì)注入IP2(圖25)。根據(jù)閾值電壓如何設(shè)定可決定是否進行雜質(zhì)注入IP2。圖25是擴大表示圖24內(nèi)的區(qū)域AR2的情況。
之后，在半導(dǎo)體基板110上的整個面上通過熱氧化法等形成氧化硅膜123和124(圖26)，在氧化硅膜123和124上形成柵電極130。這樣，可制造圖15所示的MONOS晶體管。制造圖16所示的MONOS晶體管的情況下，例如圖26中替代氧化硅膜123和124，可形成另一MIS晶體管的柵絕緣膜125。
這樣，與實施例2同樣，將氧化硅膜121和氮化硅膜122用作掩膜來形成元件分離區(qū)域140，從而不用新形成掩膜，可柵絕緣膜120的形成中途形成元件分離區(qū)域140。從而制造工序簡化，實現(xiàn)低成本化。
當(dāng)然，如實施例2說明的那樣，元件分離區(qū)域140形成用的掩膜不限于氮化硅膜122。并且，溝槽TR1的形成也不一定在元件分離區(qū)域140形成后進行。
<實施例7>
本實施例也是實施例4的半導(dǎo)體器件的制造方法的另一例。本實施例是替代實施例3的偽膜203，而從最初形成柵絕緣膜120的制造方法。因此，使用實施例3中所示的圖5～圖13進行說明，但下面圖5～圖13中，替代偽膜203，形成柵絕緣膜120。
首先，在半導(dǎo)體基板110上形成氧化硅膜121、氮化硅膜122和氧化硅膜123的層疊膜構(gòu)成的柵絕緣膜120。之后，在其上形成對氧化硅膜123具有蝕刻選擇性的第一掩膜(例如氮化硅膜)204(圖5)。
接著形成光致抗蝕劑205，對其進行布圖，設(shè)置開口部OP2(圖6)。然后，對柵絕緣膜120和第一掩膜204實施各向異性蝕刻。由此，在要形成元件分離區(qū)域的區(qū)域AR1中形成開口部(圖7)。
接著，去除光致抗蝕劑205，在區(qū)域AR1的開口部中露出的半導(dǎo)體基板110的表面上通過例如LOCOS法等形成元件分離區(qū)域140(圖8)。并且，在半導(dǎo)體基板110上的整個面上形成對第一掩膜204具有蝕刻選擇性的層間絕緣膜(例如氧化硅膜)150，通過CMP(化學(xué)機械拋光)研磨其表面，使第一掩膜204露出。由此，層間絕緣膜150埋置在區(qū)域AR1的開口部(圖9)。然后，利用蝕刻選擇性剩余下層間絕緣膜150和柵絕緣膜120，并且通過蝕刻去除第一掩膜204(圖10)。
接著，在層間絕緣膜150和氧化硅膜123上形成對二者具有蝕刻選擇性的第二掩膜(例如氮化硅膜)，通過對其實施回蝕刻，在第一掩膜204的去除部分形成側(cè)阱膜206(圖11)。
隨后，將層間絕緣膜150和側(cè)阱膜206作為掩膜進行蝕刻，形成溝槽TR1(圖12)。之后，在溝槽TR1內(nèi)埋置對側(cè)阱膜206具有蝕刻選擇性的SOG207(圖13)。
接著，利用蝕刻選擇性剩余SOG207、柵絕緣膜120和層間絕緣膜150并且通過蝕刻去除側(cè)阱膜206。然后，去除SOG。表示該狀態(tài)的是圖27。由此，由于成為在半導(dǎo)體基板110上形成溝槽TR1和柵絕緣膜120的狀態(tài)，通過進行實施例5的圖18以后的工序可制造實施例4的半導(dǎo)體器件。
根據(jù)本實施例，將層間絕緣膜150和側(cè)阱膜206作為掩膜并且形成溝槽TR1，之后，去除側(cè)阱膜206、SOG207。因此，可在形成元件分離區(qū)域140后形成溝槽TR1。
<實施例8>
本實施例是實施例4的半導(dǎo)體器件的變形例，是備有柵絕緣膜120中作為第一和第二電荷保持部的氮化硅膜122在源區(qū)域111s和漏區(qū)域111d上具有端部的構(gòu)造的MONOS晶體管的半導(dǎo)體器件。
圖28是表示本實施例的半導(dǎo)體器件具有的MONOS晶體管的圖。如圖28所示，該MONOS晶體管中，氮化硅膜122和其上的氧化硅膜123結(jié)束在源區(qū)域111s和漏區(qū)域111d上。其他構(gòu)成與圖15所示的MONOS晶體管相同，省略說明。
這樣，氮化硅膜122結(jié)束在源區(qū)域111s和漏區(qū)域111d上，則連續(xù)形成該MONOS晶體管，作為多個存儲單元，相鄰的晶體管之間共有柵絕緣膜120內(nèi)的氧化硅膜121時，也可對每個存儲單元絕緣第一和第二電荷保持部。從而，存儲單元之間不會產(chǎn)生電荷CH1，CH2的移動。
雖然認為氮化硅膜122上捕獲的電荷難以移動，但通過對每個存儲單元絕緣第一和第二電荷保持部，可確實限定電荷CH1，CH2的移動范圍。從而，也可抑制MONOS晶體管的閾值分布寬度。
如圖29所示，作為第一和第二電荷保持部的氮化硅膜122的末端部分上可形成覆蓋末端部分的絕緣膜(例如氧化硅膜)126。借此，柵電極130延伸到氮化硅膜122的末端部分的情況下，也可防止氮化硅膜122中保持的電荷CH1，CH2在柵電極130內(nèi)移動。
<實施例9>
本實施例是實施例8的半導(dǎo)體器件的制造方法的一例。
本實施例中，與實施例5的半導(dǎo)體器件的制造方法同樣，進行圖17～圖19所示的工序。之后，如圖30所示，形成光致抗蝕劑等的掩膜202，開口出LDD區(qū)域111sa，111da的形成區(qū)域。然后，開口的部分的氧化硅膜123和氮化硅膜122通過蝕刻去除，電荷保持部結(jié)束在源區(qū)域和漏區(qū)域上。
之后，在仍余掩膜202的狀態(tài)下進行雜質(zhì)注入IP1，形成LDD區(qū)域111sa，111da。之后，同樣進行比LDD區(qū)域111sa，111da濃度更高的雜質(zhì)注入，形成源區(qū)域111s和漏區(qū)域111d。
之后，去除掩膜202，在柵絕緣膜120上形成柵電極130，可制造圖28所示的MONOS晶體管。
制造圖29所示的MONOS晶體管的情況下，在圖30的階段后去除掩膜202，進行例如熱氧化，在作為電荷保持部的氮化硅膜122的末端部分上形成覆蓋該末端部分的絕緣膜126。
關(guān)于LDD區(qū)域和源/漏的形成的先后，如實施例2說明的那樣，哪個在先都可以。
<實施例10>
本實施例是實施例1的半導(dǎo)體器件的變形例，是備有將溝槽TR1的上端部和底部的角部倒圓的構(gòu)造的MONOS晶體管的半導(dǎo)體器件。
圖31是表示本實施例的半導(dǎo)體器件具有MONOS晶體管的圖。如圖31所示，該MONOS晶體管中，溝槽TR1上端部和底部的角部CR1，CR2被倒圓。其他構(gòu)成與圖1所示的MONOS晶體管相同，省略說明。
這樣，溝槽TR1上端部和底部的角部CR1，CR2被倒圓，可抑制角部電場集中，提高半導(dǎo)體器件的可靠性。
<實施例11>
本實施例是實施例10的半導(dǎo)體器件的制造方法的一例。
本實施例中，與實施例2的半導(dǎo)體器件的制造方法同樣，進行圖2所示工序，在半導(dǎo)體基板110內(nèi)形成溝槽TR1。之后，如圖32所示，在溝槽TR1的表面上形成例如氧化硅膜等構(gòu)成的犧牲層211。犧牲層211的形成使用例如熱氧化法。
之后，通過例如使用氟酸的濕蝕刻去除犧牲層211。由此，如圖33所示，把溝槽TR1上端部和底部的角部CR1，CR2倒圓。隨后，與實施例2同樣，進行圖3以后的工序，可制造圖31所示的MONOS晶體管。
<實施例12>
本實施例也是實施例1的半導(dǎo)體器件的變形例，表示在柵絕緣膜中不采用包含氮化硅膜的層疊構(gòu)造，而是采用具有作為硅形成的多個島狀區(qū)域的點的柵絕緣膜的情況。
在氧化硅膜內(nèi)形成硅的點的技術(shù)記載在例如上述非專利文獻5中。本實施例中，柵絕緣膜中采用包含這種硅點的氧化硅膜。
圖34是表示本實施例的半導(dǎo)體器件具有MONOS晶體管的圖。圖34中，除柵絕緣膜120置換為包含硅點DT的單層構(gòu)造的柵絕緣膜(例如氧化硅膜)220外，與實施例1的半導(dǎo)體器件構(gòu)造相同。
實施例1的情況下，保持電荷CH1，CH2的是氮化硅膜122中的捕獲能級，該捕獲能級存在于氮化硅膜122內(nèi)的陷入部分，因此捕獲能級的值根據(jù)場所不同而不均勻。因此，長時間保存保持的電荷CH1，CH2的情況下，如果有能量的擺動等，在電荷CH1，CH2可能脫離出來。尤其，在淺的能級捕獲的電荷，與在深的能級捕獲的電荷相比，容易逸出。
硅點DT的情況下，由于具有導(dǎo)電性，捕獲能級與氮化硅膜相比深，并且與場所無關(guān)，都很穩(wěn)定，因此保持的電荷逸出的概率低。這意味著與實施例1的氮化硅膜122那樣的第一和第二電荷保持部是在柵絕緣膜120內(nèi)連續(xù)的膜的情況相比，難以引起保持的電荷的移動，可實現(xiàn)非易失性更優(yōu)越的半導(dǎo)體器件。
替代硅點，在氧化硅膜內(nèi)點狀形成氮化硅膜的技術(shù)在例如上述專利文獻3中記載(參考該公報的圖1)。氮化硅膜是點狀，與氮化硅膜是在柵絕緣膜120內(nèi)連續(xù)的膜的情況相比，難以引起保持的電荷的移動，具有與硅點DT的情況相同的效果。
<實施例13>
實施例12中，說明了將實施例1的柵絕緣膜120置換為包含硅或氮化硅膜的點DT的單層構(gòu)造的柵絕緣膜220的構(gòu)造。包含這種點DT的柵絕緣膜220在上述全部的實施例2～11中都可置換為柵絕緣膜120來使用。
即，換言之，MIS晶體管的構(gòu)造只要是其柵絕緣膜中形成ONO膜、點這種的可保持電荷的電荷保持部的構(gòu)造，都可采用本發(fā)明的實施例1～12。
<實施例14>
本實施例是備有將柵絕緣膜中的氮化硅膜作為電荷保持部、僅將溝道中央部的柵絕緣膜作為下層的氧化硅膜的構(gòu)造的MONOS晶體管的半導(dǎo)體器件。
圖41是表示本實施例的半導(dǎo)體器件備有的MONOS晶體管的圖。如圖41所示，該MONOS晶體管備有在硅基板等半導(dǎo)體基板110內(nèi)形成的源區(qū)域111s和漏區(qū)域111d、在半導(dǎo)體基板110上形成的柵絕緣膜120a和在柵絕緣膜120a上形成的柵電極130。
其中，柵絕緣膜120a在溝道中央部上以外的部分中，是按氧化硅膜127、氮化硅膜128和氧化硅膜129的順序?qū)盈B的層疊膜。溝道中央部上，柵絕緣膜120a僅由氧化硅膜127的延伸部分127a構(gòu)成。
本實施例中，在連結(jié)源區(qū)域111s和漏區(qū)域111d的方向上相對且分開形成的氮化硅膜128具有用作可保持電荷CH1，CH2的第一和第二電荷保持部128b，128a的功能。
并且，溝道中央部上，即柵絕緣膜120a中由第一和第二電荷保持部128b，128a夾持的部分中，柵絕緣膜120a如上所述僅由氧化硅膜127的延伸部分127a構(gòu)成。因此，該部分的膜厚比形成第一和第二電荷保持部128b，128a的層疊膜部分的膜厚小。第一和第二電荷保持部128b，128a之間插入柵電極130的溝道中央部上的部分130c。更具體說，第一和第二電荷保持部128b，128a的端部與柵電極130的溝道中央部上的部分130c在面130b相接。
圖42是表示本實施例的半導(dǎo)體器件中保持信息的情況的圖。圖43是表示在本實施例的半導(dǎo)體器件中讀取信息的情況的圖。
圖42中表示出向漏區(qū)域111d提供接地電位0[V](表示為“0”)，向源區(qū)域111s提供比接地電位高的電位(都表示為“+”)，在半導(dǎo)體基板110內(nèi)形成溝道CN，進行信息的寫入的情況。以接地電位為基準(zhǔn)，例如向源區(qū)域111s提供的電位為5[V]，向柵電極130提供的電位為9[V]。
形成第一和第二電荷保持部128b，128a的部分為層疊膜，柵絕緣膜120a的膜厚大。因此，在層疊膜正下方，通過對柵電極130施加電壓，在半導(dǎo)體基板110內(nèi)形成淺溝道CNa。
溝道中央部上，僅為氧化硅膜127的延伸部分127a，柵絕緣膜120a的膜厚小。因此，溝道中央部內(nèi)，通過對柵電極130施加電壓，在半導(dǎo)體基板110內(nèi)形成深溝道CNb。
通過對各部分施加電壓，電荷(例如電子)CH2加速，作為溝道熱電子從漏區(qū)域111d向源區(qū)域111s移動。并且，在溝道CN的夾斷(pinchoff)點PN附近由第二電荷保持部128a捕獲。
另一方面，圖43中表示出向源區(qū)域111s提供接地電位0[V](表示為“0”)，向漏區(qū)域111d和柵電極130提供比接地電位高的電位(都表示為“+”)，在半導(dǎo)體基板110內(nèi)形成溝道CN，進行信息的讀出的情況。以接地電位為基準(zhǔn)，例如向漏區(qū)域111d提供的電位為1.6[V]，向柵電極130提供的電位為3.5[V]。
對應(yīng)第二電荷保持部128a捕獲的電荷CH2的多少，在第二電荷保持部128a下的半導(dǎo)體基板110內(nèi)形成的溝道CNc的深度不同，如LB1～LB3所示。由于該深度LB1～LB3不同，MONOS晶體管的閾值電壓產(chǎn)生變化，通過檢測出閾值電壓的變化，可判斷存儲單元中是否存儲1比特的信息。
進行擦除動作時，可通過向柵電極130、源區(qū)域111s和漏區(qū)域111d的各部分施加適當(dāng)電壓進行。例如，向漏區(qū)域111d提供的電位為8[V]、向柵電極130提供的電位為0[V]。或者，向漏區(qū)域111d提供的電位為5[V]、向柵電極130提供的電位為-6[V]。源區(qū)域111s和漏區(qū)域111d的電位為浮動狀態(tài)，柵電極130和半導(dǎo)體基板110之間提供規(guī)定的電位差，則可統(tǒng)一將第一和第二電荷保持部中捕獲的電荷CH1、CH2引向柵電極130或溝道側(cè)的半導(dǎo)體基板110，統(tǒng)一擦除時變得方便。
圖42中，第一電荷保持部128b中未示出電荷CH1，但如圖41所示，第一電荷保持部128b中已經(jīng)捕獲電荷CH1的情況下，根據(jù)本實施例的半導(dǎo)體器件，也可進行電荷CH2向第二電荷保持部128a的捕獲。其理由如下。
如上所述，溝道中央部內(nèi)，溝道CNb形成得深。因此，可產(chǎn)生多個溝道熱載流子(電子的情況下，是溝道熱電子)。由于產(chǎn)生多個溝道熱載流子，第一電荷保持部128b中捕獲電荷CH1后第二電荷保持部128a捕獲電荷CH2時，也可提高捕獲的概率。
由于第一和第二電荷保持部128b，128a之間插入柵電極130，因此第一電荷保持部128b捕獲電荷CH1后第二電荷保持部128a捕獲電荷CH2時，柵電極130的溝道中央部上的部分130c起到屏蔽的作用。
即，如上所述，在本實施例中，捕獲概率高且柵電極130的溝道中央部上的部分130c起到屏蔽的作用，因此第一電荷保持部128b的電荷CH1誘發(fā)的電場EF1的影響不會波及第二電荷保持部128a，進行定標(biāo)的情況下，也不會妨礙電荷CH2向第二電荷保持部128a的捕獲。從而，如果將該MIS晶體管適用于非易失性存儲器的存儲單元，則進行非易失性存儲器的定標(biāo)時，也可實現(xiàn)使1個存儲單元保持多比特信息的半導(dǎo)體器件。當(dāng)然，將多個圖41所記載的MONOS晶體管形成在半導(dǎo)體基板110上、如圖36～圖38所示按陣列排列，可構(gòu)成多個存儲單元構(gòu)成的非易失性存儲器。
關(guān)于圖41所示的第一和第二電荷保持部128b，128a在溝道長度方向的長度L1，L3以及氧化硅膜127的延伸部分127a在溝道長度方向的長度L2，可根據(jù)夾斷點PN的設(shè)計位置、應(yīng)向柵電極130和源區(qū)域111s以及漏區(qū)域111d提供的動作電壓、晶體管大小等適當(dāng)設(shè)定。例如，由于認為注入電荷的場所在夾斷點PN附近，所以可設(shè)定第二電荷保持部128a位于夾斷點PN上的溝道長度方向的長度L3。
第一和第二電荷保持部128b，128a都是按氧化硅膜127、氮化硅膜128、氧化硅膜129的順序?qū)盈B在半導(dǎo)體基板110上的層疊膜中的氮化硅膜128。氮化硅膜128由氧化硅膜127和氧化硅膜129夾持，因此防止氮化硅膜128中保持的電荷CH1，CH2向柵電極130和半導(dǎo)體基板110內(nèi)移動。
柵絕緣膜120a中第一和第二電荷保持部128b，128a夾持的部分是氧化硅膜127的延伸部分127a。因此將層疊膜內(nèi)的氧化硅膜127用作柵絕緣膜120a的薄的膜厚部分，容易制造半導(dǎo)體器件。
捕獲的電荷CH1，CH2不限于電子，例如可以是空穴。
替代圖41的結(jié)構(gòu)，可以是圖44或圖45那種結(jié)構(gòu)。兩個圖中，第一和第二電荷保持部128b，128a在源區(qū)域111s以及漏區(qū)域111d上有端部。圖45中，對于柵電極，也采用在源區(qū)域111s以及漏區(qū)域111d上結(jié)束的形狀130d。
因此，與實施例8的半導(dǎo)體器件同樣，本實施例的MONOS晶體管連續(xù)形成，作為多個存儲單元，相鄰的晶體管間共有柵絕緣膜時，也可對每個存儲單元絕緣第一和第二電荷保持部128b，128a。因此，在存儲單元間不產(chǎn)生電荷移動。
<實施例15>
本實施例是實施例14的半導(dǎo)體器件的變形例，形成在第一和第二電荷保持部128b，128a中彼此相對的端部與柵電極130之間插入的絕緣膜。
圖46表示本實施例的半導(dǎo)體器件的圖。該半導(dǎo)體器件中，如圖46所示，將圖41的構(gòu)造中的氧化硅膜129變更為也覆蓋第一和第二電荷保持部128b，128a中與柵電極130面對的部分的氧化硅膜129c。具體說，氧化硅膜129c的端部129d覆蓋第一和第二電荷保持部128b，128a的溝道側(cè)末端部。其他構(gòu)造與實施例14的半導(dǎo)體器件相同。
這樣，第一和第二電荷保持部128b，128a中與柵電極130面對的部分用氧化硅膜129c覆蓋，防止第一和第二電荷保持部128b，128a中保持的電荷移動到柵電極130內(nèi)。
圖47和圖48是將氧化硅膜129c用于圖44和圖45的構(gòu)造的情況。兩圖中，第一和第二電荷保持部128b，128a的溝道側(cè)端部由氧化硅膜129e的端部129d覆蓋，并且第一和第二電荷保持部128b，128a的源/漏側(cè)端部也由氧化硅膜129e的端部129f覆蓋。其他結(jié)構(gòu)與圖44和圖45同樣。
這樣，第一和第二電荷保持部128b，128a的源/漏側(cè)端部也由氧化硅膜129e覆蓋，柵電極130延伸到第一和第二電荷保持部128b，128a的端部的情況下，也可防止第一和第二電荷保持部128b，128a中保持的電荷向柵電極130內(nèi)移動。
<實施例16>
本實施例也是實施例14的半導(dǎo)體器件的變形例，柵絕緣膜的第一和第二電荷保持部中不采用包含氮化硅膜的層疊結(jié)構(gòu)，而采用具有由硅形成的作為多個島狀區(qū)域的點的絕緣膜。
圖49是表示不實施例的半導(dǎo)體器件備有的MIS晶體管的圖。圖49中，包含硅點DT的絕緣膜(例如氧化硅膜)250在半導(dǎo)體基板110上形成，作為第一和第二電荷保持部。在溝道中央部上切斷絕緣膜250。即，本實施例中，連結(jié)源區(qū)域111s和漏區(qū)域111d的方向上彼此相對且分開形成的絕緣膜250具有用作可保持電荷CH1，CH2的第一和第二電荷保持部的功能。
并且，還形成覆蓋半導(dǎo)體基板110的溝道中央部表面和絕緣膜250的氧化硅膜129g。由于切斷絕緣膜250，溝道中央部上的柵絕緣膜僅由氧化硅膜129g的溝道上部分129h構(gòu)成。另一方面，第一和第二電荷保持部的形成部分的柵絕緣膜由絕緣膜250和氧化硅膜129g的層疊結(jié)構(gòu)構(gòu)成。氧化硅膜129g的膜厚比作為第一和第二電荷保持部的絕緣膜250的膜厚小。
因此，溝道中央部上，即作為第一和第二電荷保持部的絕緣膜250夾持的部分的柵絕緣膜的膜厚比形成第一和第二電荷保持部的層疊膜部分的柵絕緣膜的膜厚小。作為第一和第二電荷保持部的絕緣膜250之間插入柵電極130的溝道中央部上的部分130c。
除柵絕緣膜置換為絕緣膜250和氧化硅膜129g外，與實施例14的半導(dǎo)體器件結(jié)構(gòu)相同。采用硅點DT的優(yōu)點與實施例12所述同樣。替代硅點，可采用點狀氮化硅膜。
這樣，在柵絕緣膜內(nèi)形成的多個點構(gòu)成第一和第二電荷保持部的話，與第一和第二電荷保持部像氮化硅膜128那樣是在柵絕緣膜內(nèi)連續(xù)的膜的情況相比，難以引起保持的電荷的移動，實現(xiàn)非易失性更優(yōu)越的半導(dǎo)體器件。
柵絕緣膜中使用例如氧化硅膜的情況下，硅或氮化硅膜的點的能級比氧化硅膜的能級更穩(wěn)定。因此，用硅或氮化硅膜形成點，則難以引起保持的電荷的移動，實現(xiàn)非易失性更優(yōu)越的半導(dǎo)體器件。
<實施例17>
本實施例是實施例14的半導(dǎo)體器件的制造方法的一個例子。
首先，在半導(dǎo)體基板110內(nèi)進行阱形成和溝道摻雜等。接著，如圖50所示，形成光致抗蝕劑等的掩膜202a，通過雜質(zhì)注入IP1在半導(dǎo)體基板110內(nèi)面對表面的位置上形成源區(qū)域111s與漏區(qū)域111d。此時的雜質(zhì)注入IP1的雜質(zhì)濃度設(shè)定為1×1014～1×1015[/cm2]左右。源區(qū)域111s與漏區(qū)域111d之間的距離，即溝道長度為0.1～0.3μm左右。
然后，去除掩膜202a后，在半導(dǎo)體基板110上形成柵絕緣膜120a(圖51)。即，按構(gòu)成柵絕緣膜120a的氧化硅膜127、氮化硅膜128和氧化硅膜129的順序例如通過CVD法層疊形成。各部分的膜厚，例如為氧化硅膜127為2.5～6.0nm、氮化硅膜128為6.0nm、氧化硅膜129為3.0nm左右。
接著在氧化硅膜129上形成光致抗蝕劑等的掩膜202b，在溝道中央部上設(shè)置開口部OP6。并且，將其作為掩膜，通過光刻技術(shù)和蝕刻技術(shù)對氧化硅膜129和氮化硅膜128實施布圖(圖52)。然后，去除掩膜202b，在氧化硅膜127，129上通過CVD法等形成多晶硅等的導(dǎo)電膜，設(shè)置柵電極130。這樣完成實施例14所示的MONOS晶體管。
圖44和圖45這種結(jié)構(gòu)的情況下，如圖53所示，替代掩膜202b，采用具有開口部OP7的掩膜202c。
上述中，表示出將光致抗蝕劑用作掩膜的情況，但只要是可確保與下面和周圍露出的材料的蝕刻選擇比的材料就行，可采用氧化硅膜、氮化硅膜、多晶硅膜用作掩膜。
<實施例18>
本實施例是實施例15的半導(dǎo)體器件的制造方法的一個例子。
首先，與實施例17的情況同樣，在半導(dǎo)體基板110內(nèi)形成源區(qū)域111s和漏區(qū)域111d，在半導(dǎo)體基板110上形成柵絕緣膜120a。然后，對氧化硅膜129和氮化硅膜128的布圖后，通過熱氧化法在氮化硅膜128的溝道側(cè)末端部分形成覆蓋它的絕緣膜，可作為氧化硅膜129c的端部129d(圖54)。
此外，實施例15的半導(dǎo)體器件的構(gòu)造例如可如下制造。即，如圖55所示，圖52的布圖處理中，蝕刻到下層的氧化硅膜127，之后，如圖56所示，熱氧化露出的溝道部分的半導(dǎo)體基板110和氮化硅膜128的溝道側(cè)末端部分，形成氧化硅膜129i。
或者，如圖57所示，在半導(dǎo)體基板110上形成氧化硅膜127和氮化硅膜128后，進行圖52的布圖處理，僅對氮化硅膜128布圖，之后熱氧化氮化硅膜128的表面和溝道側(cè)端部，也可制造圖54的構(gòu)造。
<實施例19>
本實施例是實施例16的半導(dǎo)體器件的制造方法的一個例子。
首先，與圖50同樣，在半導(dǎo)體基板110內(nèi)形成源區(qū)域111s和漏區(qū)域111d。然后使用例如上述非專利文獻5所記載的技術(shù)，在半導(dǎo)體基板110上形成包含硅點DT的作為氧化硅膜的絕緣膜250。
接著，如圖58所示，在絕緣膜250上形成光致抗蝕劑等的掩膜202b，在溝道中央部上設(shè)置開口部OP6。并且，將其用作掩膜，通過光刻技術(shù)和蝕刻技術(shù)對絕緣膜250實施布圖。然后，去除掩膜202b，如圖59所示，在露出的溝道部分的半導(dǎo)體基板110和絕緣膜250上形成氧化硅膜129g。
之后，在氧化硅膜129g上通過CVD法等形成多晶硅等的導(dǎo)電膜，設(shè)置柵電極130。這樣，完成實施例16中所示的MONOS晶體管。
在替代硅點而采用點狀的氮化硅膜的情況下，可使用例如上述專利文獻3所記載的技術(shù)。
<實施例20>
本實施例是實施例1的半導(dǎo)體器件的變形例，是第一和第二電荷保持部形成在與溝槽側(cè)面相鄰的柵絕緣膜內(nèi)的半導(dǎo)體器件。
圖60是表示本實施例的半導(dǎo)體器件備有的MONOS晶體管的圖。如圖60所示，該MONOS晶體管中，溝槽TR1a比源區(qū)域111s和漏區(qū)域111d形成得深得多，源區(qū)域111s和漏區(qū)域111d與溝槽TR1a相鄰形成。
源區(qū)域111s和漏區(qū)域111d中半導(dǎo)體基板110的內(nèi)向縱深側(cè)為雜質(zhì)濃度比較低的LDD區(qū)域111s1，111d1，半導(dǎo)體基板110的表面?zhèn)葹殡s質(zhì)濃度比較高的區(qū)域111s2，111d2。
并且，可保持電荷CH1，CH2的第一和第二電荷保持部在溝槽TR1a側(cè)面中與比源區(qū)域111s和漏區(qū)域111d深的部分相鄰的柵絕緣膜120內(nèi)形成。
作為存儲單元，該MONOS晶體管中進行程序動作和擦除動作時，與實施例1的情況同樣，通過向半導(dǎo)體基板110、柵電極130、源區(qū)域111s和漏區(qū)域111d施加適當(dāng)電壓進行。
源區(qū)域111s和漏區(qū)域111d與溝槽TR1a相鄰形成，因此第一和第二電荷保持部的位置如圖60所示為比柵絕緣膜120中的源區(qū)域111s和漏區(qū)域111d深的部分。
此時，也與實施例1的情況同樣，第一電荷保持部捕獲電荷CH1后第二電荷保持部捕獲電荷CH2時，柵電極中溝槽Tr1a內(nèi)的部分130e起到屏蔽的作用。源區(qū)域111s和漏區(qū)域111d之間形成深的溝槽TR1a，有效溝道長度加大，也提高抗擊穿性。
本實施例的情況下，與溝槽TR1a的側(cè)面相鄰的柵絕緣膜120內(nèi)設(shè)置第一和第二電荷保持部，因此源區(qū)域111s和漏區(qū)域111d可與溝槽TR1a相鄰形成，在半導(dǎo)體基板110表面的平面視圖中，可減小源/漏之間的距離。
即，半導(dǎo)體基板110表面的平面視圖中，可減小MONOS晶體管的柵長度方向的長度，可在半導(dǎo)體基板110的表面上形成的元件數(shù)增多，實現(xiàn)集成度的提高。
形成圖60的構(gòu)造當(dāng)中，可采用下面的方法。即，首先，通過雜質(zhì)注入在半導(dǎo)體基板110的表面上形成雜質(zhì)濃度比較低的低濃度區(qū)域，接著形成比該低濃度區(qū)域淺的、雜質(zhì)濃度比較高的高濃度區(qū)域。上述低濃度區(qū)域和高濃度區(qū)域中根據(jù)需要可進行退火處理。
接著，使用光刻技術(shù)和蝕刻技術(shù)形成溝槽TR1a，以使該低濃度區(qū)域和高濃度區(qū)域分斷。通過溝槽TR1a分斷的兩側(cè)的低濃度區(qū)域和高濃度區(qū)域成為源區(qū)域111s和漏區(qū)域111d。
隨后，通過熱氧化法和CVD法等在半導(dǎo)體基板110上形成氧化硅膜121，接著通過CVD法等在氧化硅膜121上形成氮化硅膜122。然后，通過熱氧化法和CVD法等在氮化硅膜122上形成氧化硅膜123，完成ONO構(gòu)造的柵絕緣膜120。
并且，如果在氧化硅膜123上形成柵電極130，則得到圖60的構(gòu)造。
圖61是表示本實施例的半導(dǎo)體器件備有的MONOS晶體管的另一例子的圖。如圖61所示，該MONOS晶體管中，僅在溝槽TR1a側(cè)面部分中為氧化硅膜121、氮化硅膜122、氧化硅膜123的ONO構(gòu)造，半導(dǎo)體基板110的表面上和溝槽TR1a的底面中不形成氮化硅膜122。此外，與圖60的構(gòu)造相同。
此時，與圖60的半導(dǎo)體器件同樣，第一電荷保持部捕獲電荷CH1后第二電荷保持部捕獲電荷CH2時，柵電極中溝槽TR1a內(nèi)的部分130e起到屏蔽的作用。源區(qū)域111s和漏區(qū)域111d之間形成深的溝槽TR1a，有效溝道長度加大，也提高抗擊穿性。并且半導(dǎo)體基板110表面的平面視圖中，可減小MONOS晶體管的柵長度方向的長度，可在半導(dǎo)體基板110的表面上形成的元件數(shù)增多，實現(xiàn)集成度的提高。
形成圖61的構(gòu)造當(dāng)中，可采用下面的方法。即，與形成圖60的構(gòu)造的情況同樣，形成溝槽TR1a、源區(qū)域111s、漏區(qū)域111d、氧化硅膜121和氮化硅膜122。
接著對氮化硅膜122實施各向異性回蝕刻，去除半導(dǎo)體基板110的表面和溝槽TR1a的底面上的氮化硅膜122。由此，氮化硅膜122僅殘留在溝槽TR1a的側(cè)面上。
之后，通過熱氧化法和CVD法等在氧化硅膜121和氮化硅膜122上形成氧化硅膜123，完成柵絕緣膜120b。并且，如果在氧化硅膜123上形成柵電極130，則得到圖61的構(gòu)造。
根據(jù)方案1所述的發(fā)明，MIS晶體管中，柵電極在柵絕緣膜上形成以使其填入溝槽，柵絕緣膜中夾持溝槽來形成第一和第二電荷保持部。因此，第一電荷保持部捕獲電荷CH1后第二電荷保持部捕獲電荷CH2時，溝槽內(nèi)的柵電極起到屏蔽的作用。即，第一電荷保持部的電荷誘發(fā)的電場的影響不會波及到第二電荷保持部，進行定標(biāo)時，也不會妨礙電荷向第二電荷保持部的捕獲。從而，如果將該MIS晶體管適用于非易失性存儲器的存儲單元，則進行非易失性存儲器的定標(biāo)時，也可實現(xiàn)使1個存儲單元保持多比特信息的半導(dǎo)體器件。由于源區(qū)域和漏區(qū)域中形成溝槽，有效溝道長度增大，抗擊穿(punch through)性也提高了。
根據(jù)方案2所述的發(fā)明，柵絕緣膜是按第一氧化硅膜、氮化硅膜和第二氧化硅膜的順序?qū)盈B的層疊膜，第一和第二電荷保持部是氮化硅膜中夾持溝槽的彼此相對的第一和第二部分。因此，方案1所述的半導(dǎo)體器件可用MONOS晶體管實現(xiàn)。
根據(jù)方案3所述的發(fā)明，柵絕緣膜中嵌入溝槽的部分上不形成第一和第二電荷保持部。因此可減薄溝槽部分的柵絕緣膜的膜厚，可將溝槽部分的溝道生成需要的柵電壓的值抑制到很低。
根據(jù)方案4所述的發(fā)明，半導(dǎo)體基板上還形成另一MIS晶體管。因此可構(gòu)成將本發(fā)明的半導(dǎo)體器件，例如MIS晶體管用于存儲單元，將其他MIS晶體管用于邏輯電路的構(gòu)成元件的系統(tǒng)LSI(大規(guī)模集成)。
根據(jù)方案5所述的發(fā)明，在柵絕緣膜中嵌入溝槽的部分上不形成第一和第二電荷保持部，并且另一MIS晶體管的另一柵絕緣膜延伸形成。因此柵絕緣膜中嵌入溝槽的部分的材質(zhì)可與另一柵絕緣膜的材質(zhì)相同，例如溝槽部分可使用高介電率絕緣膜。
根據(jù)方案6所述的發(fā)明，第一和第二電荷保持部在源區(qū)域和漏區(qū)域上具有端部。因此，連續(xù)形成方案1所述的MIS晶體管，作為多個存儲單元，相鄰的晶體管間共有柵絕緣膜的情況下，也在每個存儲單元中將第一和第二電荷保持部絕緣。這樣，存儲單元間不會產(chǎn)生電荷移動。
根據(jù)方案7所述的發(fā)明，第一和第二電荷保持部的端部中形成覆蓋端部的絕緣膜。因此，柵電極延伸到第一和第二電荷保持部的終端部分的情況下，也防止第一和第二電荷保持部中保持的電荷在柵電極內(nèi)移動。
根據(jù)方案8所述的發(fā)明，溝槽的上端部和底部的角部被倒圓。因此，可抑制角部的電場集中，可提高半導(dǎo)體器件的可靠性。
根據(jù)方案9所述的發(fā)明是在根據(jù)方案1所述的半導(dǎo)體器件中，第一和第二電荷保持部是在柵絕緣膜內(nèi)形成多個的島狀區(qū)域。因此，與第一和第二電荷保持部是在柵絕緣膜內(nèi)連續(xù)的膜的情況下相比，難以引起保持的電荷的移動，實現(xiàn)非易失性更優(yōu)越的半導(dǎo)體器件。
根據(jù)方案10所述的發(fā)明，島狀區(qū)域涉及的點由硅或氮化硅膜構(gòu)成。柵絕緣膜中使用如氧化硅膜的情況下，硅或氮化硅膜的點的能量能級比氧化硅膜的能量能級還穩(wěn)定。這樣，可難以引起保持的電荷的移動，實現(xiàn)非易失性優(yōu)越的半導(dǎo)體器件。
根據(jù)方案12所述的發(fā)明，柵絕緣膜中，由第一和第二電荷保持部夾持的部分的膜厚比形成第一和第二電荷保持部夾持的部分的膜厚還小。因此向柵電極加上電壓，使第一或第二電荷保持部捕獲電荷時，第一或第二電荷保持部夾持的部分正下方的半導(dǎo)體基板內(nèi)形成深的溝道<CNb>，可產(chǎn)生多個溝道熱載流子。通過產(chǎn)生多個溝道熱載流子，第一電荷保持部捕獲電荷后使第二電荷保持部捕獲電荷時，也可提高捕獲概率。第一和第二電荷保持部之間插入了柵電極，因此，在第一電荷保持部捕獲電荷后第二電荷保持部捕獲電荷時，插在第一電荷保持部與第二電荷保持部之間的柵電極起到屏蔽的作用。即第一電荷保持部的電荷誘發(fā)的電場的影響不會波及到第二電荷保持部，進行定標(biāo)時，也難以妨礙電荷向第二電荷保持部的捕獲。從而，如果將該MIS晶體管適用于非易失性存儲器的存儲單元，則進行非易失性存儲器的定標(biāo)時，也可實現(xiàn)使1個存儲單元保持多比特信息的半導(dǎo)體器件。
權(quán)利要求
1.一種半導(dǎo)體器件，包括半導(dǎo)體基板，在表面上具有溝槽；MIS即金屬絕緣半導(dǎo)體晶體管，包括在上述半導(dǎo)體基板內(nèi)面對上述表面形成的源區(qū)域、經(jīng)上述溝槽與上述源區(qū)域隔離且在上述半導(dǎo)體基板內(nèi)面對上述表面形成的漏區(qū)域、在被上述表面中的至少上述源區(qū)域和上述漏區(qū)域夾持的部分上形成以使其填入上述溝槽的柵絕緣膜、以及在上述柵絕緣膜上形成以使其填入上述溝槽的柵電極，上述柵絕緣膜中，可保持電荷的第一和第二電荷保持部夾持上述溝槽來形成。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述柵絕緣膜是按第一氧化硅膜、氮化硅膜和第二氧化硅膜的順序?qū)盈B的層疊膜，上述第一和第二電荷保持部是上述氮化硅膜中夾持上述溝槽的彼此相對的第一和第二部分。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述柵絕緣膜中嵌入上述溝槽的部分上不形成上述第一和第二電荷保持部。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述第一和第二電荷保持部在上述源區(qū)域和上述漏區(qū)域上具有端部。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，上述第一和第二電荷保持部的上述端部中形成覆蓋上述端部的絕緣膜。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述溝槽的上端部和底部的角部被倒圓。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述第一和第二電荷保持部是在上述柵絕緣膜內(nèi)形成多個的島狀區(qū)域。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，上述島狀區(qū)域由硅或氮化硅膜構(gòu)成。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述第一和第二電荷保持部形成在與上述溝槽側(cè)面鄰接的上述柵絕緣膜內(nèi)。
10.一種半導(dǎo)體器件，包括半導(dǎo)體基板，具有表面；MIS即金屬絕緣半導(dǎo)體晶體管，包括在上述半導(dǎo)體基板內(nèi)面對上述表面形成的源區(qū)域、與上述源區(qū)域隔離且在上述半導(dǎo)體基板內(nèi)面對上述表面形成的漏區(qū)域、在被上述表面中的至少上述源區(qū)域和上述漏區(qū)域夾持的部分上形成的柵絕緣膜、以及在上述柵絕緣膜上形成的柵電極，上述柵絕緣膜中，可保持電荷的第一和第二電荷保持部在連結(jié)上述源區(qū)域和上述漏區(qū)域的方向上彼此相對且隔開地形成，上述柵絕緣膜中，由上述第一和第二電荷保持部夾持的部分的膜厚比形成上述第一和第二電荷保持部的部分的膜厚還小，上述第一和第二電荷保持部之間插入上述柵電極。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，形成在上述第一和第二電荷保持部中彼此相對的端部和上述柵電極之間插入的絕緣膜。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，上述第一和第二電荷保持部分別在上述源區(qū)域和上述漏區(qū)域上具有另一端部。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，上述第一和第二電荷保持部的上述另一端部上形成覆蓋上述另一端部的絕緣膜。
14.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，上述第一和第二電荷保持部都是在上述柵絕緣膜內(nèi)形成多個的島狀區(qū)域。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，上述島狀區(qū)域由硅或氮化硅膜構(gòu)成。
全文摘要
提供一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件在進行非易失性存儲器的定標(biāo)(scaling)時，1個存儲單元中也可保持多比特的信息。在MONOS晶體管的溝道部分形成溝槽TR1。并且，使柵絕緣膜120中的氮化硅膜122中的夾持溝槽TR1的源側(cè)部分和漏側(cè)部分具有用作可保持電荷CH1，CH2的第一和第二電荷保持部的功能。這樣，捕獲電荷CH1后捕獲電荷CH2時，柵電極130中溝槽TR1內(nèi)的部分130a起到屏蔽的作用。如果向柵電極130上提供固定電極，則電荷CH1謗發(fā)的電場EF1的影響不會波及到第二電荷保持部，從而不會妨礙電荷CH2的捕獲。
文檔編號H01L29/792GK1503371SQ0314875
公開日2004年6月9日 申請日期2003年6月24日 優(yōu)先權(quán)日2002年6月24日
發(fā)明者伊藤康悅, 上野修一, 古田陽雄, 味香夏夫, 一, 夫, 雄 申請人:株式會社瑞薩科技