專利名稱：嵌入式內(nèi)存測(cè)試平臺(tái)裝置及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種測(cè)試平臺(tái)裝置及其測(cè)試方法，尤指應(yīng)用于一具有一嵌入式內(nèi)存的系統(tǒng)整合單芯片上的測(cè)試平臺(tái)裝置及其測(cè)試方法。
而為能確保完成后的控制芯片可正常運(yùn)作，必須再經(jīng)過(guò)一測(cè)試程序來(lái)進(jìn)行驗(yàn)證。然而，由于制造過(guò)程安排原因，嵌入式內(nèi)存通常會(huì)被埋在芯片內(nèi)部，因此不易直接進(jìn)行測(cè)試。故一般常用的測(cè)試程序是由一集成電路測(cè)試設(shè)備(ICtester)所完成，其主要是提供大量的芯片進(jìn)行快速且有效率的驗(yàn)證動(dòng)作，而此驗(yàn)證動(dòng)作便包括有分別對(duì)邏輯控制電路以及嵌入式內(nèi)存所進(jìn)行的測(cè)試程序。
但由于系統(tǒng)整合單芯片的工作環(huán)境較為特殊，嵌入式內(nèi)存與切換動(dòng)作頻繁且高溫的邏輯控制電路整合在同一芯片上，有別于一般設(shè)置在獨(dú)立芯片上的內(nèi)存電路所具有的良好工作環(huán)境，再以網(wǎng)絡(luò)交換器控制芯片為例，單獨(dú)對(duì)其嵌入式內(nèi)存進(jìn)行測(cè)試的結(jié)果以及對(duì)邏輯控制電路以及嵌入式內(nèi)存兩者一同進(jìn)行測(cè)試所得的結(jié)果常有不同的結(jié)果。因此，嵌入式內(nèi)存設(shè)計(jì)者必須對(duì)應(yīng)一旁的邏輯控制電路因切換動(dòng)作頻繁且散發(fā)高熱所可能產(chǎn)生的干擾與影響，而來(lái)調(diào)整該嵌入式內(nèi)存電路的相關(guān)設(shè)計(jì)，方能使其正常運(yùn)作。而從另一角度來(lái)看，每一個(gè)功能與動(dòng)作都迥然不同的邏輯控制電路，對(duì)于嵌入式內(nèi)存都有不同的影響。所以，具有嵌入式內(nèi)存的系統(tǒng)整合單芯片在制造完成的初期，通常都需要經(jīng)過(guò)一段測(cè)試與修改設(shè)計(jì)的往返流程，方能將該嵌入式內(nèi)存電路的設(shè)計(jì)調(diào)整妥當(dāng)。但在利用常用集成電路測(cè)試設(shè)備(IC tester)來(lái)執(zhí)行上述測(cè)試與修改設(shè)計(jì)的往返過(guò)程時(shí)，需費(fèi)時(shí)地另行編譯出測(cè)試樣本(test patterns)。且靜態(tài)隨機(jī)存取內(nèi)存的設(shè)計(jì)者相對(duì)提供的測(cè)試算法(test algorithms)，并無(wú)法提供對(duì)嵌入式內(nèi)存作全面性的嚴(yán)格測(cè)試，使得許多種可能的錯(cuò)誤樣本(failure patterns)無(wú)法進(jìn)行檢測(cè)且被記錄下來(lái)，進(jìn)而使其測(cè)試與檢錯(cuò)程序?qū)⒁蚝馁M(fèi)過(guò)長(zhǎng)時(shí)間而延誤出貨時(shí)間，造成重大損失。
追究其因，是在常用集成電路測(cè)試設(shè)備(IC tester)上所執(zhí)行的測(cè)試程序與其硬件所能提供的功能，都非以檢錯(cuò)(debug)為目的所發(fā)展的測(cè)試軟件與硬件，因此無(wú)法有效率地完成系統(tǒng)整合單芯片所需的檢錯(cuò)(debug)程序，而如何發(fā)展出一適當(dāng)且有效率的測(cè)試平臺(tái)與檢錯(cuò)方法，進(jìn)而改善上述常用技術(shù)手段的缺陷，為本發(fā)明的主要目的。
較佳者，該測(cè)試平臺(tái)裝置還包括一電路板，其供該受測(cè)集成電路插座、該參考集成電路插座、以及該測(cè)試控制電路設(shè)置其上，以及一個(gè)人計(jì)算機(jī)，其電連接于該測(cè)試控制電路，于該讀寫(xiě)測(cè)試動(dòng)作停止時(shí)，讀入該測(cè)試控制電路所輸出該嵌入式內(nèi)存發(fā)生錯(cuò)誤的相關(guān)數(shù)據(jù)，并予以記錄下來(lái)。其中，該個(gè)人計(jì)算機(jī)可通過(guò)一整合電子式驅(qū)動(dòng)接口(IDE)與該測(cè)試控制電路進(jìn)行連接。
舉例而言，該測(cè)試控制電路由一可立即編程的邏輯門(mén)陣列(FPGA)所完成。
在一實(shí)施例中，該受測(cè)集成電路插座的規(guī)格符合插置一具有靜態(tài)隨機(jī)存取內(nèi)存直接存取模式(SRAM direct access mode)的網(wǎng)絡(luò)交換器控制芯片。此時(shí)，該參考集成電路插座的規(guī)格較佳符合插置一獨(dú)立設(shè)置的靜態(tài)隨機(jī)存取內(nèi)存直接存取模式的內(nèi)存。特別是，該獨(dú)立設(shè)置的靜態(tài)隨機(jī)存取內(nèi)存直接存取模式的內(nèi)存與該網(wǎng)絡(luò)交換器控制芯片的靜態(tài)隨機(jī)存取內(nèi)存直接存取模式的內(nèi)存容量相當(dāng)。
根據(jù)上述構(gòu)想，其中該測(cè)試控制電路包括有一緩存器組，其儲(chǔ)存有高低兩門(mén)限值a、b；一寫(xiě)入數(shù)據(jù)隨機(jī)數(shù)字產(chǎn)生器，其隨機(jī)產(chǎn)生一數(shù)字R做為寫(xiě)入數(shù)據(jù)；一地址數(shù)據(jù)隨機(jī)數(shù)字產(chǎn)生器，其隨機(jī)產(chǎn)生一地址數(shù)據(jù)；以及一命令隨機(jī)產(chǎn)生器，耦接至該緩存器組與該寫(xiě)入數(shù)據(jù)隨機(jī)數(shù)字產(chǎn)生器，其于隨機(jī)產(chǎn)生的數(shù)字R大于等于a時(shí)，根據(jù)隨機(jī)產(chǎn)生所產(chǎn)生的該地址數(shù)據(jù)進(jìn)行寫(xiě)入動(dòng)作(write)，而當(dāng)隨機(jī)產(chǎn)生的數(shù)字R介于a、b之間時(shí)進(jìn)行讀取動(dòng)作(read)，而當(dāng)隨機(jī)產(chǎn)生的數(shù)字R小于等于b時(shí)處于待機(jī)狀態(tài)(no-operation)。
本發(fā)明另一目的在于公開(kāi)一種測(cè)試平臺(tái)裝置，用以對(duì)一系統(tǒng)整合單芯片上的一嵌入式內(nèi)存進(jìn)行測(cè)試，該裝置包括有一參考用內(nèi)存電路、一受測(cè)集成電路插座、以及一測(cè)試控制電路。其中，該參考用內(nèi)存電路具有第一特定的內(nèi)存規(guī)格。該受測(cè)集成電路插座供一受測(cè)的系統(tǒng)整合單芯片插置其上，該受測(cè)的系統(tǒng)整合單芯片具有第二特定的內(nèi)存規(guī)格的嵌入式內(nèi)存，且該第二特定的內(nèi)存規(guī)格的存儲(chǔ)器操作行為均可由該第一特定的內(nèi)存規(guī)格的內(nèi)存達(dá)成，換言之，該參考用內(nèi)存電路的容量最好大于或等于該待測(cè)的系統(tǒng)整合單芯片集成電路中嵌入式內(nèi)存容量，且操作行為與該嵌入式內(nèi)存一致，甚至規(guī)格更佳者，最好為已完成測(cè)試驗(yàn)證的獨(dú)立設(shè)置的內(nèi)存集成電路。該測(cè)試控制電路電連接于該受測(cè)集成電路插座與該參考用內(nèi)存電路，其對(duì)該系統(tǒng)整合單芯片中的嵌入式內(nèi)存與該獨(dú)立設(shè)置的內(nèi)存集成電路寫(xiě)入可互相比對(duì)的數(shù)據(jù)，再予讀出，當(dāng)所讀出的數(shù)據(jù)發(fā)生不一致?tīng)顩r時(shí)，停止該寫(xiě)入與讀出動(dòng)作，并產(chǎn)生該嵌入式內(nèi)存發(fā)生錯(cuò)誤的相關(guān)數(shù)據(jù)報(bào)告。
例如，該參考用內(nèi)存電路可為一獨(dú)立設(shè)置的具有靜態(tài)隨機(jī)存取內(nèi)存直接存取模式的內(nèi)存裝置。此時(shí)，該系統(tǒng)整合單芯片較佳為一具有靜態(tài)隨機(jī)存取內(nèi)存直接存取模式的嵌入式內(nèi)存的系統(tǒng)整合單芯片，例如網(wǎng)絡(luò)交換器控制芯片。
其中，該測(cè)試控制電路較佳對(duì)該嵌入式內(nèi)存與該獨(dú)立設(shè)置的參考用內(nèi)存電路同時(shí)寫(xiě)入完全相同的數(shù)據(jù)。
本發(fā)明還一目的在于提供一種內(nèi)存測(cè)試方法，用以對(duì)一系統(tǒng)整合單芯片上的一嵌入式內(nèi)存進(jìn)行測(cè)試。首先，提供一具有受測(cè)嵌入式內(nèi)存的系統(tǒng)整合單芯片，并提供一獨(dú)立設(shè)置的內(nèi)存集成電路，其操作行為涵蓋該受測(cè)嵌入式內(nèi)存所可達(dá)成者。接著，對(duì)該受測(cè)嵌入式內(nèi)存與該獨(dú)立設(shè)置的內(nèi)存集成電路寫(xiě)入可互相比對(duì)的數(shù)據(jù)，再予讀出，當(dāng)所讀出的數(shù)據(jù)發(fā)生不一致?tīng)顩r時(shí)，停止該寫(xiě)入與讀出動(dòng)作，并產(chǎn)生該嵌入式內(nèi)存發(fā)生錯(cuò)誤的相關(guān)數(shù)據(jù)報(bào)告。較佳者，對(duì)該嵌入式內(nèi)存發(fā)生錯(cuò)誤的相關(guān)數(shù)據(jù)進(jìn)行后續(xù)的記錄與分析步驟。
該獨(dú)立設(shè)置的內(nèi)存集成電路的容量大于或等于該嵌入式內(nèi)存的容量。例如，當(dāng)該系統(tǒng)整合單芯片為一具有靜態(tài)隨機(jī)存取內(nèi)存直接存取模式的網(wǎng)絡(luò)交換器控制芯片時(shí)，所提供的該獨(dú)立設(shè)置的內(nèi)存集成電路較佳為一具有相同操作行為而容量不小于前述內(nèi)存的靜態(tài)隨機(jī)存取內(nèi)存直接存取模式的內(nèi)存裝置。
該可互相比對(duì)的數(shù)據(jù)為同時(shí)寫(xiě)入的完全相同的數(shù)據(jù)。
該相關(guān)數(shù)據(jù)報(bào)告的產(chǎn)生方法包括下列步驟讀取的前五個(gè)周期的記錄；讀取包括錯(cuò)誤數(shù)據(jù)的字段中的另三個(gè)字組；以及讀取相鄰字段的兩相鄰字組。
各組件列示如下


具體實(shí)施方式
請(qǐng)參見(jiàn)圖2，本發(fā)明針對(duì)常用手段缺陷所發(fā)展出來(lái)的檢錯(cuò)測(cè)試平臺(tái)的較佳實(shí)施例功能方塊示意圖，其主要包括一受測(cè)集成電路插座(IC socket)20、一獨(dú)立設(shè)置的內(nèi)存集成電路21以及一測(cè)試控制電路22，可共同建構(gòu)于一電路板2的上。其中該受測(cè)集成電路插座20提供一待測(cè)的系統(tǒng)整合單芯片集成電路插置，而該獨(dú)立設(shè)置的內(nèi)存集成電路21選擇一容量大于或等于該待測(cè)的系統(tǒng)整合單芯片集成電路中嵌入式內(nèi)存容量，操作行為與該嵌入式內(nèi)存一致，甚或是規(guī)格更佳者，而且已完成測(cè)試驗(yàn)證的獨(dú)立設(shè)置的內(nèi)存集成電路。至于該測(cè)試控制電路22耦接至該受測(cè)集成電路插座20以及該獨(dú)立設(shè)置的內(nèi)存集成電路21。
而該測(cè)試控制電路22主要被設(shè)計(jì)來(lái)執(zhí)行下列工作同時(shí)對(duì)插置于該受測(cè)集成電路插座20上的待測(cè)的系統(tǒng)整合單芯片集成電路以及該獨(dú)立設(shè)置的內(nèi)存集成電路21進(jìn)行相同地址且相同數(shù)據(jù)的寫(xiě)入動(dòng)作，并隨后對(duì)先前寫(xiě)入數(shù)據(jù)的地址處讀出該筆數(shù)據(jù)并加以比較，并當(dāng)比較結(jié)果有不一致的情況發(fā)生時(shí)，即判斷為有錯(cuò)誤產(chǎn)生而停止后續(xù)的動(dòng)作，并立刻發(fā)出一中斷信號(hào)至一個(gè)人計(jì)算機(jī)23，而個(gè)人計(jì)算機(jī)23上所執(zhí)行的程序便對(duì)應(yīng)該中斷信號(hào)的觸發(fā)而開(kāi)始進(jìn)行數(shù)據(jù)擷取與儲(chǔ)存的動(dòng)作，其主要將待測(cè)的系統(tǒng)整合單芯片集成電路中錯(cuò)誤產(chǎn)生點(diǎn)與其先前數(shù)個(gè)指令以及該錯(cuò)誤數(shù)據(jù)所在地址的可能相關(guān)聯(lián)的數(shù)個(gè)地址(例如前后數(shù)個(gè)地址)及其中的數(shù)據(jù)都加載至個(gè)人計(jì)算機(jī)23中儲(chǔ)存，并于儲(chǔ)存完畢后再繼續(xù)執(zhí)行后續(xù)的測(cè)試動(dòng)作。如此一來(lái)，個(gè)人計(jì)算機(jī)23將可持續(xù)搜集到導(dǎo)致錯(cuò)誤發(fā)生的讀寫(xiě)動(dòng)作與錯(cuò)誤發(fā)生的內(nèi)存地址等相關(guān)數(shù)據(jù)，進(jìn)而能提供給嵌入式內(nèi)存設(shè)計(jì)者參考以進(jìn)行設(shè)計(jì)的修正。
為使該測(cè)試控制電路22的功能與設(shè)計(jì)更具靈活性，可利用可立即編程的邏輯門(mén)陣列/高復(fù)雜度可編程邏輯組件(Field Programmable Gate Array/Complex Programmable Logic Device，F(xiàn)PGA/CPLD)來(lái)完成。以下以一網(wǎng)絡(luò)交換器控制芯片為例進(jìn)行實(shí)例說(shuō)明
待測(cè)的網(wǎng)絡(luò)交換器控制芯片(下稱交換器芯片)主要包括一邏輯控制電路以及向另一硅智產(chǎn)組件(IP)公司購(gòu)買(mǎi)的嵌入式內(nèi)存電路，而應(yīng)用在高速網(wǎng)絡(luò)交換器的嵌入式內(nèi)存通常為一零總線轉(zhuǎn)換時(shí)間靜態(tài)隨機(jī)存取內(nèi)存(ZBT-SRAM，Zero Bus Turnaround Static Random Access Memory)。因此，獨(dú)立設(shè)置的內(nèi)存集成電路21則需選用通過(guò)驗(yàn)證而已市售且容量大于或等于該嵌入式內(nèi)存的零總線轉(zhuǎn)換時(shí)間靜態(tài)隨機(jī)存取內(nèi)存芯片(ZBT-SRAM Chip)。至于測(cè)試控制電路22可自行設(shè)計(jì)，或選用現(xiàn)成的測(cè)試裝置，如美商智霖(Xilinx)所供應(yīng)的可編程邏輯門(mén)陣列(Field Programmable Gate Array，F(xiàn)PGA)來(lái)完成。該測(cè)試控制電路22與該受測(cè)集成電路插座20間的傳輸信道24包括32位數(shù)據(jù)信號(hào)傳輸線、14位地址信號(hào)傳輸線、一讀取信號(hào)線、一寫(xiě)入信號(hào)線、一重置信號(hào)線以及一時(shí)鐘信號(hào)線。另外，該測(cè)試控制電路22與該內(nèi)存集成電路21間的傳輸信道25包括32位數(shù)據(jù)信號(hào)傳輸線、14位地址信號(hào)傳輸線、一讀取信號(hào)線、一寫(xiě)入信號(hào)線、一重置信號(hào)線以及一時(shí)鐘信號(hào)線。而該測(cè)試控制電路22連接至該個(gè)人計(jì)算機(jī)23的傳輸信道26則可用一8位整合電子式驅(qū)動(dòng)接口(8-bitIDE)來(lái)完成。
為能隨機(jī)產(chǎn)生32位的寫(xiě)入數(shù)據(jù)與14位的地址數(shù)據(jù)，該測(cè)試控制電路22中設(shè)有一32位的隨機(jī)數(shù)字產(chǎn)生器(random number generator)所完成的寫(xiě)入數(shù)據(jù)隨機(jī)數(shù)字產(chǎn)生器221以及一14位的隨機(jī)數(shù)字產(chǎn)生器222所完成的地址數(shù)據(jù)隨機(jī)數(shù)字產(chǎn)生器222。該測(cè)試控制電路22中還包括內(nèi)部緩存器組223(internal registers)與命令隨機(jī)產(chǎn)生器224，而內(nèi)部緩存器組223用以儲(chǔ)存下列功能參數(shù)(a)發(fā)動(dòng)/解除重置信號(hào)(asserting/de-asserting reset signal)至交換器芯片的緩存器。
(b)發(fā)動(dòng)/解除重置信號(hào)至零總線轉(zhuǎn)換時(shí)間靜態(tài)隨機(jī)存取內(nèi)存(asserting/de-asserting reset signal to ZBT SRAM)的緩存器。
(c)輸出靜態(tài)隨機(jī)存取內(nèi)存時(shí)鐘頻率選擇信號(hào)(outputting SRAM clockfrequency select signal)的緩存器。
(d)靜態(tài)隨機(jī)存取內(nèi)存間接存取緩存器(SRAM indirect accessregisters)。
(e)隨機(jī)數(shù)字產(chǎn)生器的種子緩存器(random number generator seedregisters)。
(f)激活測(cè)試機(jī)臺(tái)(kick off grinder)的觸發(fā)緩存器。
(g)清除交換器芯片中靜態(tài)隨機(jī)存取內(nèi)存(clear switch chip’s SRAM)的觸發(fā)緩存器。
(h)清除零總線轉(zhuǎn)換時(shí)間靜態(tài)隨機(jī)存取內(nèi)存(clear ZBT SRAM)的觸發(fā)緩存器。
(i)選擇讀/寫(xiě)/待機(jī)指令的可能性的兩門(mén)限值緩存器(two thresholdregisters to select the possibility of read/write/idle commands)。
(j)觸發(fā)軟件重置(triggering software reset)的緩存器。
(k)記錄前四周期的動(dòng)作以及目前周期的指令/地址/錯(cuò)誤數(shù)據(jù)的五組緩存器(5 sets of registers to record the four previous cycle’s operationsand the current cycle’s command/address/failed data)。
其中選擇讀/寫(xiě)/待機(jī)指令的可能性的兩門(mén)限值緩存器供測(cè)試者填入高低兩門(mén)限值a、b，當(dāng)隨機(jī)產(chǎn)生的32位數(shù)字R大于等于a時(shí)，命令隨機(jī)產(chǎn)生器224即進(jìn)行寫(xiě)入動(dòng)作(write)，當(dāng)隨機(jī)產(chǎn)生的32位數(shù)字R介于a、b之間時(shí)，命令隨機(jī)產(chǎn)生器224即進(jìn)行讀取動(dòng)作(read)，而當(dāng)隨機(jī)產(chǎn)生的32位數(shù)字R小于等于b時(shí)，命令隨機(jī)產(chǎn)生器224即處于待機(jī)狀態(tài)(no-operation)。
至于在個(gè)人計(jì)算機(jī)23上所執(zhí)行的軟件程序則包括下列動(dòng)作(a)軟件重置以可立即編程的邏輯門(mén)陣列所完成的測(cè)試控制電路(software reset FPGA)。
(b)將隨機(jī)種子加載隨機(jī)數(shù)字產(chǎn)生器(load random seeds to randomnumber generators)。
(c)設(shè)定讀/寫(xiě)/待機(jī)指令的可能性所需的門(mén)限值(set thresholds forpossibility of read/write/idle commands)。
(d)選擇靜態(tài)隨機(jī)存取內(nèi)存時(shí)鐘輸出(select SRAM clock output)。
(e)重置待測(cè)的交換器芯片(reset switch chip)。
(f)重置零總線轉(zhuǎn)換時(shí)間靜態(tài)隨機(jī)存取內(nèi)存(reset ZBT SRAM)。
(g)選擇待測(cè)的交換器芯片中哪32位進(jìn)行測(cè)試(select which 32 bits ofswitch chip for test)。
(h)同時(shí)清除交換器芯片中靜態(tài)隨機(jī)存取內(nèi)存與零總線轉(zhuǎn)換時(shí)間靜態(tài)隨機(jī)存取內(nèi)存(clear both switch chip’s SRAM and ZBT SRAM)。
(i)激活測(cè)試機(jī)臺(tái)(kick off grinder)。
(j)等待來(lái)自以可立即編程的邏輯門(mén)陣列所完成的測(cè)試控制電路的中斷信號(hào)(wait interrupt signal from FPGA)。
(k)當(dāng)自該測(cè)試控制電路收到中斷信號(hào)時(shí)執(zhí)行下列動(dòng)作(k1)讀取的前五個(gè)周期的記錄(read history 5 cycles log)；(k2)讀取包括錯(cuò)誤的32位數(shù)據(jù)的512位字段中的另三個(gè)字組(read theother 3 words in 512-bit column containing the failed 32-bit data)；(k3)讀取相鄰字段的兩相鄰字組(read the two neighboring words inneighboring columns)；(k4)清除交換器芯片的內(nèi)嵌靜態(tài)隨機(jī)存取內(nèi)存與零總線轉(zhuǎn)換時(shí)間靜態(tài)隨機(jī)存取內(nèi)存中不一致的字組(clear the inconsistent word in switch chip’sSRAM and ZBT SRAM)；以及(k5)激活測(cè)試機(jī)臺(tái)以繼續(xù)進(jìn)行測(cè)試(kick off grinder to continue)。
由于獨(dú)立設(shè)置的內(nèi)存集成電路21選用通過(guò)驗(yàn)證而已市售且容量大于或等于該嵌入式內(nèi)存的零總線轉(zhuǎn)換時(shí)間靜態(tài)隨機(jī)存取內(nèi)存芯片(ZBT-SRAM Chip)，因此當(dāng)由交換器芯片的內(nèi)嵌靜態(tài)隨機(jī)存取內(nèi)存與零總線轉(zhuǎn)換時(shí)間靜態(tài)隨機(jī)存取內(nèi)存中所讀出的字組產(chǎn)生不一致的情況時(shí)，便可確定為該內(nèi)嵌靜態(tài)隨機(jī)存取內(nèi)存的錯(cuò)誤，此時(shí)，在個(gè)人計(jì)算機(jī)23上所執(zhí)行的軟件程序便可經(jīng)由整合電子式驅(qū)動(dòng)接口(IDE)，而觸發(fā)測(cè)試控制電路22將該內(nèi)嵌靜態(tài)隨機(jī)存取內(nèi)存中的相關(guān)數(shù)據(jù)制作成測(cè)試報(bào)告(test report)。如此一來(lái)，系統(tǒng)整合單芯片的設(shè)計(jì)者便可利用本發(fā)明快速地進(jìn)行檢錯(cuò)，并可將所獲得的測(cè)試數(shù)據(jù)提供給內(nèi)嵌內(nèi)存的設(shè)計(jì)者進(jìn)行參考，有效改善常用測(cè)試手段過(guò)于花費(fèi)時(shí)間與金錢(qián)的缺陷，進(jìn)而達(dá)成本發(fā)明的主要目的。而本發(fā)明的技術(shù)手段尚可對(duì)內(nèi)嵌靜態(tài)隨機(jī)存取內(nèi)存進(jìn)行以周期為基底的讀寫(xiě)測(cè)試(cycle based read/write test)，而于找出特定的錯(cuò)誤模式(failure patterns)后，又可進(jìn)一步改寫(xiě)以可立即編程的邏輯門(mén)陣列所完成的測(cè)試控制電路來(lái)改變測(cè)試算法(test algorithm)，因此可被廣泛地運(yùn)用于各式具有內(nèi)嵌內(nèi)存的系統(tǒng)整合單芯片上。
故本領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，所做的等效更動(dòng)與潤(rùn)飾，都屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種嵌入式內(nèi)存測(cè)試平臺(tái)裝置，用以對(duì)一系統(tǒng)整合單芯片上的一嵌入式內(nèi)存進(jìn)行測(cè)試，其特征在于，該裝置包括有一受測(cè)集成電路插座，供該系統(tǒng)整合單芯片插置其上；一參考集成電路插座，供一獨(dú)立設(shè)置的內(nèi)存裝置插置其上；以及一測(cè)試控制電路，電連接于該受測(cè)集成電路插座與該參考集成電路插座，其對(duì)該系統(tǒng)整合單芯片中的嵌入式內(nèi)存與該獨(dú)立設(shè)置的內(nèi)存集成電路進(jìn)行相同的讀寫(xiě)測(cè)試動(dòng)作，并當(dāng)所讀出的數(shù)據(jù)發(fā)生不一致?tīng)顩r時(shí)，停止讀寫(xiě)測(cè)試動(dòng)作，并產(chǎn)生該嵌入式內(nèi)存發(fā)生錯(cuò)誤的一相關(guān)數(shù)據(jù)報(bào)告。
2.如權(quán)利要求1所述的嵌入式內(nèi)存測(cè)試平臺(tái)裝置，其特征在于，還包括一電路板，其供該受測(cè)集成電路插座、該參考集成電路插座以及該測(cè)試控制電路設(shè)置其上；一個(gè)人計(jì)算機(jī)，其電連接于該測(cè)試控制電路，于該讀寫(xiě)測(cè)試動(dòng)作停止時(shí)，讀入該測(cè)試控制電路所輸出該嵌入式內(nèi)存發(fā)生錯(cuò)誤的相關(guān)數(shù)據(jù)，并予以記錄下來(lái)，且該個(gè)人計(jì)算機(jī)與該測(cè)試控制電路通過(guò)一整合電子式驅(qū)動(dòng)接口(IDE)進(jìn)行連接。
3.如權(quán)利要求1所述的嵌入式內(nèi)存測(cè)試平臺(tái)裝置，其特征在于，該測(cè)試控制電路由一可立即編程的邏輯門(mén)陣列(FPGA)所完成，而該受測(cè)集成電路插座的規(guī)格符合插置一具有靜態(tài)隨機(jī)存取內(nèi)存直接存取模式(SRAM dircctaccess mode)的網(wǎng)絡(luò)交換器控制芯片，至于該參考集成電路插座的規(guī)格符合插置一獨(dú)立設(shè)置的靜態(tài)隨機(jī)存取內(nèi)存直接存取模式的內(nèi)存。
4.如權(quán)利要求3所述的嵌入式內(nèi)存測(cè)試平臺(tái)裝置，其特征在于，該獨(dú)立設(shè)置的靜態(tài)隨機(jī)存取內(nèi)存直接存取模式的內(nèi)存與該網(wǎng)絡(luò)交換器控制芯片的靜態(tài)隨機(jī)存取內(nèi)存直接存取模式的內(nèi)存容量相當(dāng)。
5.如權(quán)利要求1所述的嵌入式內(nèi)存測(cè)試平臺(tái)裝置，其特征在于，該測(cè)試控制電路包括有一緩存器組，其儲(chǔ)存有高低兩門(mén)限值a、b；一寫(xiě)入數(shù)據(jù)隨機(jī)數(shù)字產(chǎn)生器，其隨機(jī)產(chǎn)生一數(shù)字R做為寫(xiě)入數(shù)據(jù)；一地址數(shù)據(jù)隨機(jī)數(shù)字產(chǎn)生器，其隨機(jī)產(chǎn)生一地址數(shù)據(jù)；以及一命令隨機(jī)產(chǎn)生器，耦接至該緩存器組與該寫(xiě)入數(shù)據(jù)隨機(jī)數(shù)字產(chǎn)生器，于隨機(jī)產(chǎn)生的數(shù)字R大于等于a時(shí)，根據(jù)隨機(jī)產(chǎn)生所產(chǎn)生的該地址數(shù)據(jù)進(jìn)行寫(xiě)入動(dòng)作(write)，而當(dāng)隨機(jī)產(chǎn)生的數(shù)字R介于a、b之間時(shí)進(jìn)行讀取動(dòng)作(read)，而當(dāng)隨機(jī)產(chǎn)生的數(shù)字R小于等于b時(shí)處于待機(jī)狀態(tài)(no-operation)。
6.一種嵌入式內(nèi)存測(cè)試平臺(tái)裝置，用以對(duì)一系統(tǒng)整合單芯片上的一嵌入式內(nèi)存進(jìn)行測(cè)試，其特征在于，該裝置包括有一參考用內(nèi)存電路，具有第一特定的內(nèi)存規(guī)格；一受測(cè)集成電路插座，其供一受測(cè)的系統(tǒng)整合單芯片插置其上，該受測(cè)的系統(tǒng)整合單芯片具有第二特定的內(nèi)存規(guī)格的嵌入式內(nèi)存，且該第二特定的內(nèi)存規(guī)格的存儲(chǔ)器操作行為均可由該第一特定的內(nèi)存規(guī)格的內(nèi)存達(dá)成；以及一測(cè)試控制電路，電連接于該受測(cè)集成電路插座與該參考用內(nèi)存電路，其分別對(duì)該系統(tǒng)整合單芯片中的嵌入式內(nèi)存與該獨(dú)立設(shè)置的內(nèi)存集成電路寫(xiě)入至少一筆數(shù)據(jù)，再予讀出，當(dāng)所讀出的數(shù)據(jù)發(fā)生不一致?tīng)顩r時(shí)，停止該寫(xiě)入與讀出動(dòng)作，并產(chǎn)生該嵌入式內(nèi)存發(fā)生錯(cuò)誤的相關(guān)數(shù)據(jù)報(bào)告。
7.如權(quán)利要求6所述的嵌入式內(nèi)存測(cè)試平臺(tái)裝置，其特征在于，該參考用內(nèi)存電路為一獨(dú)立設(shè)置的具有靜態(tài)隨機(jī)存取內(nèi)存直接存取模式(SRAMdirect access mode)的內(nèi)存裝置，該系統(tǒng)整合單芯片為一具有靜態(tài)隨機(jī)存取內(nèi)存直接存取模式的嵌入式內(nèi)存的網(wǎng)絡(luò)交換器控制芯片，且該嵌入式內(nèi)存的容量系小于或等于該獨(dú)立設(shè)置的內(nèi)存集成電路的容量。
8.如權(quán)利要求7所述的嵌入式內(nèi)存測(cè)試平臺(tái)裝置，其特征在于，該測(cè)試控制電路對(duì)該嵌入式內(nèi)存與該獨(dú)立設(shè)置的參考用內(nèi)存電路同時(shí)寫(xiě)入完全相同的數(shù)據(jù)。
9.一種嵌入式內(nèi)存內(nèi)存測(cè)試方法，用以對(duì)一受測(cè)的一嵌入式內(nèi)存進(jìn)行測(cè)試，其特征在于，該方法包括下列步驟提供一獨(dú)立設(shè)置的內(nèi)存集成電路，其操作行為涵蓋該受測(cè)嵌入式內(nèi)存所可達(dá)成者；以及對(duì)該受測(cè)嵌入式內(nèi)存與該獨(dú)立設(shè)置的內(nèi)存集成電路寫(xiě)入至少一筆數(shù)據(jù)，再予讀出，當(dāng)所讀出的數(shù)據(jù)發(fā)生不一致?tīng)顩r時(shí)，停止該寫(xiě)入與讀出動(dòng)作，并產(chǎn)生該嵌入式內(nèi)存發(fā)生錯(cuò)誤的一相關(guān)數(shù)據(jù)報(bào)告。
10.如權(quán)利要求9所述的嵌入式內(nèi)存內(nèi)存測(cè)試方法，其特征在于，還包括一記錄與分析該嵌入式內(nèi)存發(fā)生錯(cuò)誤的相關(guān)數(shù)據(jù)的步驟，而對(duì)該受測(cè)嵌入式內(nèi)存與該獨(dú)立設(shè)置的內(nèi)存集成電路寫(xiě)入可互相比對(duì)的數(shù)據(jù)的步驟，同時(shí)寫(xiě)入完全相同的數(shù)據(jù)至該受測(cè)嵌入式內(nèi)存該獨(dú)立設(shè)置的內(nèi)存集成電路內(nèi)，至于該相關(guān)數(shù)據(jù)報(bào)告的產(chǎn)生方法包括下列步驟讀取的前五個(gè)周期的記錄；讀取包括錯(cuò)誤數(shù)據(jù)的字段中的另三個(gè)字組；以及讀取相鄰字段的兩相鄰字組。
全文摘要
本發(fā)明涉及一種測(cè)試平臺(tái)裝置及其測(cè)試方法，應(yīng)用于一具有一嵌入式內(nèi)存的系統(tǒng)整合單芯片上，該裝置包括有一受測(cè)集成電路插座，其供該系統(tǒng)整合單芯片插置其上，一參考集成電路插座，其供一獨(dú)立設(shè)置的內(nèi)存裝置插置其上，以及一測(cè)試控制電路，電連接于該受測(cè)集成電路插座與該參考集成電路插座。該測(cè)試控制電路對(duì)該受測(cè)嵌入式內(nèi)存與該獨(dú)立設(shè)置的內(nèi)存集成電路寫(xiě)入可互相比對(duì)的數(shù)據(jù)，再予讀出，當(dāng)所讀出的數(shù)據(jù)發(fā)生不一致?tīng)顩r時(shí)，停止該寫(xiě)入與讀出動(dòng)作，并產(chǎn)生該嵌入式內(nèi)存發(fā)生錯(cuò)誤的相關(guān)數(shù)據(jù)報(bào)告給一個(gè)人計(jì)算機(jī)，以進(jìn)行記錄與分析。
文檔編號(hào)H01L21/66GK1402323SQ0214156
公開(kāi)日2003年3月12日 申請(qǐng)日期2002年9月2日 優(yōu)先權(quán)日2002年9月2日
發(fā)明者陳任凱, 鄭兆成, 杜銘義, 林郁如, 曾千書(shū) 申請(qǐng)人:威盛電子股份有限公司