專利名稱：一種金屬層間介電層的制造方法
技術領域：
本發(fā)明涉及半導體制造技術，且特別是有涉及一種金屬層間介電層的制造方法。
目前，由于集成電路的制造方法朝向ULSI發(fā)展，因此內部的電路密度愈來愈增加，隨著芯片中所含組件的數量不斷增加，組件的尺寸也隨積集度的提升而不斷地縮小，芯片的表面漸漸無法提供足夠的面積來制作所需的內連導線。為了適應新的需求，兩層以上的金屬導線設計，便逐漸成為許多集成電路所必須采用的方式，特別是一些功能較復雜的產品，如微處理器(microprocessor)等，甚至需要四層或五層以上的金屬導線，才能使各組件發(fā)揮應有的功效。因此，多重內連導線(multilevel interconnects)的制造方法已成為今日半導體制程中不可或缺的重要技術之一。
在多重內連導線制造工藝中，固然各組件需藉助內連導線來彼此連結，但各內連導線之間卻不可直接接觸而發(fā)生短路，必須利用絕緣層加以隔離，一般稱之為金屬層間介電層(inter-metal dielectric，IMD)，其中氧化硅、氮化硅層、和四乙氧基硅烷(TEOS)氧化物等是較常使用的介電材料。但是當半導體制造進入深亞微米線寬尺寸領域后，對于高寬高比(aspect ratio)的填隙能力(gap fill)的要求也更加嚴格，上述介電材料由于間隙填充能力不佳，并無法提供所需的絕緣性質，因此諸多改進的制造技術應運而生，其中以高密度等離子體化學氣相沉積法(HDPCVD)來沉積介電材料，可達到極佳的間隙填充效果，因此是目前生產線上常被用來制作金屬層間介電層(IMD)的技術之一。
然而，盡管高密度等離子體化學氣相沉積法(HDPCVD)形成的氧化層具有較佳的間隙填充性質，但目前其沉積技術的均勻度控制不佳，對于后續(xù)化學機械研磨(CMP)的均勻度控制影響很大，且其所沉積的薄膜品質不佳，造成薄膜與底層(underlayer)附著性差，在后續(xù)的高溫等離子體成形薄膜過程中，在膜與膜之間會有氣泡產生，甚而造成HDPCVD薄膜的剝落，成為微塵(particle)的來源，掉落在產品上，進而影響產品的合格率。以下即參照第1A至1B圖，說明此制造流程。
請參見第1A圖，提供一半導體基底10，其上方可以形成任何所需的半導體組件，不過此處為了簡化圖示，僅以一平整的基底10表示之。在半導體基底10上形成多個金屬導線12，例如是先沉積金屬層，再經蝕刻平板印刷工藝(lithography process)技術和蝕刻工藝界定其圖案(pattern)，其中金屬層的上下可更包括一擴散阻障層及一抗反射層。其次，在半導體基底10和金屬導線12的表面上，以高密度等離子體化學氣相沉積(HDPCVD)制造技術，沉積形成一氧化硅層16，并填入金屬導線12的間隙中，形成如圖中所示的結構。
接著，請參見第1B圖，以等離子體增強化學氣相沉積(PECVD)形成一PE-TEOS作為頂層18以覆蓋在上述氧化硅層16表面上，共同形成如圖所示的金屬層間介電層，以提供內連導線12與上方另一金屬層(未顯示)的隔絕效果。
雖然上述用來制作金屬層間介電層的方法有極佳的間隙填充能力，但其所沉積的薄膜品質不佳，造成薄膜與底層(underlayer)附著性差，進而影響良率。因此，為了使金屬層間介電層技術的應用更臻于完善，有必要針對上述問題謀求改善之道。
為了克服現有技術的不足，本發(fā)明的主要目的在于提供一種可改善高密度等離子體化學氣相沉積法(HDPCVD)所成形的金屬層間介電層(IMD)均勻度控制不佳的情況的制造方法，根據本發(fā)明的方法，不僅可達到極佳的間隙填充效果，同時可改善用公知技術所制作的介電層品質不佳的情形。
為達上述目的，本發(fā)明提供一種金屬層間介電層的制造方法，其特征在于以高密度等離子體化學氣相沉積(HDPCVD)薄膜之前，先順應性(conformal)形成一均勻性與附著性均佳的薄PE-TEOS約500埃，以作為HDPCVD薄膜的前沉積層，再以高密度等離子體化學氣相沉積(HDPCVD)來沉積所須厚度之薄膜。利用現有PE-TEOS技術的高均勻度與附著性佳的特性改善高密度等離子體化學氣相沉積(HDPCVD)的氧化層品質不佳的問題。
本發(fā)明金屬層間介電層的制造方法，首先是在制作有多個內連導線的半導體基底上，順應性(conformal)形成一均勻性與附著性佳的薄PE-TEOS。而后，以高密度等離子體化學氣相法(HDPCVD)于第一氧化層上形成第二氧化層，并填入該些內連導線間的間隙。最后，再以等離子體增強化學氣相沉積法(PECVD)于第二氧化層上形成第三氧化層。
依本發(fā)明的制作方法所成形的金屬層間介電層，因藉由PE-TEOS技術所沉積之薄膜具有高均勻度與附著性佳的特質，所以除了保有良好的間隙填充能力之外，且可改善高密度等離子體化學氣相沉積(HDPCVD)的薄膜品質。
為讓本發(fā)明之上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合附圖
，作詳細說明如下第1A至第1B圖顯示傳統的制作金屬層間介電層方法的剖面圖。
第2A至第2C圖代表本發(fā)明實施例所制作的金屬層間介電層方法的剖面圖。
第3A及3B圖分別顯示以光學顯微鏡檢驗本發(fā)明實施例與傳統方法所成形的薄膜的照片。圖號說明10、50~半導體基底；12、52~金屬導線；16~底層氧化物；18~頂層氧化物；54~第一氧化層；56~第二氧化層；58~第三氧化層。
請參閱第2A至2I圖，它是本發(fā)明的一個實施例，其中，利用現有PE-TEOS技術的高均勻度與附著性佳的特性，改善高密度等離子體化學氣相沉積(HDPCVD)的氧化層品質不佳的狀況。
首先依據第2A圖，本實施例適用于一半導體基底，在基底上可以形成任何所需的半導體組件，如MOS晶體管、電阻、邏輯組件等，但此處為了簡化附圖起見，僅以平整的基底50表示之。本發(fā)明金屬層間介電層的制造方法適用于制作有多個內連導線52的半導體基底50，在基底50上之內連導線52，通常可先沉積金屬層，再經蝕刻平板印刷工藝(lithography process)和蝕刻技術界定其圖案，其材料一般可為鎢、鋁、鋁硅銅合金、鋁銅合金、或銅。此外，為了增加附著能力與避免金屬擴散，可選擇沉積一層阻障層(未顯示)，如氮化鈦層(TiN)、鉭(Ta)、氮化鉭(TaN)等。再者，亦可在金屬層上選擇沉積一抗反射層(未顯示)，例如氮化鈦層(TiN)。
根據本發(fā)明的金屬層間介電層的制造方法，首先，進行本發(fā)明的關鍵步驟，在基底上，依照內連導線52與半導體基底的輪廓，形成一順應性覆蓋(conformal)的第一氧化層54。此第一氧化層是以等離子體增強化學氣相沉積法(PECVD)在低于400℃下沉積一厚度約400至600埃的氧化層，例如，是以TEOS為反應物所沉積的PE-TEOS氧化層。
其次，請參見第2B圖，以高密度等離子體化學氣相沉積法(HDPCVD)，于第一氧化層54上形成一厚度約3000至4000埃的第二氧化層56，并填入內連導線52間的間隙。例如，使用氧氣(O2)和硅甲烷(SiH4)當作反應物，以形成一氧化硅層56。
之后，請參見第2C圖，全面性形成一厚度約6000至7000埃的第三氧化層56以覆蓋第二氧化層54，可利用等離子體增強化學氣相沉積法(PECVD)來沉積，例如是以TEOS為主反應物的PE-TEOS氧化層或是SiH4為主反應物所沉積的PE-SiH4氧化層，以形成一氧化硅頂層58，與底下的第二氧化層56、第一氧化層54共同構成一金屬層間介電層。之后，以化學機械研磨法(CMP)將頂層氧化物平坦化后，便可繼續(xù)進行后續(xù)的金屬化工藝。藉由OP-2000厚度量測儀比較本發(fā)明實施例與傳統制法所成形的薄膜均勻度，其結果如表1所示表1樣品厚度最大厚度均勻度％差PE-TEOS 500埃 +HDPCVD 3500 39482863.62埃HDPCVD 4000埃 39844145.20由表1的測試結果可知本發(fā)明實施例所成形的薄膜，其均勻度為3.62％，較優(yōu)于傳統制法的5.20％(均勻度％＝(最大厚度-最小厚度)/(厚度×2))。
藉由光學顯微鏡及KLA缺陷檢驗儀檢驗本發(fā)明實施例與傳統制法所成形的薄膜，其結果顯示在第3圖與表2。第3A及3B圖系分別顯示以光學顯微鏡檢驗本發(fā)明實施例與傳統制法所成形的薄膜的照片。表2樣品第一次 第二次PE-TEOS 500 埃+HDPCVD 883500埃HDPCVD 4000 127 150由第3圖與表2所顯示結果可知本發(fā)明實施例所成形的薄膜，可大幅降低HDPCVD所成形薄膜的剝落情況，使得顆粒數量由百余顆減少至數顆。
綜上所述，本發(fā)明的制作方法除了保有良好的間隙填充能力之外，藉由PE-TEOS技術的高均勻度與附著性佳的特性，可以改善高密度等離子體化學氣相沉積(HDPCVD)薄膜的品質。
雖然本發(fā)明已以較佳實施例揭露如上，單并非用以限定本發(fā)明，任何熟知本領域技術者，在不脫離本發(fā)明的精神和范圍內，當可作各種之更動與潤飾，因此本發(fā)明的保護范圍當視權利要求書并結合說明書和附圖的范圍所界定者為準。
權利要求
1.一種金屬層間介電層的制造方法，適用于制作有多條內連導線的半導體基底上，該制造方法包括下列步驟于上述半導體基底與內連導線上，形成一順應性覆蓋(conformal)的第一氧化層；以高密度等離子體化學氣相沉積法(HDPCVD)于該第一氧化層上形成第二氧化層；以及于該第二氧化層上形成第三氧化層。
2.如權利要求1所述的方法，其特征在于該第一氧化層為等離子體增強化學氣相沉積法(PECVD)所形成的氧化層。
3.如權利要求1所述的方法，其特征在于該第一氧化層的厚度約400至600埃。
4.如權利要求1所述的方法，其特征在于該第二氧化層的厚度約3000至4000埃。
5.如權利要求1所述的方法，其特征在于該第三氧化層為等離子體增強化學氣相沉積法(PECVD)所形成的氧化層。
6.如權利要求1所述的方法，其特征在于該第三氧化層的厚度約6000至7000埃。
7.如權利要求1所述的方法，其特征在于還包括將第三氧化層平坦化。
8.如權利要求1所述的方法，其特征在于該些金屬內連導線的材料選自鎢、鋁、鋁硅銅合金、鋁銅合金、及銅。
9.一種金屬層間介電層的制造方法，適用于制作有多條內連導線的半導體基底上，該制造方法包括下列步驟于上述半導體基底與內連導線上，形成一順應性覆蓋(conformal)的第一氧化層；以高密度等離子體化學氣相沉積法(HDPCVD)于該第一氧化層上形成第二氧化層；以及于該第二氧化層上形成第三氧化層；以及以化學機械研磨法將第三氧化層平坦化。
10.如權利要求9所述的方法，其特征在于該第一氧化層為等離子體增強化學氣相沉積法(PECVD)所形成的氧化層。
11.如權利要求9所述的方法，其特征在于該第一氧化層厚度約400至600埃。
12.如權利要求9所述的方法，其特征在于該第二氧化層的厚度約3000至4000埃。
13.如權利要求9所述的方法，其特征在于該第三氧化層為等離子體增強化學氣相沉積法(PECVD)所形成的氧化層。
14.如權利要求9所述的方法，其特征在于該第三氧化層的厚度約6000至7000埃。
15.如權利要求9所述的方法，其特征在于該些金屬內連導線的材料選自鎢、鋁、鋁硅銅合金、鋁銅合金、及銅。
全文摘要
本發(fā)明披露一種可改善高密度等離子體化學氣相沉積法所成形的金屬層間介電層均勻度控制不佳的情況的制造方法,首先是在制作有多個內連導線的半導體基底上,順應性形成一均勻性與附著性佳的薄PE－TEOS。而后,以高密度等離子體化學氣相法于第一氧化層上形成第二氧化層,并填入那些內連導線間的間隙。最后,再以等離子體增強化學氣相沉積法于第二氧化層上形成第三氧化層。根據本發(fā)明的方法,不僅可達到極佳的間隙填充效果,可改善介電層品質不佳的情形。
文檔編號H01L21/02GK1377062SQ01110119
公開日2002年10月30日 申請日期2001年3月27日 優(yōu)先權日2001年3月27日
發(fā)明者施泓林, 朱贊锜, 阮仲杰 申請人:華邦電子股份有限公司