專利名稱：可在線編程自動控制用全方位計算機類集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種由快擦寫存儲器(Flash Memory)ETOX和可編程邏輯器件CPLD以及中央處理單元CPU和一些專用單功能器件構(gòu)成新型計算機系統(tǒng)電路。
目前的現(xiàn)有技術(shù)中，復雜的高級智能自動控制系統(tǒng)一般都是由數(shù)片以上不同功能的集成電路經(jīng)印制電路板安裝連結(jié)構(gòu)成控制核心，有些甚至由數(shù)塊印制電路板組裝而成，這樣的控制器不但體積大、功耗高、制造工藝復雜、成本高，而且其功能比較單一，安裝維護困難，環(huán)境條件要求高，升級換代硬件變動大；加上目前集成電路的可實現(xiàn)功能一般都有可知性和局限性，有一定自動控制電路應(yīng)用經(jīng)驗的人便能通過IC解密進行產(chǎn)品分析，了解其工作原理，進行仿造，嚴重影響開發(fā)者的有效權(quán)益。針對這些問題不少有實力的電子元件開發(fā)制造商都在尋求解決之道，并在許多領(lǐng)域都取行了巨大成就，如微處理器的功能和速度不數(shù)升級換代，可編程邏輯器件PLD、EPLD、FPGA、CPLD的不斷推成出新和存儲器EPROM、EEPROM、ETOX等的不斷涌現(xiàn)和功能增強完善等，就可見成就非凡，但遺憾的是，智能自動控制雖做為計算機應(yīng)用的一大主流不斷壯大起來，但針對該領(lǐng)域?qū)w積和功耗要求以及產(chǎn)品性價比的特殊性并沒有引起電子元件開發(fā)制造商家的足夠重視，到目前為止，其特色產(chǎn)品單片機的發(fā)展速度遠不如微處理器的發(fā)展勢頭，只在其運算速度和功能上稍有進步，其可編程接口器件PSD和可編程器件FPGA、EPLD和CPLD的出現(xiàn)雖帶來了一定改進，但在體積和耗及保密性三個方面卻還不能滿足高級智能自動控制領(lǐng)域的需求。另外，與控制器接口的傳感器方面，隨著光電技術(shù)的日益完善，其在抗干擾性和穩(wěn)定性以及精度等方面的優(yōu)勢，必將在一定領(lǐng)域取代模擬壓電傳感器，加上V/F技術(shù)的一些優(yōu)勢不斷超越A/D轉(zhuǎn)換器；在執(zhí)行件方面，PWM控制隨著大功率半導體器件發(fā)展，在自動控制中也將日益普及，與之匹配的計數(shù)器和定時器在自動控制系統(tǒng)中的使用量也必然直線上升。
本發(fā)明的目的就是針對以上因素，設(shè)計一種通用性強，靈活性高，功能齊全的自動控制專用微型計算機電路，使之成為即能獨立完成從與傳感器接口的數(shù)據(jù)采集到運算處理到發(fā)出執(zhí)行指令等功能，又有較強的外設(shè)接口和與上級機接口的擴展能力的自動控制計算機電路，達到進一步減小控制器體積和功耗，增加其通用性，靈活性及保密性。
本發(fā)明的方案是運用現(xiàn)在比較成熟和先進的Flash Memory和CPLD等技術(shù)，將一種新型可在線編程的中央處理單元CPU，接口計數(shù)器/定時器陣列單元CTU(CTR TIMER UNIT)，全局多路輸出定時單元D/T，可編程邏輯器件CPLD和擴展數(shù)據(jù)綬沖存儲單元SRAM以及用于器件間可變連接端口編程配置的可編程內(nèi)部連線PI(Programmable Intercnnect)支持器件編程或兼做用戶存儲器的單向型ETOX存儲器以及快邏輯運算單元FALU(FlashALU)，輸出端口數(shù)據(jù)寄存器陣列PDR和可編程器件編程監(jiān)控器PPC(Programmable Programme Control)內(nèi)部時鐘源等集成在一個或幾個硅晶片上封裝在一起構(gòu)成全方位自動控制用計算機集成電路，對電路內(nèi)部有常規(guī)接法的端口(數(shù)據(jù)總線或特定指令線)進行定點連結(jié)，得以縮短邏輯延遲和簡化電路結(jié)構(gòu)及編程工作，而有適當變化的端口用配置寄存器CPR實現(xiàn)編程配置；這種有機組合的方式對簡化內(nèi)部構(gòu)造和外部引腳連結(jié)以及提高速度和保密性與降低功耗均有很大作用。本發(fā)明由兩級可編程級連型計數(shù)器做CPU的時序數(shù)據(jù)生成器，與只讀型SRAM存儲器構(gòu)成的時序譯碼器和時序修正譯碼器相組合，構(gòu)成16位控制指令代碼生成系統(tǒng)，其指令線的低10位為器件內(nèi)SRAM型主隨機讀寫存儲器的讀寫地址專用，高6位形成指令線控制中央處理單元的運算和與外圍的數(shù)據(jù)交換工作，其運算器由可編程的加減法器和乘除法器及高速刷新的可編程邏輯器件CPLD以及查找表運算體系四部分構(gòu)成，其中的乘除器采用獨特的混行運算體系，不但結(jié)構(gòu)簡單，而且運算速度快，邏輯運算由高速刷新的CPLD和尋址查表結(jié)合，由CPLD可完成寬位的簡單邏輯運算，以減小對尋址查表存儲器資源占用量。本發(fā)明的另一特色是采用大量不同功能和型號的計數(shù)器和定時器構(gòu)成共數(shù)據(jù)總線，統(tǒng)一分配與CPU進行數(shù)據(jù)交換控制，獨立使用外接功能端，能實現(xiàn)多路同步數(shù)據(jù)采集及PWM指令生成，可由配置寄存器及譯碼器進行器件功能設(shè)置的接口計數(shù)器定時器系統(tǒng)；其中的加計數(shù)器有計數(shù)和計時兩種工作模式，可與不同頻率源的光/電傳感器或V/F轉(zhuǎn)換接口，代替A/D轉(zhuǎn)換器，可逆計數(shù)器則用于不間斷精確定位跟蹤或周期性可逆速度測試，而定時器可工作于數(shù)/頻模式或數(shù)/時模式分別用于D/F轉(zhuǎn)換或PWM定時；而可編程計數(shù)器用于調(diào)頻調(diào)幅交流電的相位角生成，與定時器和輸出寄存器結(jié)合，在CPU的支持下可構(gòu)成寬頻帶的調(diào)頻調(diào)幅信號生成用于單向或三相可逆的調(diào)頻調(diào)速。本發(fā)明還針對不同接口數(shù)據(jù)采集的特性設(shè)計出可編程多路輸出定時單元D/T用于計數(shù)器的采樣周期定時和CPU及片外所需時間定時。本發(fā)明還在中央連線陣上配置了一個小規(guī)?？删幊踢壿嬈骷﨏PLD以補充適量的邏輯變量。本發(fā)明采用四個分立讀寫地址及數(shù)據(jù)結(jié)的SRAM存儲器做為擴展數(shù)據(jù)綬沖存儲器，串行輸入和輸出的可用于與上級機或遙控器接口進行數(shù)據(jù)交換，16位并行輸入和輸出的可用于與外圍器件接口補充內(nèi)部數(shù)據(jù)采集體系或指令生成體系的不足；四個存儲器的對外接口能立相互獨立，可實現(xiàn)互不干擾的同步工作。本發(fā)明采用三個相互連接的可編程內(nèi)部連線PI將內(nèi)外可變連結(jié)端分片集中起來實現(xiàn)編程連結(jié)，其中PI1主要用于CTU和FALU與外部信號源和內(nèi)部信號源的編程配置，其中16線輸出兼作PI2的輸入信號；PI2用于各器件輸入和輸出信號的編程配置，是器件的中央可編程連線陣；PI3主要用于指令輸出端口的優(yōu)化連接作用，用于提高輸出位置的靈活性和減少不必要的輸出數(shù)量，其特點是每個輸出均為輸出三態(tài)門的門閂，端口為低電平時輸出引腳為低電平，為高電平時該引腳為高阻抗狀態(tài)。本發(fā)明中的內(nèi)部非易失性ETOX存儲器的工作為單向型，即只能通過電路引腳進行寫和擦除操作，其讀寫操作地址均由內(nèi)部計數(shù)器產(chǎn)生，且不能向編程數(shù)據(jù)端輸出存儲數(shù)據(jù)，ETOX的讀操作分為等容量的四塊，其中第一塊為支持器件編程配置專用，第二、三、四塊兼作器件編程配置用和用戶數(shù)據(jù)存儲器；ETOX的寫和擦作操作可分為四塊以上，其中配置專用塊只能整片擦除，其余塊可分為數(shù)個擦除保護區(qū)以用于保護不同的用戶數(shù)據(jù)，第二、三、四塊有兩路輸出允許三態(tài)門，分別為編程配置輸出和用戶數(shù)據(jù)輸出，與讀地址同時被選定，因此可實現(xiàn)器件的編程配置和執(zhí)行用戶程序中的片內(nèi)尋址查表互不干擾。本發(fā)明針對較多獨立智能自動控制設(shè)備中均有內(nèi)燃機的特點，在內(nèi)部設(shè)計了一個應(yīng)用于內(nèi)燃機動力特性控制的快邏輯單元用于柴油機或汽油機的自動控制。本發(fā)明還針對單相或三相調(diào)頻調(diào)幅的特點，將數(shù)個用于大功率晶體管開關(guān)控制的6位的寄存器組成共輸入數(shù)據(jù)線，由CPU的指令系統(tǒng)統(tǒng)一分配寫操作，而每個寄存器均有一個來自PI2的輸出允許信號，并行輸出的輸出寄存器陣。本發(fā)明建議采用內(nèi)部時鐘信號源以獲得最佳器件編程和CPU主頻以及乘除運算三者的時鐘頻率；而三信號的最高頻率不同，有效解決方案是可經(jīng)分頻后提供適當?shù)念l率，同時晶振信號和多種分頻信號還被送到PI2供用戶選用。
本發(fā)明與現(xiàn)有技術(shù)相比有以下十大優(yōu)點1、可編程的全方位構(gòu)造方案可應(yīng)用于不同領(lǐng)域，是一種通用性強的全方位解決方案，對減小自動控制系統(tǒng)的體積和功耗有極大作用。
2、豐富的接口計數(shù)/定時系統(tǒng)可構(gòu)成多路同步數(shù)據(jù)采集和PWM指令輸出體系，對提高系統(tǒng)的整體信號響應(yīng)性和控制精度有很好作用。
3、簡化的接線方案，器件采用可編程內(nèi)部連線實現(xiàn)可變端口的編程連結(jié)，可實現(xiàn)優(yōu)于印制電路板的連結(jié)方式，實現(xiàn)隱性連結(jié)，減少集成電路引腳的數(shù)量。
4、新方案的運算處理指令生成體系，可實現(xiàn)及為靈活的控制方案和隨意調(diào)節(jié)運算周期，能完成新穎的程序運作模式用于個性設(shè)計。
5、快捷的算術(shù)四則運算能力，完成16位加減法運算只需3個時鐘周期，16×16或32÷16位運算只需20個時鐘周期，運算位數(shù)減少還可以減少運算周期，速度可以高出目前各類16位單片機的數(shù)倍。
6、采用高速刷新的CPLD做為邏輯運算單元，可實現(xiàn)數(shù)百種以上的邏輯運算功能，不但超越單片機中ALU的能力，還能適當代替查表運算，減少系統(tǒng)對存儲器容量的需求。
7、靈活的運算擴展能力，中央處理單元除可實現(xiàn)內(nèi)部尋址查表外，還能實現(xiàn)外部尋址，且其尋址能力可達28位。
8、靈活的數(shù)據(jù)擴展能力，分立操作的綬沖存儲器SRAM可與外部進行數(shù)換，即能實現(xiàn)單純的數(shù)據(jù)擴展，補允內(nèi)部數(shù)據(jù)系統(tǒng)的不足，又能與上級機或遙控器接口形成子控制系統(tǒng)，而且這些擴展可同步實現(xiàn)、互不干擾。
9、彈性的資源配置方案，整個器件中各可編程部分的編程體系相互獨立，共同分享內(nèi)部ETOX存儲器的數(shù)據(jù)資源，由可編程器件配置監(jiān)控器集中分配，可實現(xiàn)各可編程部分的任意性擴張或壓縮，加上CPU的尋址能力可為內(nèi)部，也可為外部，形成各部分存儲數(shù)據(jù)資源的調(diào)補核心。
10、器件的高保密性，整個集成電路內(nèi)硬件配置和軟件均由內(nèi)部單向型ETOX存儲器提供，可實現(xiàn)除最基本的輸入和輸出端口外，整個器件的編程配置和執(zhí)行用戶程序均處于保密狀態(tài)，形成從數(shù)據(jù)的有效數(shù)位和采樣周期以及中央處理器的運行程序和運算程式均不會被外部測試出的特點，而且其保密特性分為三級，高保密級占1/4總存儲量，用于存放器件編程器和中央處理器的主時序譯碼和時序修正譯碼單元以及器可編程內(nèi)部連線陣PI與可編程全局定時單元D/T的數(shù)據(jù)，剩下部分可用于存放CPLD的編程數(shù)據(jù)；保密級占3/4總存儲量，用于存放CPU中CPLD和PI的編程數(shù)據(jù)或用戶數(shù)據(jù)存儲器，其任意部分在器件編程監(jiān)控器允許的情況下均能被CPU讀取；次保密級是通過對片外存儲器的密碼解碼實現(xiàn)外部存儲器數(shù)據(jù)的保密能力。
下文以一種具體實施方案的具體結(jié)構(gòu)結(jié)合附圖對本發(fā)明作進一步詳細的說明。


圖1所示為本發(fā)明具體實施方式
的總體電路結(jié)構(gòu)示意框圖。
圖2為圖1所示中ETOX存儲器的讀操作電路結(jié)構(gòu)示意圖。
圖3為圖1所示可編程配置體系的總體分布示意框圖。
圖4為圖3所示中兩種基本存儲單元的電路結(jié)構(gòu)示意5為圖3所示中可編程體系中器件編監(jiān)程控監(jiān)控器PPC和SRAM13-16的電路結(jié)構(gòu)示意圖。
圖6所示為圖3所示中SRAM1-12及PI1-10的局部電路示意圖。
圖7為圖3所示中SRAM17-20的電路結(jié)構(gòu)示意圖。
圖8為圖3所示中PI9-13和SRAM21-26及16×16位配置寄存器CPR的電路結(jié)構(gòu)示意圖。
圖9為圖1所示中接口計數(shù)器定時器單元CTU的總體分布示意圖。
圖10為圖9所示中加計數(shù)器單元的電路結(jié)構(gòu)示意圖。
圖11為圖9所示中可逆計數(shù)器單元的電路結(jié)構(gòu)示意圖。
圖12為圖9所示中減計數(shù)定時器單元的電路結(jié)構(gòu)示意圖。
圖13為圖9所示中可編程計數(shù)器單元的電路結(jié)構(gòu)示意圖。
圖14為圖9所示為接口系統(tǒng)與CPU進行數(shù)據(jù)交換控制信號生成的指令譯碼單元電路結(jié)構(gòu)示意圖。
圖15為圖1所示中CPU的特征電路結(jié)構(gòu)示意圖。
圖16為圖15所示中算術(shù)四則運算器的電路結(jié)構(gòu)示意圖。
圖17為圖16所示中16-32位移位寄存器的電路結(jié)構(gòu)示意圖。
圖18為圖16所示1-16位寄存器的電路結(jié)構(gòu)示意圖。
圖19為圖15所示中CPLD單元電路結(jié)構(gòu)示意圖。
圖20為圖1所示中SRAM擴展數(shù)據(jù)綬沖存儲器單元電路結(jié)構(gòu)示意圖。
圖21為圖1所示中輸出數(shù)據(jù)寄存器陣PDR的電路結(jié)構(gòu)示意圖。
圖22為圖1所示中快邏輯運算單元FALU的電路結(jié)構(gòu)示意圖。
圖23為圖1所示中可編程多路輸出全局定時單元D/T的電路結(jié)構(gòu)示意框圖。
圖1所示為本發(fā)明具體實施方式
的總體電路結(jié)構(gòu)示意框圖，如圖所示，集成電路由中央處理單元CPU，接口計數(shù)器定時器單元CTU，快邏輯運算單元FALU，可編程內(nèi)部連線PI，輸出端口數(shù)據(jù)寄存器PDR，可編程全局多路輸出定時單元D/T，復雜可編程邏輯器件CPLD以及SRAM擴展綬沖存儲單元，ETOX存儲器和器件編程監(jiān)控器PPC和內(nèi)部晶振源組成，其中由CPU、CTU、FALU、PI、PDR、D/T構(gòu)成用戶體系的主系統(tǒng)，ETOX存儲器和器件編程監(jiān)器PPC構(gòu)成器件編程系統(tǒng)，SRAM做為CPU的擴展數(shù)據(jù)綬沖存儲器，CPLD可進行一定的邏輯處理用以補允在不同應(yīng)用中邏輯關(guān)系的個性變化引起的邏輯變換；ETOX除用于支持器件編程外，多達3/4的存儲器可兼用戶數(shù)據(jù)存儲器，圖中所標示數(shù)字的外部連線為集成電路的引腳連線，1為與外設(shè)信號源接口的輸入端，2與外設(shè)執(zhí)行件接口的指令信號輸出端，3為數(shù)據(jù)IQ，4為器件編程監(jiān)控器的指令及數(shù)據(jù)輸入端口；針對不同應(yīng)用領(lǐng)域的個體差別，可將接口輸入輸出線1和2的部分端口合用電路引腳構(gòu)成系列化有相同內(nèi)部構(gòu)造不同引腳數(shù)量的集成電路。
圖2所示為圖1所示中ETOX存儲器的讀操作電路結(jié)構(gòu)示意圖，如圖所示，存儲器被分為等容的4塊，其中第一塊只有一路地址和一組256位寬度的數(shù)據(jù)線，第二、三、四塊則均有兩組地址線和兩路256位的輸出數(shù)據(jù)線，其地址輸入和數(shù)據(jù)輸出三態(tài)門為連鎖控制，即選定讀地址時其數(shù)據(jù)輸出口也被選定；如圖所示，四塊存儲單元均可被器件編程監(jiān)控器選中用于支持器件編程，第二、三、四塊可以被CPU尋址做為用戶設(shè)置數(shù)據(jù)及運算程序數(shù)據(jù)存儲器，其256位輸出經(jīng)16個16位綬沖三態(tài)門選址后變?yōu)?6位與CPU的數(shù)據(jù)線匹配。圖中所示數(shù)碼的連線1是器件編程監(jiān)控的讀地址及片選信號線，2是編程數(shù)據(jù)輸出線，3是CPU尋址地址及片選線，4是用戶數(shù)據(jù)輸出線。
圖3所示為圖1所示中可編程配置體系的總體分布示意圖，如圖所示，整個器件由26個分立讀寫地址和數(shù)據(jù)線的SRAM存儲器和13個可編程內(nèi)部連線陣PI及16個配置寄存器CPR構(gòu)成用戶可編程體系的主體，經(jīng)兩級編程監(jiān)控體系PPC1和PPC2實現(xiàn)分片編程，第一級編程體PPC1控制256位的寬位型第二級PPC2是用專用綬沖存儲器把第一級的256位數(shù)據(jù)分解成8位或16位的窄位編程模式。本單元外接連線中標有數(shù)字代碼1為控制編程監(jiān)控器的指令操作輸入信號，標有數(shù)碼2的為來自ETOX的256位寬度編程數(shù)據(jù)，沒有標注數(shù)字代碼的輸入輸出線在相應(yīng)的局部放大圖中說明。
圖4所示為圖3中可編程體系中的兩種基本存儲單元電路示意圖，圖(a)為可編程連內(nèi)部連線PI的基本存儲單元，圖(b)為分立讀寫地址及數(shù)據(jù)線的SRAM存儲器的基本存儲單元。兩種存儲單元有相同的寫操作結(jié)構(gòu)，但讀結(jié)構(gòu)完全不同，圖(a)中的存儲數(shù)據(jù)用作三態(tài)門的門閂，該電平有效時輸出電平與輸入電平相同，無效時該門處于高阻抗狀態(tài)。圖(b)中的存儲器用于輸出數(shù)據(jù)存放，當讀輸入有效時，輸出端輸出存儲器的數(shù)據(jù)，輸入無效時三態(tài)門處于高阻抗狀態(tài)；圖中所示CP為寫字線，DIN為輸入數(shù)據(jù)處理，IN和OUT分別為PI的輸入和輸出及SRAM的讀字線和輸出數(shù)據(jù)。
圖5為圖3所示的可編程器件編程監(jiān)控器PPC和SRAM13-16組成的等效電路結(jié)構(gòu)示意框圖，如圖所示本部分由4個SRAM存儲器(SRAM字符后的數(shù)字代碼為相應(yīng)于圖3中的代碼，字符下的乘式表示存儲陣列數(shù)量，左邊長方框為編程寫地址譯碼器，右邊為讀地址譯碼器，標示數(shù)字為譯碼器的譯碼能力，上方為輸入綬沖器，下邊長方框為輸出綬沖三態(tài)門陣列，所標乘式為輸出三態(tài)門組數(shù)和每組的位數(shù)乘式，上方的輸入線為寫數(shù)據(jù)線，下方為讀數(shù)據(jù)線，圖6、7、8中SRAM存儲器的標注方法與本圖相同，故在相應(yīng)文段中不再重復說明)和15個同步計數(shù)器CTR以及4個地址譯碼器和1個定時與一定的基本邏輯器件構(gòu)成，其中的CTR2、4、6、8、13為可預置型，CTR1、3、7、14有溢出位，其中CTR14有5個進位溢出端分別在第3、15、95、127、255計數(shù)值時在相應(yīng)端口輸出高電平，4個譯碼器中，除BIN/COT2外均有地址鎖存功能，BIN/COT2的輸出允許之一ST1端與BIN/COT1、BIN/COT3等器件的鎖存信號端相連，其輸出為低有效，在其余器件鎖存數(shù)據(jù)時，在另一輸出允許ST2有效時才輸出譯碼有效數(shù)據(jù)，BIN/COT1、BIN/COT2共用地址數(shù)據(jù)。如圖所示，器件編程監(jiān)控器上的RC電路上電后將激發(fā)一組邏輯電路自動將ETOX存儲器的編程專用塊的最低1KB數(shù)據(jù)分32個周期下載到SRAM13另一組邏輯電路在裝載數(shù)據(jù)進行兩個時鐘周期后自動把SRAM13的最低512位分16個時鐘周期下載到SRAM14，SRAM13下載完畢時其計數(shù)器輸出溢出信號，關(guān)閉自動下載程序，同時將SRAM14的16位數(shù)據(jù)分別預置入CTR2和CTR6，經(jīng)過一個時鐘周期后，SRAM13的32位數(shù)據(jù)寫入可編程編程監(jiān)控器的相應(yīng)器件內(nèi)，開始可編程的編程監(jiān)控程序，SRAM14的讀地址數(shù)據(jù)由CTR4提供，CTR4的預置數(shù)據(jù)由一個半加器提供，該半加器的一組5位數(shù)據(jù)來自集成電路引腳的運行模式選控端，另一組為1位來自器件的原始設(shè)置端；由SRAM13的32位輸出控制整個器件的編程工作，當SRAM16下載完畢時，其寫地址計數(shù)器的溢出端將SRAM15的16位輸出數(shù)據(jù)寫入CTR8和4、12線地址譯碼器，開始對其編程對象進行編程，SRAM15的讀地址由CTR6或圖3中的SRAM26的8位輸出經(jīng)8位2選1選通電路由中斷申請信號端選擇提供，CTR6的8位數(shù)據(jù)與圖3中CPR的一組8位數(shù)據(jù)比較器比較，在相等時清除CTR6；4-12線的輸出經(jīng)一個邏輯或門后形成11路輸出，選擇11個中的一個單元進行編程，圖中SRAM13、14、15為可編程器件編程監(jiān)控器的編程數(shù)據(jù)存儲器，SRAM16為編程數(shù)據(jù)綬沖存儲器，可將256位寬的輸入數(shù)據(jù)分解成8位或16位寬度以適應(yīng)其監(jiān)控對象的需求。SRAM16的讀地址由兩個計數(shù)器提供，其中CTR8為10位可預置型，用于產(chǎn)生A1-10讀地址，CTR15為1位，為A0地址輸入，當SRAM16工作于16位輸出模式時，A1-10為有效位，A0為無效位，CTR8在每個時鐘沿計數(shù)值加1，當SRAM工作于8位輸出模式時，A0-10均為有效位，CTR8在每個CTR15輸出變?yōu)楦唠娖綍r計數(shù)加1； SRAM的輸出模式是對PI11-13進行編程時為8位模式，對其余部分為16位的模式，兩編程監(jiān)控對象選定為最后一個時，器件便暫停工作，直到接到相應(yīng)的指令后才進行編程配置，其相應(yīng)的編程對象分別為CPU中的CPLD和PI。輸入端1為器件編程時鐘信號CP，2為來自電路引腳的器件運行模式設(shè)置端，3為與CPU的復位端相連的復位端，4為來自電路引腳的運作模式設(shè)置代碼，5為程式設(shè)置端，在大多數(shù)情況下接邏輯低電平，在特別復雜化的控制系統(tǒng)中與CPU復位端相連可實現(xiàn)特殊的控制功能，6為來自CPR的比較數(shù)據(jù)，7為來自中斷源的中斷申請端，8為來自SRAM26的設(shè)置數(shù)據(jù)，9為CPU中CPLD或PI的刷新標示，10和11分別為CPU中CPLD和PI的更新申請端，12為來自ETOX的編程數(shù)據(jù)，13為二級編程數(shù)據(jù)輸出線，14為到ETOX的讀地址及片選線，15為SRAM1-12、17-20和PI1-8的寫地址及寫允許線，16為SRAM21-26、PI9-13和及CPR的寫地址及寫允許線。
圖6所示為圖3所示中SRAM1-12及PI1-10的局部放大電路圖，如圖所示SRAM1-12在寫模式時均為16×16位，PI1-10在寫模式時為96×16位的SRAM，其96位數(shù)據(jù)線由7-96位地址譯碼器產(chǎn)生，地址譯碼器的8位輸入數(shù)據(jù)中只有7位有效位，其譯碼輸出中只有相應(yīng)的1位為高電平，其它均為低電平，在用戶應(yīng)用模式時，SRAM1-12的輸出均有64×4或128×2兩模式，讀操作由7根地址線A0-6和1根輸出模式2/4選擇線組成，在64×4位輸出模式時A0為無效位，PI1-10在用戶模式為可編程內(nèi)部連線，每1輸出位將選擇96位輸入中的1根相連，隨其電平的變化而變化，其中PI1-8共用一組96位的輸入構(gòu)成96×128的PI，PI9、10共用一組輸入；PI1-8的96根輸出中有48位來自CPU的輸出寄存器，另48位分別來源于SRAM1-12。的輸出，PIP1-6中每個的16位輸出分別用做兩個SRAM的讀操作地址及模式選控線，PI7的16位輸出為CPLD的邏輯運算結(jié)果經(jīng)三態(tài)門后與內(nèi)部總線相連。PI8的輸出與另1組80位輸出共同構(gòu)成PI9.10的輸入線，在寫模式時，SRMA1-12和PI1-8共用一組256位來自片內(nèi)ETOX存儲器的編程數(shù)據(jù)，以12×16+8×8的體系分享，其寫字線由1個4位計數(shù)器CTR12的計數(shù)值經(jīng)4-16線譯碼器產(chǎn)生，在寫結(jié)構(gòu)上SRAM1-12和PI1-8可視為一體；PI9-10在寫結(jié)構(gòu)上也共享一組16位的寫字線，分享1組來自SRAM16的16位編程數(shù)據(jù)，應(yīng)用模式時PI9-10構(gòu)成一個96×32的可編程內(nèi)部連線PI，在應(yīng)用體系中，此圖為CPU中邏輯運算器CPLD及查表地址及片選連線PI的電路結(jié)構(gòu)，本發(fā)明之所以采用這種電路結(jié)構(gòu)較為復雜的編程方式，是為了提高其刷新速度，其刷新只需16個時鐘即可完成，兩編程部分分別占用4Kb和256位存儲器資源。圖中的CTR12、15分別為圖5中的CTR12和CTR15，圖中標注對外連線1為256位的ETOX編程數(shù)據(jù)線，2為16位CPLD運算結(jié)果輸出，3為48位CPLD運算輸入數(shù)據(jù)，4為來自SRMA16的16位編程數(shù)據(jù)，5為32位PI，6為80位的PI輸入?yún)?shù)。
圖7為圖3所示中SRAM17-20的電路示意圖，如圖所示，SRAM17、18在寫結(jié)構(gòu)上為相互獨立，SRAM19、20在寫結(jié)構(gòu)上共用寫字線，以192+64的結(jié)構(gòu)分享256位寫數(shù)據(jù)，其寫時序計數(shù)器CTR9、10、11分別為圖5中的CTR9、10、11，在讀操作時，SRAM17為256×16位結(jié)構(gòu)，SRAM18為4K×16位結(jié)構(gòu)，SRAM19為6位結(jié)構(gòu)，SRAM20位6位結(jié)構(gòu)，其中SRAM19的6位輸出數(shù)據(jù)為SRAM20的高6位讀地址，SRAM20的4位輸出做為SRAM18的低4位地址，圖中所示外部輸入線1為來自ETOX的編程數(shù)據(jù)線，2為SRAM17-20的寫控制線，其連線方式見圖5中相應(yīng)的CTR9、10、11的控制線；其余輸入輸出在相應(yīng)的使用體系中標示。
圖8為圖3所示中PI9-13和SRAM21-26及16×16位寄器陣CPR電路示意圖，如圖所示，PI9-13和SRAM21-26及CPR共用一組16位來源于圖5中SRAM16的輸出數(shù)據(jù)和CTR15的譯碼地址數(shù)據(jù)，譯碼器選擇編寫對象，在運用模式時，PI11、12、13分別為圖1所示中的PI1、2、3，SRAM21-24為圖1中所示與PI2連結(jié)的CPLD，SRAM25、26分別為圖14所示中的兩個SRAM存儲器SRAM21-24的讀操作體系與SRAM1-12相同，也由7個地址和一個模式選擇端組成，32根輸入線來自PI2，輸出也到PI2，PI2是器件的中央連線陣，其輸入中有30線來自CTU中的定時輸出，32線來自D/T，18來自FLU,16線來自CPLD,16線來自PI1；其輸出到PI1、PI2、CPLD各32線，到PDR為16線，其余少量輸入輸出在相應(yīng)文段說明。
圖9為圖1所示中接口計數(shù)器/定時器單元的總體分布圖，如圖所示，本單元由共數(shù)據(jù)線，由CPU的指令系統(tǒng)控制其數(shù)據(jù)交換，由配置寄存器控制其功能設(shè)置，有獨立接口功能端的7列計數(shù)器和定時器構(gòu)成主體，陣列中左起第一二列CTR為加計數(shù)器，三四列CTR為可逆計數(shù)器，五六列D/T為減計數(shù)定時器，第七列CTR為可編程計數(shù)器，陣列上面CPR1-16為16位器件配置寄存器，其中CPR1-4有一個共同的輸出允許端，其輸出分別做為加計數(shù)器和可逆計數(shù)器的計數(shù)允許控制，當這四個寄存器的輸出被禁止時，所有輸出均為高電平，計數(shù)器均處于計數(shù)允許狀態(tài)，當允許寄存數(shù)據(jù)輸出時，寄存數(shù)值為低電平的相應(yīng)計數(shù)器計數(shù)被禁止。寄存器的輸出允許端與CPU對計數(shù)陣列進行讀控作的指令端相連，CPR5-8為器件運作模式設(shè)置為，CPR5、6為加計數(shù)器對外計數(shù)/計時功能選控，CPR7、8為定時器的數(shù)/時或數(shù)/頻選控。CPR9-12為可編程計數(shù)器的進制設(shè)置，每個可編程計數(shù)器分享其中4位數(shù)據(jù)，CPR13和CPR14的高12位分成7組4位數(shù)據(jù)分別做為器件使用數(shù)量譯碼地址，設(shè)置每一列的使用數(shù)量，這七個地址譯碼器的特點是等于或小于地址數(shù)據(jù)的輸出端均為有效工作電平，允許其所控器件工作，大于這個數(shù)據(jù)位的相應(yīng)器件被置于體眠節(jié)電模式，CPR14的低四位數(shù)據(jù)為PI1的內(nèi)/外輸入端數(shù)量調(diào)節(jié)數(shù)據(jù)，通過8組4位選通電路使PI1的內(nèi)外輸入分別為32/96、28/100、24/104、20/108、16/112、12/116、8/120、4/124共8種模式。CPR15為快邏輯單元FALU的功能設(shè)置數(shù)據(jù)，CPR16為CPU主時序計數(shù)器和圖5中CTR6的時序翻轉(zhuǎn)設(shè)置數(shù)據(jù)。陣列下方方框為與CPU進行數(shù)據(jù)交換的指令控制譯碼及中斷源，用于控制陣列與CPU的數(shù)據(jù)交換及中斷指令處理信號生成，與外部的連先1、2分別為來自器件編程控制器的寫指令線和數(shù)據(jù)線，3為到CPU和PPC的比較器的設(shè)置數(shù)據(jù)，4為到FALU的設(shè)置數(shù)據(jù)，5為輸入可編程連線PI1的內(nèi)外輸入比的設(shè)置數(shù)據(jù)，6為來自PI1的信號線，7為內(nèi)部數(shù)據(jù)總線，8為來自CPU的數(shù)據(jù)交換指令線，9為局部指令輸出線。
圖10為圖9所示中加計數(shù)單元的電路結(jié)構(gòu)示意圖，如圖所示，該單元由1個同步加計數(shù)器CTR和一個透明寄存器PDR和一組邏輯電路構(gòu)成，PDR的位數(shù)與計數(shù)器的位數(shù)相同，配置由相同數(shù)量的8位和12位兩種型號構(gòu)成，其輸出數(shù)據(jù)不足16位在最低位下面補0后與16位內(nèi)部總線相連，計數(shù)器的時鐘端CP和清除端CR來自PI1，EN和F/T來自配置寄存器CPR，CE來自配置譯碼器，QE來自CPU的讀地址譯碼器，當CE無效時，器件處于體眠狀態(tài)，當F/T為低電平時，計數(shù)器處于對外定時狀態(tài)，在每次計數(shù)器被清除前，寄存器鎖存計數(shù)器的計數(shù)數(shù)據(jù)，當F/T為高電平時寄存器為透明狀態(tài)。QE有效時輸出寄存數(shù)據(jù)，無效時寄器輸出為高阻抗狀態(tài)。
圖11所示為圖9所示可逆計數(shù)單元的電路結(jié)構(gòu)示意圖，如圖所示，每個可逆計數(shù)單元均由1個預置數(shù)據(jù)寄存器、一個預置型可逆計數(shù)器和一個數(shù)據(jù)輸出三態(tài)門組成，其配置也由相同數(shù)量的8位和12位兩種型號器件構(gòu)成，其數(shù)據(jù)線與總線的連接方式也是上浮連結(jié)方式，時鐘信號CP，計數(shù)方向信號U/D和預置信號LD均來自PI1，計數(shù)允許端EN和工作允許端CE分別來的配置寄存器和配置寄存譯碼器，預置數(shù)據(jù)寄存器的寄存允許端LE和計數(shù)數(shù)據(jù)輸出端QE來自CPU的數(shù)據(jù)交換指令譯碼端。
圖12為圖9所示中定時單元的電路結(jié)構(gòu)示意圖，如圖所示定時單元由一個設(shè)置數(shù)據(jù)寄存器PDR和一個減計數(shù)定時器CTR及一組邏輯電路構(gòu)成，其配置由相同數(shù)量的12位和16位兩種型號器件構(gòu)成，定時器內(nèi)數(shù)據(jù)為0時其輸出端為高電平，通過功能設(shè)置端F/T可將定時器設(shè)置成/頻或數(shù)/時兩種模式，當為數(shù)/頻模式時，只要計數(shù)器的輸出為高電平時計數(shù)器便處預致狀態(tài)；當定時器工作為數(shù)/時模式時，定時器在設(shè)置數(shù)據(jù)端LD為高電平時預置數(shù)據(jù)，LD返回低電平后開始減計數(shù)，當數(shù)值減到0時其輸出端變?yōu)楦唠娖?，等待下一次非零?shù)據(jù)的裝入。
圖13為圖9所示可編程計數(shù)器的電路結(jié)構(gòu)示意圖，如圖所示，該單元由1個帶地址鎖存，輸出高有效的3-8線譯碼器，1個6位同步計數(shù)器，1個4位恒等比較器，1個8位三態(tài)門和7個1位計數(shù)器及一組邏輯門構(gòu)成，其4位輸入數(shù)據(jù)與總線的最低4位相連，輸出總線的高8位相連。可編程計數(shù)器具有兩處可編程結(jié)構(gòu)，第一處是最高4位的進位制方式，由來自配置數(shù)據(jù)寄存器CPR的4位數(shù)據(jù)設(shè)定，與6位計數(shù)器的高4位相比較，當兩數(shù)值相等，比輸器輸出高電平，當?shù)蛢晌灰矠楦唠娖剑谄湎录壍倪M位輸出變?yōu)楦唠娖綍r將所有計數(shù)清零。第二處是分頻編程方式，由CPU提供編程數(shù)據(jù)，3-8線譯碼器在LE為高電平時，寄存3個地址位A0-2和輸出允許位ST，其作用是將時仲信號經(jīng)0-7次分頻后做為6位計數(shù)器的計數(shù)允許信號達到相同的時鐘頻率下，差異巨大的計數(shù)翻轉(zhuǎn)次數(shù)，6位計數(shù)器和相鄰兩個1位計數(shù)器的輸出數(shù)據(jù)經(jīng)三態(tài)門后以上浮方式與內(nèi)部總線相連，當這8位數(shù)據(jù)變化時邏輯電路輸出一個高電平的中斷申請信號，直到3-8線譯碼器再次寫入譯碼數(shù)據(jù)，可編程計數(shù)器主要用來產(chǎn)生寬頻帶單相或三相交流電的電相位角生產(chǎn)，與定時器和輸出寄存器結(jié)合，在CPU的中斷處理程式支持下，支持以5-10KHz開關(guān)頻率的大功率半導體模塊產(chǎn)生零點幾到數(shù)百Hz的單相或三相PWM仿真交流電，其波形品質(zhì)隨其頻率的降低而上升，在50Hz以下交流電時有極高品質(zhì)特性。
圖14是圖9所示中接口系統(tǒng)與CPU進行數(shù)據(jù)交換控制信號生成的指令譯碼單元的電路結(jié)構(gòu)示意圖，如圖所示，CPU的接口系統(tǒng)數(shù)據(jù)交換體系由1個4位可預置同步計數(shù)器和11個4-16線地址譯碼器與兩個3-8線譯碼器構(gòu)成主系統(tǒng)，兩個3-8線譯碼器的3個地址位和兩個輸出允許端來自CPU主時序譯碼器的Q11-15，當Q15為高電平時，兩個譯碼器均被禁止輸出，16個輸出端均為高電平，其所控16個地址譯碼器均被禁止，圖中僅示出11個，另5個中有4個到SRAM綬沖存儲器單元，1個到CPU中的CPLD單元。當Q15為低電平時，Q14的電平將選擇一個譯碼輸出有效，若控制本圖所示11個譯碼器的11個輸出端口中，除控制7號4-16譯碼器之外的任意一個電平下跳時均會通過邏輯電路產(chǎn)生一個低電平脈沖，使10輸入與非門產(chǎn)生一個高電平脈沖，將SRAM25的4位數(shù)據(jù)預置入4位同步計數(shù)器CTR,CTR的時鐘與CPU的主頻時鐘相連，在每個時鐘沿CTR計數(shù)加1，CTR的輸出數(shù)據(jù)做為10個4-16線地址譯碼器的譯碼地址，SRAM25的低兩位地址與CPU指令譯碼的Q11、12口相連，高4位地址和SRAM26的地址及7號4-16譯碼器的地址由16-4線優(yōu)先編碼器提供，編碼器的15個輸入來自15個可編程計數(shù)器的中斷申請輸出端，其最低位接地，編碼器有一個編碼允許端EN，當EN為高電平時，允許其輸出最新編碼結(jié)果，EN為低電平時，其輸出保持其下跳時的數(shù)據(jù)，當譯碼輸入為非零信號時，輸出端Qr輸出低電平，起動中斷申請信號，禁止編碼器編碼，并使其保持原狀，直到CPU對1-4號4-16譯碼器中的一個以上發(fā)出指令后退出對這些器件的控制。SRAM26的16位數(shù)據(jù)分成2組8分別做CPU中斷處理計數(shù)器CTR2和圖5中SRAM15的8位預置數(shù)據(jù)，兩個SRAM的寫結(jié)構(gòu)如圖8所示的SRAM25、26，圖中外部連線1為來自CPU的指令線，2為中斷申請輸出，3為來自可編程計數(shù)器的中斷申請輸入，4為到CPU和PPC的中斷處理設(shè)置數(shù)據(jù)，6為到擴展SRAM存儲器和CPU中PI的指令線，7為到圖9所示中CPR1-4的輸出允許端，8為與CPU進行數(shù)據(jù)交換處理的控制線，除1號4-16譯碼器到輸出寄存器PDR之外，其余均到接口系統(tǒng)，2號作為可編程計數(shù)器的寫控制線，3、4號作為定時器的寫控制線5、6號作為可逆計數(shù)器的寫控制線，3-6號的最低一位用與FALU中四個PDR的寫控制線，7號為可編程計數(shù)器的讀控制線，8-11號作為加計數(shù)器和可逆計數(shù)器的讀控制線，2-11號譯碼器中，每個控制圖9中相應(yīng)一列器件。
圖15為圖1所示的中央處理器CPU的特征電路結(jié)構(gòu)示意框圖，如圖所示，CPU由3個只讀SRAM存儲器和1個1K×16位讀寫SRAM存儲器，3個同步計數(shù)器，1個4-16線地址譯碼器，1個11位帶清除端的寄存器及1個8位恒等比較器和一些邏輯門組成CPU的指令系統(tǒng)，由1個16位加減器，1個16×16/32÷16位乘除器及一個高速刷新CPLD及相應(yīng)的在存儲器查表體系構(gòu)成其運算處理系統(tǒng)。SRAM1-3的寫結(jié)構(gòu)為圖7所示中的SRAM18-20。SRAM1為CPU的主時序譯碼器，其16位輸出數(shù)據(jù)的低10位為隨成讀寫存儲器SRAM4的讀寫地址線，輸出Q10-15為CPU的控制指令線，Q11-15上與正電源連接的RC電路用于消除存儲器輸出數(shù)據(jù)口開關(guān)產(chǎn)生的電噪音；其中Q15為CPU運作模式控制端，該端為低電平時CPU處于數(shù)據(jù)交換模式，為高電平時處于運算處理模式，當CPU處于數(shù)據(jù)交換模式時，Q14為讀/寫選控，為高電平時SRAM4從內(nèi)部總線BUS讀取數(shù)據(jù)，為低電平時輸出存儲數(shù)據(jù)，Q11-13為選擇地址，其具體結(jié)構(gòu)見圖14所示。當CPU處于運算模式時，4-16線譯碼器處于工作模式，在其輸出端Y0、4、9有效時，將SRAM1的Q10-14和SRAM4的Q10-15的數(shù)據(jù)寫入11位寄存器，Q15為高電平時寄存器數(shù)據(jù)輸出有效，這11位輸出作為SRAM2的讀地址，SRAM2的6位輸出數(shù)據(jù)作為SRAM3的高6位讀地址，其低4位讀地址與4-16線譯碼器的譯碼地址均由4位同步計數(shù)器CTR3提供，在4-16譯碼器的Y8有效時，SRAM1的輸出數(shù)據(jù)Q10、11經(jīng)邏門后分別產(chǎn)生一個CTR1、2的計數(shù)允許和CTR3的清除信號，在每次CTR1、2產(chǎn)生計數(shù)和11位寄存器寫入新數(shù)據(jù)后，邏輯電路均要產(chǎn)生一個時鐘周期的禁止計數(shù)信號，禁止CTR3計數(shù)和4-16線譯碼器的輸出。CTR1、2均為8位同步計數(shù)器，CTR1為可預置型，其預置數(shù)據(jù)由接口CTU的中斷源中的SRAM26提供，CTR1、2共用時鐘信號CP和許數(shù)允許端EN，EN端信號由CTR3的進位端CO和第Y9時序SRAM1的Q10提供，兩計數(shù)器的數(shù)據(jù)線經(jīng)三態(tài)門相連，共同作為SRAM1的高8位讀地址和8位恒等比較器的1組輸入，比較器的另一組輸出由圖9所示中配置寄器CPR16提供，當恒等比較器兩數(shù)據(jù)相等時，在CTR1、2的EN端接到計數(shù)指令時，將自動清除CTR2的數(shù)據(jù)。CTR1、2各有一個經(jīng)邏輯互鎖的EN/QE端，當EN/QE為低電平時，計數(shù)器的計數(shù)被禁止，輸出數(shù)據(jù)端為高阻抗狀態(tài)，EN/QE為高電平時，計數(shù)器輸出計數(shù)值，在EN端為高電平時計數(shù)加1，EN/QE的選通由來自斷源的中斷申請端提供，當該輸入端變?yōu)楦唠娖?，只要CTR3的最高輸出位Q3為低電平，邏輯電路首先將CTR2的EN/QE變?yōu)榈碗娖?，之后CTR1的EN/QE再上跳為高電平，CPU進行中斷處理程序，在中斷處理時序，CPU中的CPLD不能更新，只能進行算術(shù)四則運算和查表運算，中斷處理完畢，CTR1的EN/QE先下跳之后CTR2的EN/QE再上跳，返回主時序處理程序，在4-16譯碼的Y15有效時，邏輯電路將SRAM1的Q10、11數(shù)據(jù)送至器件編程監(jiān)控器，分別做為CPU中CPLD和存儲器尋址可編程連線陣PI2的更新申請信號，在4-16線譯碼的Y3、8、14、15和乘運算時的Y7時序，邏輯電路產(chǎn)生SRAM4的寫指令，從內(nèi)部總線上寫入運算結(jié)果。CPU的主時序譯碼器的低地址位用于存放主時序運算程序，高地址位用于存放中斷處理程序，由8位恒等比較器的輸出用來區(qū)分主運算程序地址與中斷處理程序地址。在每次寫入新修正數(shù)據(jù)和大時序計數(shù)器產(chǎn)生數(shù)后均要產(chǎn)生一個時鐘周期的目的是等待譯碼器的邏輯延遲，從而可提高CPU主頻。本發(fā)明的CPU與其它類型的單片機CPU不同，其特點是每個時鐘周期進行一次運算處理，而其它單片機卻是三個時鐘周期，而且本發(fā)明采用分立讀寫地址及數(shù)據(jù)線的SRAM存儲器做主時序譯碼及時序修正譯碼，能在執(zhí)行用戶程序的同時進行編寫，可成倍擴充譯碼能力，其時序譯碼采用主周期與小周期間可編程連結(jié)的進位的時序生成方式，使其即可在不需邏輯運算時跳過邏程運算時序，又可以在每個小周期間播入時序譯碼超前進位，增加讀址范圍，滿足修正運算的需求，使其運算時間安排嚴密，時序譯碼數(shù)據(jù)資源分配合理。綜上所述，本發(fā)明的CPU具有運算能力強，速度高和運算程序靈活多變和資源分布合理等優(yōu)點，其主頻可高達100MHz以上的技術(shù)條件也已成熟。本圖中標注與外部的連線1為中斷申請信號，2為中斷處理起點時序地址數(shù)據(jù)，3為CPU復位端，4為CPU運行允許輸入端，5為CPU主頻時鐘信號，6為乘除法器時鐘信號，7為邏輯運算體系刷新標示，8為CPU主時序翻轉(zhuǎn)設(shè)置數(shù)據(jù)，9為CPU主時序翻轉(zhuǎn)標示，10為內(nèi)部數(shù)據(jù)總線，11為CPU的數(shù)據(jù)交換控制指令先，12為外部存儲器數(shù)據(jù)輸入口，13為內(nèi)部ETOX數(shù)據(jù)輸入口，14、15分別為內(nèi)/外存儲器地址及片選，16為CPLD更新申請，18為PI更新申請，其中1、2、11分別與圖1 4的2、4、1相連，5、6分別來自內(nèi)部晶振源的不同頻率源，3、4、7、10到中央連線陣的輸入輸出口，8、17、18分別與圖5的9、11、10相連。
圖16所示為圖15所示中16位加減法器和16×16/32÷16位乘法器的電路結(jié)構(gòu)示意圖，如圖所示，圖中上方位加減法器的電路結(jié)構(gòu)示意圖，PDR1為19位寄存器，PDR2為16位寄存器，在Y1時序，PDR1存入總線上數(shù)據(jù)和來自指令線的Q10-12，Y2時序PDR2存入總線上數(shù)據(jù)，當寄存的指令線Q10為低電平時，PDR2的數(shù)據(jù)以原碼結(jié)構(gòu)輸入16位全加器，與PDR1的16位數(shù)據(jù)相加，當指令線Q10為高電平時，PDR2的數(shù)據(jù)通過異或陣以反碼輸入全加器，Q10還與全加器的進入輸入端Ci連結(jié)，構(gòu)成PDR1的原碼與PDR2的補碼相加，實現(xiàn)減運算，指令線Q11為輸出選通端，因16位全加器計算有17結(jié)果數(shù)據(jù)，而數(shù)據(jù)部線只有16位，因此，當Q11為低電平，加法器通過三態(tài)門輸出最高16位，最低為丟失，當Q11為高電平時三態(tài)門輸出低16位數(shù)據(jù)經(jīng)邏輯或門后的輸出，Q12與進位輸出邏輯乘積將其設(shè)置成丟失進位信號或進位端為高電平時所有輸出均為高電平，加減運算結(jié)果在Y3時序輸出。圖下方所示為乘除法器的電路結(jié)構(gòu)示意圖，PDR3為21位寄存器，PDR4為16位，SGR16-32為16輸入，32位輸出的向下移位寄存器，SGR16-1為16位并行輸入，向上移位串行輸出移位寄存器，SGR1-16為串行輸入的變位寄存器。SGR16-32和SGR1-16移位寄存器分別在圖18、17中標出電路結(jié)構(gòu)示意圖，D/T為4位定時計數(shù)器，∑33為第33位只有一個輸入的33位全加器，PDR5為33位寄存器，乘除法器的工作原理是，在Y5時序，PDR3存入總線數(shù)據(jù)和指令線Q10-14，其中Q10、11為16-32移位寄存器的設(shè)置信號，Q12為乘/除運算設(shè)置信號，Q13為浮動輸出信號，Q14為下浮取值選控信號，當Q12為低電平時，乘/除法器執(zhí)行乘法運算，在Y6時序，SGR16-32寫入總線數(shù)據(jù)和指令數(shù)據(jù)，16位并入串出移位寄存器SGR16-1寫入PDR3的低16位數(shù)據(jù)，當Y6下跳后，乘/除法器開始運算，其運算標示EN關(guān)閉CPU主時序，等待運算結(jié)束，乘/除法器啟動后在每個時鐘上升沿，定時計數(shù)器計數(shù)減1,16-32移位寄存器向下移動1位，當SGR16-1輸出為高電平時，累加器的33位寄存器寫入加運算結(jié)果，當其輸出端為低電平時，寄存器保持原來結(jié)果，當定時完畢，運算結(jié)束，CPU繼續(xù)運行，分別在Y7和Y8時序分別寫入高、低16位結(jié)果，與以上加法器相同，因其運算結(jié)果有33位，指令線Q13的電平將決定其丟失最低位或由Q14與最高位的邏輯乘積控制其丟失最高位或在最高位為高電平時所有輸出均為高電平，當PDR3存入的指令Q12為高電平時，乘除法器執(zhí)行除法運算，在Y6時序，PDR4寫入被除數(shù)的低16位，Y7時序SGR16-32寫入總線數(shù)據(jù)，D/T寫入指令數(shù)據(jù)Q10-13，同時通過三態(tài)門將PDR3、4的32位數(shù)據(jù)寫入PDR5，Y7下跳沿CPU被禁止，開始進行除運算，SGR16-32通過異或陣和進位輸入端Ci，以補碼與累加器寄存器相加，33位累加器的第33位輸出被禁示返回全加器，在每個時鐘沿，1-1.6寄存器存入全加器的第33位的值，當其為高電平時，其新結(jié)果允許寫入寄存器PDR5，為低電平時禁止寫入新結(jié)果，當定時完畢，CPU返回運行狀態(tài)，在Y8時序?qū)懭脒\算結(jié)果，該乘除法器的特點是并非只能單純完成16×16/32÷16位運算，其乘運算的乘數(shù)可以為4、8、12、16共4種狀態(tài)，被乘數(shù)可在1-16位間變化，而乘數(shù)的有效位數(shù)決定乘法運算的周期，通過定時器D/T實現(xiàn)，在除法運算中，除數(shù)也可以有4、8、12、16共4種狀態(tài)。商數(shù)也可以通過D/T實現(xiàn)1-16位的有效取值，本圖中的技術(shù)要求是16位加減法器的運算速度必須高于CPU主頻，PDR2最好是透明寄存器，乘/除法器中全加器的運算速度與CPU主頻沒有直接關(guān)系，但也應(yīng)盡可能的快，以提高運算速度，累加器中33位寄存器PDR5的寫脈沖寬度應(yīng)盡可能低，能達到最小脈沖寬度即可，因乘除法器與CPU的時鐘端相互獨立，因此在允許的條件下應(yīng)將累加器的速度做得盡可能高以縮短CPU的等待時間。
圖17為圖16所示中16-32位移位寄存器的電路結(jié)構(gòu)示意圖，如圖所示，通過來自PDR3的兩根設(shè)置線產(chǎn)生譯碼后通過邏輯組合，可將16位總線數(shù)據(jù)分成4組，由上至下組成16、12、8、4位有效的方式送到32位向下移位寄存器的高16位輸入端，其低16位輸入端接地或邏輯低電平，在寫允許LE上升沿寫入寄存器，在LE為低電平時，在每個時鐘脈沖CP上升沿，寄存數(shù)值向下移動1位，其上面不足位均添零補足。
圖18為圖16所示中1-16位寄存器的電路結(jié)構(gòu)示意圖，如圖所示，其電路由1個4位計數(shù)器，1個4-16線譯碼器和16個共用清除、三態(tài)輸出允許和數(shù)據(jù)輸入，分用時鐘信號的1位寄存器構(gòu)成，其工作原理是計數(shù)器與寄存器被同步清除后，在每個時鐘上跳時，計數(shù)器加1，譯碼器的輸出允許將輸入數(shù)據(jù)DIN寫入相應(yīng)寄存器，其寫順序是從最高位往下依次寫入。
圖19為圖15所示中的CPLD的電路結(jié)構(gòu)示意圖，如圖所示，CPLD單元由5個寄存器PDR1-5，三組8位2選1邏輯電路，兩個可編程內(nèi)部連線PI1、2,12個64×4/128×2位只讀SRAM存儲器(PI和CPLD的編寫操作如圖6所示的PI1-10和SRAM1-2)，三個16位和1個28位輸出綬沖三態(tài)門和1個6位計數(shù)器CTR，1個4位定時器D/T有機組合而成，PDR1-5中，PDR1、2為21位，PDR3、4為20位，PDR5為4位，其中PDR1-4的輸入數(shù)據(jù)的低16位來自內(nèi)部數(shù)據(jù)總線，高4-5位來自CPU的指令線的Q10-13/14,PDR5的數(shù)據(jù)來自指令線的Q10-13，其中PDR1、2的第21位輸出分別做為兩組2選1選通邏輯電路的選控端，第1組2選1的兩組8位輸入分別來自PDR1的最低8位和PDR3的第9-16位，第2組的分別來自PDR2的最低8位和PDR4的第9-16位，PDR1、2的第9-20和PDR3、4的第17-20以及兩組2選1的輸出形成PI1的48位輸入數(shù)據(jù)，PI1的另48位為12個SRAM的反饋信號，PI1的128個輸出中有96個分成12×8結(jié)構(gòu)分別做為SRAM的7位讀地址及1位輸出模式選通，另32位有16位反饋回內(nèi)部總線的三態(tài)門，16位作為PI2的16位輸入，PI2的另80位輸入分別來自PDR1-3的1-20位輸出和PDR4的第9-20位以及第3組2選1邏輯電路的輸出； 8位2選1的第1組輸入來自PDR4的最低8位輸出，第2組中有6位來自計數(shù)器CTR，1位來自CPU的指令譯碼的第6讀址QE5，1位來自定時器D/T的定時輸出，2選1的選通信號來自PI2的第32位輸出，低電平時選擇第二組輸入，執(zhí)行順序性讀操作，最多可讀64組16位的數(shù)據(jù)，該功能用于讀取用戶的基本設(shè)置數(shù)據(jù)；PI2的第31、32位的異或邏輯輸出做為CPU的外部查表允許，與邏輯輸出為直接反饋允許，做為第二、三兩個輸出綬沖三態(tài)門的輸出選通，第二個三態(tài)綬沖門的輸入來自PI2的低16位輸出，第三個來自16位與異或陣，16位與異或陣的兩組輸入分別來自內(nèi)部ETOX的數(shù)據(jù)端和外部存儲器的數(shù)據(jù)端口；PI2的第29、30做為2-4線譯碼器的譯碼地址數(shù)據(jù)，其譯碼輸出的第一個為與異或陣的內(nèi)部輸入允許端，在第二、三、四輸出均無效時并閉內(nèi)部輸入端口，譯碼器的第二、三、四輸出分別做為內(nèi)部ETOX存儲器的第二、三、四塊的CPU內(nèi)部查表片選，與異或陣由16個異或門及32個二輸入與門構(gòu)成，32個與門的32個輸出分別做為16個2輸入異或門的輸入，每個二輸入與門均有一個輸入來自外部，兩根輸入選通分別由16個與門的另一輸入端分享，其每個異或門相應(yīng)的兩個與門各分用一線，與異或陣可通過兩控制線分別實現(xiàn)只選中兩組輸入中的1組做為異或門的或同時選中兩組輸入，經(jīng)異或邏輯后輸出，實現(xiàn)把外部加密的數(shù)據(jù)與內(nèi)部ETOX的解密數(shù)據(jù)進行邏輯運算進行解密，此方案只在片外存儲器的總?cè)萘窟_到數(shù)兆位以上才有實際價值；因為解密用ETOX存儲器使用一般要用整個可選控塊，即是說，以本文中所述的ETOX存儲器的劃分為例，要占用三塊CPU可使用ETOX存儲器中的至少1塊，而被用于解密的ETOX存儲器一般已不能兼做其它用途，PI2的第1-28位輸出中，可以完全作為存儲器的讀地址，也可將較高幾位的幾個輸出做為外部查表的片選輸出，PI2的最低16位(在本文所述配置中)直接做為內(nèi)部ETOX的CPU查表地址，經(jīng)輸出允許三態(tài)門后，低28位輸出用于外部查址及片選信號；在CPU運算的Y10-13時序，PDR1-4存入設(shè)置數(shù)據(jù)，四位定時器D/T用于存儲器的延遲等待定時，在CPU查表運算時，在Y14時序啟動，當定時器內(nèi)為非零數(shù)據(jù)時，其輸出信號將禁止CPU的主時序計數(shù)器及4-16線運算指令控制譯碼器輸出，在CPU從存儲器內(nèi)順序性裝入一些設(shè)置數(shù)據(jù)時，在其讀允許EN5下跳沿，邏輯電路清除地址計數(shù)器CTR，啟動定時器D/T，并將其設(shè)置為自翻轉(zhuǎn)狀態(tài)，在每次定時完畢，輸出一個高電平脈沖，允許CTR和CPU的主時序計數(shù)器計數(shù)，裝入新數(shù)據(jù)，開始下一次計數(shù)，定時器D/T的作用是用于存儲器的延遲等待定時，可實現(xiàn)CPU主頻在數(shù)倍于存儲器讀速度的頻率下運行，最高可高于系統(tǒng)內(nèi)讀速度最慢的存儲器的16倍速度運行，而且其可調(diào)性以可實現(xiàn)查表等待時間的非統(tǒng)一性設(shè)置應(yīng)用于不同速度的存儲器，以進一步減小不必要的等待時間，圖中所示的Y10-15為CPU運算的時序譯碼輸出，其中Y10-13分別為CPDR1-4的輸入數(shù)據(jù)允許端，Y14為CPLD的邏輯運算輸出控制端，Y15為存儲器數(shù)據(jù)輸出控制端，在Y13的下降沿，若輸入端EN為高電平，其邏輯電路將輸出禁止CPU主時序的運行，直到EN返回低電平，EN為來自器件編程監(jiān)控系統(tǒng)CPU中的CPLD和PI2的刷新工作標示，表示以上兩種器件中至少有一個還在進行編程，無法使用戶運算體系輸出可靠。圖中的CTR的時鐘信號與CPU的主頻時鐘相連，D/T的時鐘信號來自PI2。圖中的BUS為內(nèi)部數(shù)據(jù)總線，QIN為主時序譯碼器的Q10-15輸出，AnQE1為29位外部查表的存儲器地址及輸出允許片選信號。AnQE2為內(nèi)部存儲器的地址及片選信號，IN1、2分別為內(nèi)/外存儲器的輸出數(shù)據(jù)線。
圖20為圖1所示中SRAM擴展數(shù)據(jù)綬沖存儲器單元的電路結(jié)構(gòu)示意圖，如圖所示，該單元由4個分立讀寫地址及數(shù)據(jù)線的1Kb位SRAM存儲器和5個同步計數(shù)器，1個28位三態(tài)綬沖門及四組邏輯電路構(gòu)成，四個SRAM存儲器與內(nèi)部總線接口的方式均為64×16位結(jié)構(gòu)，其與CPU的數(shù)據(jù)交換地址由同一個6位同步計數(shù)器提供，器件選通功能端LE6、7和QE6、7來自圖14所示的CPU指令譯碼中的兩個器的相應(yīng)譯碼輸出，當這四個端口中任意1個下跳時，其邏輯電路均會產(chǎn)生一個窄低電平脈沖，將計數(shù)器CTR5中數(shù)據(jù)清除，然后開始計數(shù)，CTR5的時鐘信號端CP與CPU主頻時鐘端相連，四個SRAM的外接數(shù)據(jù)線相互獨立，其地址線也相互獨立，由各自的時序計數(shù)器提供，其中CTR1、3為10位同步計數(shù)器，CTR2、4為6位司步計數(shù)器，CTR1-4的時鐘端CP和清除端CR相互獨立，均來自中央連線陣PI2，每個計數(shù)器的時鐘端CP與所控相應(yīng)SRAM的外設(shè)讀/寫控制端相連，這四個計數(shù)器均在時鐘脈沖CP下跳沿計數(shù)加1，SRAM1為1位輸出模式，SRAM2為16位輸出模式，SRAM3為1位輸入模式，SRAM4為16位輸入模式，CTR2,4的12位計數(shù)數(shù)據(jù)與SRAM2的16位輸出數(shù)據(jù)經(jīng)三態(tài)門后與圖19所示PI2的28位外部地址端共用28個輸出集成電路引腳，其三態(tài)門的控制端由CPU的外部查表標示端提供，SRAM4的16位輸入數(shù)據(jù)口與圖19中CPU外部查表數(shù)據(jù)輸入口共用1組16位輸入引腳，SRAM1、3的數(shù)據(jù)線各占用1個集成電路引腳；SRAM綬沖存儲單元與CPU的片外存儲器查表累計起來構(gòu)成47位的數(shù)據(jù)端口，SRAM綬沖存儲器在電路中的作用是適用于擴展數(shù)據(jù)接口能力，兩個1位輸入/輸出SRAM是為與上級機或遙控器進行數(shù)據(jù)交換，其兩線分立可提高數(shù)據(jù)交換速度，且互不干擾，兩個16位輸入/輸出SRAM存儲器是為擴展數(shù)據(jù)體系的能力，并行輸入SRAM可與A/D輸換器或計數(shù)器等接口補充內(nèi)部數(shù)據(jù)生成體系的不足，并行輸出SRAM可與D/A轉(zhuǎn)換器或顯示譯碼器等接口補充內(nèi)部信號生成體系的不足，不但這兩個SRAM的數(shù)換線相互獨立，而且其各的6位地址數(shù)據(jù)也分立輸出，與外部數(shù)據(jù)系統(tǒng)構(gòu)成多路數(shù)據(jù)交換體系極為方便，且外部的輸入/輸出體系與CPU的運作互不干擾。
圖21為圖1所示中輸出數(shù)據(jù)寄存器陣PDR的電路結(jié)構(gòu)示意圖，如圖所示，寄存陣由16個6位輸出的寄存器構(gòu)成，16個寄存器共用一組數(shù)據(jù)輸入線，該數(shù)據(jù)線來自內(nèi)部總線BUS的最低6位，其數(shù)據(jù)輸出線相互獨立，構(gòu)成96位輸出陣列，這96位做為圖1中PI3的96個輸入信號。16個寄存器均有各自獨立的寄存寫入控制端LE和輸出允許端QE，16個輸出允許端來自中央連線陣PI2的16個輸出口，16個寄存寫入端LE來自圖1 4中的1號4-16線譯碼器的16個輸出。
圖22為圖1所示中快邏輯運算單元FALU的電路結(jié)構(gòu)示意圖。如圖所示，該單元由兩個結(jié)構(gòu)完全相同的邏輯體系構(gòu)成，每個體系包括一個三級可編程數(shù)控倍頻器和一個12位計數(shù)器、一個比較器和一個帶局部輸如鎖存功能的3-8線譯碼器和16位定時器及一組邏輯電路構(gòu)成，三級可編程數(shù)控倍頻器的主電路分別為10為、8位和6位，第一級倍頻器可通過4位設(shè)置線D0-3在1-16倍間任意設(shè)置，第二、三級則只能通過兩位設(shè)置線A0、1設(shè)置成8、4、2、1四種模式，倍頻器的電路結(jié)構(gòu)的每一級均是由1個計數(shù)器CTR，1個數(shù)據(jù)寄存器PDR和一個減計數(shù)分頻器D/F及一個4位減計數(shù)分頻器D/F或8/4/2/1分頻器四部分及一個邏輯或門構(gòu)成，兩級之間通過一組限時電路連結(jié)，其工作原理是第一級在時鐘信號CP上跳后，在清除CTR數(shù)值前沿，PDR寫入CTR的數(shù)據(jù)，同時將該數(shù)據(jù)裝入D/F，并清除第二級CTR的數(shù)據(jù)，D/F開始減計數(shù)，計數(shù)完畢，其輸出一個高電平脈沖，將PDR的數(shù)據(jù)裝入自身，同時將下一級計數(shù)器數(shù)據(jù)寫入其相應(yīng)PDR和D/F，并清除第三級CTR數(shù)據(jù)，每次計數(shù)完畢后重復上述工作，第二級倍頻器的D/F計數(shù)完畢時，除將PDR數(shù)據(jù)裝入自身外，將在清除第三級計數(shù)器的數(shù)據(jù)前沿，把第三級CTR的數(shù)據(jù)寫入PDR和D/F，第三級D/F的高電平輸出除將自身重預置外，該信號還兼做定時譯碼器的定時時鐘信號，其倍頻結(jié)果還送到中央連線陣PI2，三級倍頻器的D/F共用一個時鐘信號，而三個CTR的時鐘信號則是將這個共用信號經(jīng)3個分頻器后分別做為3個CTR的時鐘信號，每一級的倍頻倍數(shù)與三個分頻器的分頻數(shù)相同，三級倍頻器的總倍頻數(shù)為三級相乘之積，第一級倍頻信號除兼做次兩級倍頻信號外，還兼做一個12位同步加計數(shù)器的時鐘信號，該計數(shù)器的12位數(shù)據(jù)與設(shè)置數(shù)據(jù)通過比較器進行比較，當計數(shù)值小于設(shè)置數(shù)時，其輸出端為高電平，在比較器輸出下跳后，邏輯電路輸出一個窄高電平脈沖，將另兩組設(shè)置數(shù)據(jù)分別裝入16位減計數(shù)定時器和帶鎖存器的3-8線譯碼器，定時器的輸出與3-8線中一個不能被鎖存的輸出允許端相連，當定時設(shè)置數(shù)不為需時，定時器進行減計數(shù)，其輸出端允許3-8線譯碼器輸出譯碼值，3-8線的可鎖存地址及輸出允許和兩個時鐘CP及計數(shù)清除端CR均來自PI1，3-8線的譯碼輸出及倍頻輸出均到PI2，倍頻編程數(shù)據(jù)來自圖9中的CPR15，兩組各分8位，四個PDR的寫允許分別來自圖14中3-6號4-16譯碼器的最低一個輸出，圖中所示外部連線路一為倍頻參考時鐘，2、7為倍頻輸入時鐘端，3為倍頻設(shè)置數(shù)據(jù)，4、8為12位計數(shù)器清除端，5為來自CPU的指令線及內(nèi)部總線，6、9為譯碼地址及輸出允許，10、12為倍頻輸出，11、13為PWM譯碼輸出?？爝壿媶卧糜趦?nèi)燃機動力特性控制，圖中的倍頻時鐘CP和計數(shù)清除端CR分別來自與內(nèi)燃機曲軸上的光電編碼盤上兩組光/電編碼信號輸出，第一組光/電盤的分度要求是在1000至5000之間，第二組的分度為內(nèi)燃機缸位數(shù)量，3-8線譯碼器的輸入來自上述光電編碼器的第三組信號，最好是為等于所控內(nèi)燃機缸數(shù)的絕對式光/電編碼數(shù)值，該單元中的計數(shù)比較輸出可用于設(shè)置汽油發(fā)動機的點火時間調(diào)節(jié)和柴油機的燃油噴射起點時間控制，3-8線譯碼器用于產(chǎn)生所控缸位的信號，當用于柴油機控制系統(tǒng)時，16位定時器裝入油門開度系數(shù)，用于電控噴射定時；當用于汽油機控制時，16位定時器設(shè)置一個較小的常數(shù)，用于電子點火的脈寬控制，其第三級倍頻輸出用作接口CTU中一個定時器的時鐘信號控制燃油噴射，同樣能有高于汽油發(fā)動機化油器的功效。
圖23為圖1所示中可編程多路輸出全局定時器的電路結(jié)構(gòu)示意圖，如圖所示，該部分由1個256×16位只讀型SRAM存儲器和一個12位恒等比較器及兩個計數(shù)器與兩個互補輸出的4-16線譯碼器構(gòu)成，SRAM的寫操作如圖3所示中的SRAM17，這里不再介紹，SRAM的16位數(shù)據(jù)中有12位做為比較數(shù)值，與12位計數(shù)器的數(shù)值相等時，比較器COMP輸出一個時鐘寬度的高電平脈沖，SRAM的讀地址計數(shù)器計數(shù)加1，兩個互補輸出的4-16譯碼器輸出譯碼數(shù)值，兩個4-16線譯碼器共用SRAM的另4位數(shù)據(jù)，兩個計數(shù)器都能自動翻轉(zhuǎn)。低有效譯碼器的一個輸出可反饋回兩計數(shù)器的清除端，可做為整個器件時序的總體復位信號，定時單元的兩個輸入CP、CR和32個輸出與中央邊線PI2的輸出/輸入端相連，該單元可用做接口CTU中計數(shù)器的采樣日期和CPU以及片外器件的定時工作，16組互補輸出可適用于不同端口的電平時序控制電平需求。
綜上所述，從圖2到圖23所示的是本發(fā)明具體實施中的一種器件的各部分的具體配置方案，其內(nèi)部ETOX存儲器為4Mb，其中1Mb為器件配置專用，接口計數(shù)/定時單元CTU的最大接口能力為同步采集60路信號，其中有30路可為不間斷的定位跟蹤或可逆速度測試，與此同時還可有16路可達15種頻率源的單相交流或三相可逆交流電的寬頻帶脈寬調(diào)制輸出或多達30路的直流PWM輸出，快邏輯單元可實現(xiàn)兩臺8缸以下或1臺9-16缸內(nèi)燃機的動力特性自動控制；CTU及FALU由同一個中央處理器CPU支持，可實現(xiàn)共享傳感器數(shù)據(jù)和互補輸出控制，達到很好的整體響應(yīng)特性，CPU的主時序以查找表的方運行，使其運行方案及為靈活，沒有相互牽制性；其可編程的器件配置監(jiān)控器可優(yōu)化整個器件及與外設(shè)器件的配置，在一般不態(tài)復雜的高級實時自動控制系統(tǒng)中，可實現(xiàn)除必要的隔離和放大電路外，在全電脈沖輸入輸出的情況下，由一塊集成電路完成從數(shù)據(jù)采集到指令生成中的所有工作；而且其綬沖SRAM存儲器和CPU的片外查找能力使其有很強的擴展能力，其自身運算能力非常強大，即使執(zhí)行最復雜的運算處理(即每個大周期都要便用加/減、乘/除和更新邏輯體系和查表地址排列)也以長達800多個大周期運算，而后可在2ms以內(nèi)完成，(器件編程時鐘達10MHz以上，目前讀速度低于100ns的ETOX存儲器生產(chǎn)技術(shù)早以成熟，CPU主頻25MHz以上，乘/除器的時鐘頻率在25MHz以上，這些速度要求以目前技術(shù)而言也及為成熟，即使達100MHz以上的要求也有數(shù)家生產(chǎn)廠能實現(xiàn)。)本發(fā)明的實施方式中，CPU中涉及的16個不同規(guī)模的SRAM儲器和兩個可編程連線陣PI的工作速度和乘/除器的累加器的速度是最為關(guān)鍵的技術(shù)指標，這同傳統(tǒng)計算機中對微處理器的要求類似，在使用開發(fā)軟件上，在很大成度上可采用與CPLD開發(fā)相似的程序語言，只有CPU中主時序譯碼和時序修正譯碼器的編程軟件不能由現(xiàn)有軟件實現(xiàn)較簡捷的編程，但其專用軟件的運用流程已有較成熟的構(gòu)思方案，只是與本發(fā)明的生產(chǎn)技術(shù)沒多大關(guān)系，故不在此樣述。對于自動控制領(lǐng)域而言，其控制系統(tǒng)區(qū)別大，其接口能力和擴展能力、運算能力各不相同，對此一發(fā)明均有較強的適用性，對接口能力而言，改變CTU單元中各型計數(shù)器和定時器的型號和配置數(shù)量以及增減輸入輸出可編程連線陣PI的I/Q數(shù)量使可實現(xiàn)，在運算能力方面，改變內(nèi)部ETOX的容量便可改變CPU的邏輯運算能力，而其余部分則無需做任何改變，且器件編程監(jiān)控器的32位監(jiān)控數(shù)據(jù)中在本文所述器件內(nèi)只用了26位，其監(jiān)控能力還有及強的擴允能力。對用戶使用電路引腳而分，在上述的實施方案為例，接口輸入連線陣中有96-124個可調(diào)輸入；輸出連線陣有96個輸出，對不同引腳使用量而言，可將有相同內(nèi)部構(gòu)造的器件的部分輸入復合在同一引腳上，因為本發(fā)明中，96個輸出口均只有邏輯低電平和高阻抗兩和狀態(tài)，由可程連線陣PI3的96個輸出端口控制，把不用的輸入端口置為高阻抗，該引腳便能用于輸入端，而閑置不用的復合端口置于邏輯低電平，便能實現(xiàn)相應(yīng)輸入端的抗靜電能力，就上述器件而言，其接口引腳數(shù)便可構(gòu)成諸如、128、144、160、176、192、208六種封裝模式以適用于不同需求，可使閑置端口控制在15個以內(nèi)，而47個數(shù)據(jù)端，在本發(fā)明實施方式的任何一個產(chǎn)品中均可保持不交，用于器件ETCX編程控制和使用的器件編程監(jiān)控共同使用1組引腳，且可控制在16腳內(nèi)，以8位寬度實現(xiàn)編程數(shù)據(jù)輸入，以3-4腳做為寫和擦除保護的片選控制。內(nèi)外存儲器各自使用自己的計數(shù)器產(chǎn)生讀寫地址，其計數(shù)器共用時鐘CP、計數(shù)允許EN和清除端CR便可實現(xiàn)同步數(shù)據(jù)傳輸。其中CP由片內(nèi)提供，其余兩端由外部提供。對于不同用戶而言，速度/功耗的要求不同，本器件雖由內(nèi)部提供時鐘信號，但可通過一個引腳實現(xiàn)可控分頻，使CPU主頻，乘/除器和器件編程監(jiān)控器同時以各自的最高速度或其1/2速度運行，以達到不同的功耗/速度要求。以上述方案，在圖文結(jié)合所述本發(fā)明的這種器件，便可構(gòu)成具有相同內(nèi)部構(gòu)造，由192-272用戶可使用端口的等系例化產(chǎn)品，將96個接口輸出端均設(shè)計成有12mA驅(qū)動能力，30個數(shù)據(jù)輸出口設(shè)計成3-6mA驅(qū)動能力。
本發(fā)明用于諸如高級轎車的智能自動控制和特殊用途機器人以及其它一些對安全系數(shù)和精度需求較高的智能自動控制，在體積和功耗以及同步響應(yīng)度上均要優(yōu)于由常見單片機或PC機構(gòu)成的自動控制系統(tǒng)，而保密性也超越以上兩種控制系統(tǒng)。對產(chǎn)品附加值而言，在自動控制設(shè)備中有樣同機械構(gòu)造和控制器件的產(chǎn)品，其控制核心的智能程度所帶來的性能/價格比差異巨大，因此有不少不法廠商對有很好市場前景的產(chǎn)品通過IC解密進行仿造，以水貨擊市場，嚴重影響開發(fā)制造商的有效經(jīng)濟收益和消費者對產(chǎn)品的信任度。本發(fā)明即是針對以上三大問題而設(shè)計，能有效解決這些問題，通過單向型ETOX對器件進行硬件配置和CPU運行程序和運算程序進行加密，使之達到除最基本的輸入輸出口外，中間連結(jié)點完全實現(xiàn)隱性連接，使可測試點降到最低，即能減少電路引腳的需求量減小電路體積，有能減少為抗干擾增大輸出口功耗帶來的能量損耗，且內(nèi)部連線的抗干擾性遠高于外部連線。接口系統(tǒng)中的計數(shù)器和定時器單元可構(gòu)成數(shù)十路以上的同步采集數(shù)據(jù)系統(tǒng)和脈寬調(diào)制輸出能力，有效減少外部數(shù)據(jù)生成和指令生成器件的需求量，且其中所有可逆計數(shù)器均可構(gòu)成不間斷的精確定位跟蹤，在一定程度上能用增量式光電編碼器式光電編器代替絕對式光電編碼器，有效降低成本和連線數(shù)量，且還可以用于可逆速度測試，加上由內(nèi)部可編程連線PI用于各器件間的可變連線點的編程連接，即不失分立器件的靈活性，又能減少體積和電路引腳使用量，并且對外部信號源的采樣周期可以保密，使之無法知道其間各信號源的數(shù)據(jù)精度要求，并能簡化對外部印制電路板的布線要求，使之不使用或很少使用雙面或多面印制電路板，減小印制電路板的面積和制造工藝。綜上所述的解決方案，不但對減少控制核心的體積和功耗有很大作用，而且對減少外圍器件的要求也有一定作用，特別是保密性方面，在沒有得到原始的設(shè)置數(shù)據(jù)資料的情況下，是不可能通過對器件進行IC解密了解其各種設(shè)置數(shù)據(jù)而進行仿造，杜絕水貨的出現(xiàn)，從根本上保護產(chǎn)品開發(fā)制造商和消費者的有效權(quán)益。
權(quán)利要求
1.由一種只能通過電路引腳進行寫和擦除操作，通過引腳寫入編程數(shù)據(jù)，而不能通過電路引腳讀出存儲數(shù)據(jù)的內(nèi)部單向型ETOX存儲器做為編程數(shù)據(jù)支持載體，通過SRAM型可編程內(nèi)部連線PI將新型中央處理單元CPU，接口計數(shù)定時單元CTU、數(shù)控定時單元D/T和輸出數(shù)據(jù)寄存陣PDR及擴展數(shù)據(jù)存儲器SRAM和可編程器件編程監(jiān)控器PPC等集成在一個或幾個晶片上，封裝在一起構(gòu)成的通用型全方位自動控制專用計算機集成電路，其特征是除ETOX存儲器外，其余可編程部件均為SRAM型，其編程數(shù)據(jù)共同由可編程器件編程監(jiān)控器統(tǒng)一分配編程，對任意部分編程都可隨時做任意性的壓縮或擴充，且這些編程工作是在外部不可測試的全封閉狀態(tài)下進行，可有效防止編程數(shù)據(jù)泄露和減少集成電路引腳的使用量，是既有類似CPLD的可在線更改配置的靈活性，又不失類似EPLD的保密性的可擴展型全方位自控電路。
2.根據(jù)要求1所述的SRAM型可編程器件，在結(jié)構(gòu)上可分為SRAM存儲器和SRAM型可編程連線PI兩類，SRAM存儲器的讀寫操作的地址及數(shù)據(jù)線分立，SRAM型可編程連線的編程地址及數(shù)據(jù)與使用中的輸入輸出分立，其共同特征是編程工作與應(yīng)用可相互獨立，互不干涉，可在使用的同時對已用過資源進行重新編程，特別是可使用戶應(yīng)用體系中時序型只讀SRAM存儲器的有限容量得到數(shù)倍擴允，能夠消除用戶數(shù)據(jù)設(shè)置與編程的沖突現(xiàn)象，并能在線更改器件配置，實現(xiàn)不同控制系統(tǒng)功能。
3.根據(jù)要求1所述的可編程內(nèi)部連線PI，是用于器件內(nèi)外那些需隨配置變化而改變的功能端或數(shù)據(jù)端的編程連結(jié)，將需隨配置變化的端口分片集中在連線陣的輸入輸出端，由用戶根據(jù)須要自行編程連結(jié)，可編程連線在使用上可分為兩類，一類是用于各功能器件間之的相互連結(jié)；另一類是用于器件端口與集成電路引腳輸入輸出端連結(jié)；前一類的作用是為在不影響可變連接功能的條件下，不占用電路引腳，后一類是為了優(yōu)化與外部連結(jié)的靈活性及減少不必要的引腳占用量，可編程內(nèi)部連線在本類器件內(nèi)的特征是即可減少不必要的集成電路引占用量和對印制電路板布線的要求，又可以防止中間連結(jié)點被測試，對內(nèi)部硬件資源的運用分布及信號傳輸加密，并具備可在線改變連線的條件。
4.根據(jù)權(quán)利要求1所述的新型中央處理單元，完全改變了傳統(tǒng)方案，其結(jié)構(gòu)由兩級可編程進位型計數(shù)器構(gòu)成時序周期的大小兩種循環(huán)，采用只讀型SRAM存儲器做為主時序指令譯碼器和時序修正譯碼器構(gòu)成指令生成體系，由可編程的加減器，乘除器和高速刷新型CPLD及可編程存儲器讀操作控制體系構(gòu)成運算處理體系；采用SRAM型只讀存儲器以查找表的方式運行，與兩級可編程級連計數(shù)器結(jié)合使用構(gòu)成指令生成體系的特征是即可在不必進行邏輯運算的小循環(huán)中取消邏輯運算時序，又可在修正時序使指令讀址量倍增，其修正原理是以在必要時序修改該時序的譯碼器的讀地址，改變輸出數(shù)據(jù)實現(xiàn)指令的修正，可有效簡化電路構(gòu)造和開發(fā)程序增強其隨意性，且分立的讀寫操作體系具備隱性擴充譯碼能力的條件。
5.根據(jù)權(quán)利要求4所述的可編程乘除器，在不同指令下可實現(xiàn)乘除運算的變換和運算時輸出數(shù)據(jù)位的變化，其電路結(jié)構(gòu)采用移位寄存器與累加器經(jīng)邏輯變換控制的方案，使其結(jié)構(gòu)簡單，且運算速度快，每次乘除運算不超過16個時序周期，且能通過指令代碼減少不必要的時鐘周期和有效輸入數(shù)位；其特征是將累加器與每個時序下移一位的移位寄存器輸出經(jīng)異或邏輯門后相加，并由相應(yīng)數(shù)據(jù)控制在該周期中器是否更新新運算結(jié)果，通過累加器與移位寄存器的原碼或補碼相加而實現(xiàn)乘除運算變換，且其乘積經(jīng)輸出邏輯門有三種輸出方式以滿足不同的需求。
6.根據(jù)權(quán)利要求4所述的CPLD，其使用結(jié)構(gòu)與常見CPLD相似，只是每個SRAM存儲單元較小，且只能作為只讀存儲器，但在編程結(jié)構(gòu)上采用了寬位編程方案，將其分段后實現(xiàn)多組同步編程，其刷新只需16個可高達10MHz以上的時鐘周期，可快速改變邏輯配置，運用于微處理體系中的邏輯運算，可提高其高于傳統(tǒng)ALU的邏輯運算能力，在寬位邏輯運算中有高于單純存儲器查找表的優(yōu)勢，可減少對存儲器容量的需求，在一般邏輯運算上可完全取代存儲器，且其一組輸出用于存儲器的查表地址參數(shù)，對可進行一定規(guī)律性邏輯運算，將寬位輸入變窄后傳送給存儲器，以減少不必要的存儲器空間占用量，且存儲器查表地址及片選由一個與CPLD編程分立的可編程連線PI構(gòu)成，可靈活改變地址分布，解決資源需求不均等的矛盾，且其編程只需256位數(shù)據(jù)，邏輯運算單元的特征是以高速刷新型CPLD取代ALU中的邏輯運算部分，使其邏輯運算能力遠遠超過目前單片機的邏輯運算能力，在很大程度上可取代以前只能通過存儲器查找表才能實現(xiàn)的邏輯運算，且CPLD全局更新所需編程數(shù)據(jù)不多，相同的運算的存儲器資源占用量一般都只有單純存儲器表運算的一小部分，加上查表地址分布可隨意變化，且部分可來自CPLD的運算結(jié)果，因此可使微處理體系中存儲器資源的需求量減少。
7.根據(jù)權(quán)利要求1所述中的快邏輯運算單元FALU是根據(jù)內(nèi)燃機控制的特點而專門設(shè)計，由一個可編程三級數(shù)控倍頻器和一組計數(shù)值比較器及一組帶脈寬調(diào)制的譯碼電路構(gòu)成，與內(nèi)燃機曲軸聯(lián)動的光/電編碼盤匹配，把電脈沖信號經(jīng)過初級倍頻后用于汽油機點火時間或柴油機燃噴射起點時間的調(diào)節(jié)，三級倍頻后用于油路控制，該單元有極大的自處理能力，應(yīng)用于對時間性要求高的內(nèi)燃機動力特性自控，只需由CPU提供兩組自控的數(shù)據(jù)，其特征是能夠?qū)⑤^寬頻帶的脈沖波經(jīng)三級可編程數(shù)控倍頻器將其頻率提高上百倍后，也能保持進似波形，可將100KHz以內(nèi)的光電輸入信號提高多倍，達到更高的分辨率；滿足內(nèi)燃機特性控制的特點和光電編碼器目前的技術(shù)特性，采用計數(shù)值比較器的高速應(yīng)變能力用于點火起點時間設(shè)置，脈寬調(diào)制譯碼用于油路開度控制，三者結(jié)合使用具有很高的獨立性和速度響應(yīng)性及與系統(tǒng)統(tǒng)CPU的諧調(diào)性。
8.根據(jù)權(quán)利要求1所述的內(nèi)部單向型ETOX存儲器，在讀操作體系上分為至少四片以上有獨立地址及數(shù)據(jù)線的等容塊，其中有一片只有一組地址及數(shù)據(jù)線，為器件編程配置專用，其余均可通過有互鎖關(guān)系的兩組讀地址線通過2選1邏輯電路后可任選其中一組，其輸出數(shù)據(jù)可通過兩組256位三態(tài)門后向期中一組輸出數(shù)據(jù)，其輸出端口選通與讀地址聯(lián)動控制，這些存儲器的輸出組成兩組總線結(jié)構(gòu)，其中一組為器件編程數(shù)據(jù)，另一組通過16個16位三態(tài)門后形成16位的寬度，作為內(nèi)部用戶數(shù)據(jù)存儲器的輸出數(shù)據(jù)，其讀地址數(shù)據(jù)分別來自器件編程監(jiān)控器的ETOX讀地址計數(shù)器和CPU的查找表尋址地址連線PI的輸出；在寫和擦作操作上，ETOX存儲器的可為非對稱的保護塊結(jié)構(gòu)，但對于配置數(shù)據(jù)專用存儲塊的要求是為整體保護結(jié)構(gòu)，不允許分區(qū)間進行寫和擦除操作，其于分塊則無此要求，內(nèi)部單向型ETOX存儲器的特征是，只能通過集成電路引腳輸入編程數(shù)據(jù)，在讀操作上分配成四片以上有獨立地址及數(shù)據(jù)線的等容塊，其中一塊為器件編程配置專用；其余塊的地址線有兩組，通過2選1電路選其一，其輸出數(shù)據(jù)通過兩組三態(tài)門后形成兩組輸出，可兼作為器件編程配置用或用戶數(shù)據(jù)存儲器，使之靈活的進行存儲器資源分配，能在互不干涉的情況下同步進行器件編程和CPU尋址查表，可適用于不同的應(yīng)用場合，優(yōu)化整個控制體系的結(jié)構(gòu)，其中的配置數(shù)據(jù)專用塊的數(shù)據(jù)不能被外部讀出，其余的數(shù)據(jù)雖能通過CPU后向片外輸出存儲數(shù)據(jù)，但前提是在ETOX監(jiān)控器允許的情況下，ETOX監(jiān)控器的數(shù)據(jù)可完全由配置數(shù)據(jù)專用塊提供，以這種結(jié)構(gòu)方案不但可以靈活分配內(nèi)部存儲器資源，盡可能減少對外部存儲器的需求量，更重要的是可以防止存儲數(shù)據(jù)的有外泄，增強其控制核心的保密性能，更有效保護系統(tǒng)開發(fā)制造商的開發(fā)權(quán)益。
9.根據(jù)權(quán)利要求1所述的SRAM擴展數(shù)據(jù)綬沖存儲器單元是由分立讀/寫地址及數(shù)據(jù)線的SRAM存儲器構(gòu)成，其中兩個為輸入數(shù)據(jù)綬沖存儲器，兩個輸入為輸出數(shù)據(jù)綬沖存儲器；兩個輸入綬沖存儲器中，一個為16位并行輸入，另一個為串行輸入；16位并行輸入存儲器的寫地址數(shù)據(jù)可通過電路引腳輸出，該存儲器主要用于外部數(shù)據(jù)生成體系的數(shù)據(jù)暫存，如A/D輸換輸出，其地址數(shù)據(jù)可用于多路數(shù)據(jù)輸入模式時的選通地址；串行輸入存儲器主要用于接收上級機或遙控器的指令參數(shù)；兩個輸出綬沖存儲器中的一個為16位并行輸出，另一個為1位串行輸出；并行輸出的讀地址數(shù)據(jù)也可以通過引腳輸出，該存儲器主要用于存放執(zhí)行指令參數(shù)，如D/A轉(zhuǎn)換的數(shù)據(jù)；串行輸出主要用于將部分需處理數(shù)據(jù)發(fā)送給上級機或遙控器；4個SRAM與CPU的數(shù)據(jù)交換由CPU的指令系統(tǒng)分步交換，而與外部的數(shù)據(jù)交換則可同步進行，互不干涉，該單元的特征是可構(gòu)成與CPU間接聯(lián)系的數(shù)據(jù)交換體系，四個部分與外設(shè)器件可實現(xiàn)同步數(shù)據(jù)交換，且不干擾CPU的正常運行，可減少不必要的中斷。
10.根據(jù)權(quán)利要求1所述的器件編程監(jiān)控器，其結(jié)構(gòu)是由于4個分立讀寫地址及數(shù)據(jù)線的SRAM存儲器和一些計數(shù)器和定時器、譯碼器及基本邏輯電路有機結(jié)合而成，其特征是在器件上電后通過內(nèi)部RC電路的充電延遲特性啟動原始化設(shè)置程序，將器件配置專用ETOX存儲器的最低地址位的數(shù)據(jù)下載到SRAM型主編程控制數(shù)據(jù)存儲器，并在上述程序開始兩個時鐘周期后自動將上述SRAM存儲器的最低地址位的數(shù)據(jù)下載到器件執(zhí)行模式設(shè)置數(shù)據(jù)存儲器，在上述程序結(jié)束后開始使用可編程的器件編程控制程序，對器件進行可任意調(diào)節(jié)的編程設(shè)置，體系內(nèi)的另兩個SRAM存儲器及相應(yīng)器件構(gòu)成緩沖單元，在上級編程控制器的支持下可將ETOX存儲器的數(shù)據(jù)進行緩沖存儲后進行短字節(jié)的編程，可與上級編程控制器同步運行，達到進一步提高編程速度和靈活性的目的，通過執(zhí)行模式設(shè)置端可對主編程控制數(shù)據(jù)存儲器進行原始化設(shè)置，更改器件配置及CPU的執(zhí)行模式，器件執(zhí)行模式設(shè)置數(shù)據(jù)存儲器的讀地址數(shù)據(jù)與執(zhí)行模式設(shè)置端由集成電路引腳提供，能靈活的進行運作模式變換。
全文摘要
本發(fā)明是由內(nèi)部ETOX存儲器支持，通過SRAM型可編程內(nèi)部連線將新型中央處理單元和可實現(xiàn)多路同步數(shù)據(jù)采集及終級指令生成的接口計數(shù)定時單元及內(nèi)燃機自控的快邏輯單元有機結(jié)合構(gòu)成系統(tǒng)主體，配以擴展數(shù)據(jù)綬沖存儲器和數(shù)控定時器及器件編程自監(jiān)控器等輔助電路，集成在一個或幾個硅晶片上封裝成集獨立性與擴展性于一身的通用型自控核心電路，能提高自控系統(tǒng)的整體諧調(diào)，響應(yīng)性和保密性及在線升級能力，有效降低其體積和功耗。
文檔編號H01L27/10GK1317799SQ0011283
公開日2001年10月17日 申請日期2000年4月10日 優(yōu)先權(quán)日2000年4月10日
發(fā)明者黃松柏 申請人:黃松柏