非易失性半導(dǎo)體存儲(chǔ)裝置的制造方法
【專利摘要】非易失性半導(dǎo)體存儲(chǔ)裝置即使是根據(jù)動(dòng)作而不同的判定電流也不會(huì)使電路規(guī)模增加，不會(huì)損害讀出動(dòng)作的高速性、判定精度。該非易失性半導(dǎo)體存儲(chǔ)裝置的特征在于，在數(shù)據(jù)節(jié)點(diǎn)以及基準(zhǔn)節(jié)點(diǎn)分別連接第一晶體管以及第二晶體管，在數(shù)據(jù)狀態(tài)判定動(dòng)作時(shí)，對(duì)數(shù)據(jù)節(jié)點(diǎn)以及基準(zhǔn)節(jié)點(diǎn)施加電壓的情況下，第一以及第二晶體管在第一動(dòng)作模式下作為預(yù)充電晶體管而動(dòng)作，在第二動(dòng)作模式下作為反射鏡晶體管而動(dòng)作，切換第一、第二動(dòng)作模式。
【專利說明】
非易失性半導(dǎo)體存儲(chǔ)裝置
技術(shù)領(lǐng)域
[0001 ]本發(fā)明涉及讀出電路，S卩使是根據(jù)校驗(yàn)動(dòng)作而不同的判定電流，也能進(jìn)行穩(wěn)定的數(shù)據(jù)判定，該校驗(yàn)動(dòng)作是用于探測(cè)在存儲(chǔ)器單元的兩端施加電壓時(shí)流動(dòng)的電流來進(jìn)行數(shù)據(jù)讀出的讀出動(dòng)作。
【背景技術(shù)】
[0002]近年來，伴隨著電子設(shè)備、尤其是移動(dòng)電話(智能手機(jī))、便攜式音樂播放器、數(shù)碼相機(jī)、平板終端等的需求增加，非易失性半導(dǎo)體存儲(chǔ)裝置的需求不斷提高，實(shí)現(xiàn)大容量化、小型化、快速改寫、快速讀出、低消耗動(dòng)作的技術(shù)開發(fā)正在積極開展。
[0003]當(dāng)前主打的非易失性存儲(chǔ)器是閃速存儲(chǔ)器，但改寫時(shí)間為微秒或毫秒級(jí)，這成為阻礙搭載非易失性存儲(chǔ)器的沒置設(shè)備的性能提升的要因。
[0004]近年來，與閃存相比可實(shí)現(xiàn)快速、低消耗改寫的新的非易失性存儲(chǔ)器的開發(fā)正在積極開展。例如有將變阻型元件用作存儲(chǔ)元件的變阻型存儲(chǔ)器(ReRAM:Resistive RandomAccess Memory，變阻型隨機(jī)存取存儲(chǔ)器)等。
[0005]作為判定ReRAM等非易失性半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)的讀出電路，在將判定節(jié)點(diǎn)預(yù)充電到電源電壓后，經(jīng)由存儲(chǔ)器單元進(jìn)行放電，將因流到存儲(chǔ)器單元的電流量而產(chǎn)生的判定節(jié)點(diǎn)的電壓與參考電壓的電壓差放大到邏輯電平，來判定數(shù)據(jù)，這樣的方法由于電壓比較低，高速動(dòng)作，因此采用為非易失性半導(dǎo)體存儲(chǔ)裝置的讀出電路。
[0006]但在ReRAM中，為了確保改寫后的電阻特性保證以及數(shù)據(jù)保持特性，考慮實(shí)施改寫動(dòng)作后的低電阻狀態(tài)的判定、或判定高電阻狀態(tài)的動(dòng)作即校驗(yàn)動(dòng)作。
[0007]在該情況下，由于相對(duì)于讀出動(dòng)作時(shí)的判定電阻而校驗(yàn)動(dòng)作時(shí)的判定電阻不同，因此在讀出動(dòng)作、校驗(yàn)動(dòng)作的全部動(dòng)作中使用所述的讀出電路的情況下，放電時(shí)的判定節(jié)點(diǎn)的電壓過渡根據(jù)動(dòng)作模式不同而不同，將電壓差放大的定時(shí)在各個(gè)模式下需要最佳的定時(shí)，但有難以設(shè)計(jì)這樣的定時(shí)生成電路的課題。
[0008]針對(duì)這樣的課題，提出如下構(gòu)成(專利文獻(xiàn)I):與針對(duì)判定節(jié)點(diǎn)的預(yù)充電電路分開地追加反射鏡電路，根據(jù)讀出動(dòng)作和校驗(yàn)動(dòng)作來切換動(dòng)作電路，由此不依賴于動(dòng)作模式而使放大定時(shí)大致相同。但在這樣的構(gòu)成中，需要新的反射鏡電路，有招致電路面積的增大的課題。
[0009]其他，還提出作為定時(shí)生成電路而使用復(fù)制電路的構(gòu)成(專利文獻(xiàn)2)、和根據(jù)動(dòng)作模式切換判定節(jié)點(diǎn)的電容負(fù)載從而能不依賴于動(dòng)作模式地進(jìn)行恒定的放大定時(shí)下的動(dòng)作的構(gòu)成(專利文獻(xiàn)3)，但需要復(fù)雜的電路，有電路規(guī)模的增大、損害讀出動(dòng)作的高速性的課題。
[0010]現(xiàn)有技術(shù)文獻(xiàn)
[0011]專利文獻(xiàn)
[0012]專利文獻(xiàn)1: JP特開2011-165297號(hào)公報(bào)
[0013]專利文獻(xiàn)2: JP特開2011-103155號(hào)公報(bào)
[0014]專利文獻(xiàn)3: JP特開2011-108311號(hào)公報(bào)

【發(fā)明內(nèi)容】

[0015]本發(fā)明鑒于上述的問題點(diǎn)而提出，涉及具備探測(cè)對(duì)存儲(chǔ)器單元的兩端施加電壓時(shí)而流動(dòng)的電流來判定數(shù)據(jù)的讀出電路的非易失性半導(dǎo)體存儲(chǔ)裝置，提供一種搭載讀出電路的非易失性半導(dǎo)體存儲(chǔ)裝置，該讀出電路即使是在讀出動(dòng)作、校驗(yàn)動(dòng)作中不同的判定電流也不會(huì)使電路規(guī)模增加，無損于讀出動(dòng)作的高速性、判定精度。
[0016]為了解決上述課題，通過本發(fā)明提出以下那樣的解決手段。
[0017]本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置具備:至少具備第一和第二端子的存儲(chǔ)器單元;至少具備第三和第四端子的基準(zhǔn)單元；與所述第一端子以及所述第三端子連接的讀出電路;與所述第一端子連接的第一晶體管;和與所述第三端子連接的第二晶體管，所述第一晶體管的柵極和所述第二晶體管的柵極被公共連接，還具備用于使所述第一晶體管的所述柵極和所述第二晶體管的所述柵極與所述第三端子或所述第四端子之間電短路、切斷的開關(guān)。
[0018]由此，能在讀出動(dòng)作、校驗(yàn)動(dòng)作中使放大定時(shí)大致相同，能以少的電路構(gòu)成兼顧讀出動(dòng)作的高速性、判定精度，進(jìn)而，由于降低了LR校驗(yàn)動(dòng)作的位線施加電壓，因此能提供能減低消耗電流的非易失性半導(dǎo)體存儲(chǔ)裝置。
【附圖說明】
[0019]圖1是本發(fā)明的第I實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。
[0020]圖2是利用本發(fā)明的第I實(shí)施方式所涉及的電阻變化元件的存儲(chǔ)器單元的電路圖。
[0021]圖3是利用本發(fā)明的第I實(shí)施方式所涉及的電阻變化元件的另外存儲(chǔ)器單元的電路圖。
[0022]圖4是本發(fā)明的第I實(shí)施方式所涉及的基準(zhǔn)單元的電路圖。
[0023]圖5是本發(fā)明的第I實(shí)施方式所涉及的另外基準(zhǔn)單元的電路圖。
[0024]圖6是本發(fā)明的第I實(shí)施方式所涉及的開關(guān)電路的電路圖。
[0025]圖7是本發(fā)明的第I實(shí)施方式所涉及的判定電路的電路圖。
[0026]圖8是本發(fā)明的第I實(shí)施方式所涉及的控制電路的電路圖。
[0027]圖9是表示利用本發(fā)明的第I實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。
[0028]圖10是表示利用本發(fā)明的第I實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。
[0029]圖11是表示利用本發(fā)明的第I實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。
[0030]圖12是本發(fā)明的第2實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。
[0031]圖13是本發(fā)明的第2實(shí)施方式所涉及的補(bǔ)償電路的電路圖。
[0032]圖14是本發(fā)明的第2實(shí)施方式所涉及的控制電路的電路圖。
[0033]圖15是表示利用本發(fā)明的第2實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。
[0034]圖16是表示利用本發(fā)明的第2實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。
[0035]圖17是表示利用本發(fā)明的第2實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。
[0036]圖18是本發(fā)明的第3實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。
[0037]圖19是本發(fā)明的第3實(shí)施方式所涉及的開關(guān)電路的電路圖。
[0038]圖20是本發(fā)明的第3實(shí)施方式所涉及的控制電路的電路圖。
[0039]圖21是表示利用本發(fā)明的第3以及第4實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。
[0040]圖22是表示利用本發(fā)明的第3以及第4實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。
[0041]圖23是表示利用本發(fā)明的第3以及第4實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。
[0042]圖24是本發(fā)明的第4實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。
[0043]圖25是本發(fā)明的第4實(shí)施方式所涉及的補(bǔ)償電路的電路圖。
[0044]圖26是本發(fā)明的第5實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。
[0045]圖27是本發(fā)明的第5實(shí)施方式所涉及的鉗位電壓切換電路的電路圖。
[0046]圖28是表示利用本發(fā)明的第5以及第6實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。
[0047]圖29是表示利用本發(fā)明的第5以及第6實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。
[0048]圖30是表示利用本發(fā)明的第5以及第6實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。
[0049]圖31是本發(fā)明的第6實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。
[0050]圖32是本發(fā)明的第7實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。
[0051]圖33是本發(fā)明的第7實(shí)施方式所涉及的鉗位電壓切換電路的電路圖。
[0052]圖34是表示利用本發(fā)明的第7以及第8實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。
[0053]圖35是表示利用本發(fā)明的第7以及第8實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。
[0054]圖36是表示利用本發(fā)明的第7以及第8實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。
[0055]圖37是本發(fā)明的第8實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。
[0056]圖38是本發(fā)明的第8實(shí)施方式所涉及的補(bǔ)償電路的電路圖。
[0057]圖39是本發(fā)明的第8實(shí)施方式所涉及的補(bǔ)償電路的電路圖。
【具體實(shí)施方式】
[0058]以下參考附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說明。
[0059]《第i實(shí)施方式》
[0060]在圖1到圖8示出本發(fā)明的第I實(shí)施方式的構(gòu)成。圖1是本發(fā)明的第I實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。100是非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)I比特的讀出單位，若讀出單位是16比特的數(shù)據(jù)，則將讀出單位并排16個(gè)，控制信號(hào)等與各讀出單位公共連接。101是存儲(chǔ)器單元(電阻變化型非易失性存儲(chǔ)器單元)。在本圖中，為了簡(jiǎn)化而記載了配置I個(gè)存儲(chǔ)器單元101的情況，但在配置多個(gè)存儲(chǔ)器單元的情況下，以后說明的動(dòng)作也相同。
[0061 ] 102是基準(zhǔn)單元。103和104是用于對(duì)判定節(jié)點(diǎn)即數(shù)據(jù)節(jié)點(diǎn)SDAT和基準(zhǔn)節(jié)點(diǎn)SREF施加電源電壓VDD的PMOS晶體管。111是pg與SREF間的開關(guān)電路。107是包含將SDAT與SREF的電壓差放大到邏輯電平并進(jìn)行鎖存的放大器的判定電路。112是對(duì)應(yīng)于VERIF、SENB信號(hào)而輸出100的控制信號(hào)c、d的控制電路。
[0062]圖2是利用本發(fā)明的第I實(shí)施方式所涉及的電阻變化元件的存儲(chǔ)器單元的電路圖。在圖2示出存儲(chǔ)器單元101的構(gòu)成例。是包含I個(gè)NMOS選擇元件201和非易失性電阻變化元件202、非易失性電阻變化元件與位線連接的類型。在此與BL_DAT連接。存儲(chǔ)器單元的另一方與接地電源連接。圖3是利用本發(fā)明的第I實(shí)施方式所涉及的電阻變化元件的另外存儲(chǔ)器單元的電路圖。圖3示出另外存儲(chǔ)器單元101的構(gòu)成例。是包含I個(gè)NMOS選擇元件301和非易失性電阻變化元件302、選擇元件與位線連接的類型。在此與BL_DAT連接。存儲(chǔ)器單元的另一方與接地電源連接。選擇元件也可以均是二極管。
[0063]圖4是本發(fā)明的第I實(shí)施方式所涉及的基準(zhǔn)單元的電路圖。在圖4示出基準(zhǔn)單元102的構(gòu)成例。是包含3個(gè)匪OS選擇元件(401、403、405)和3個(gè)固定電阻元件(402:1^€_1^、404:Ref_LR、406: Ref_HR)、固定電阻元件與位線連接的類型。在此與BL_DAT連接。Ref_RR是在讀出動(dòng)作下選擇的固定電阻元件，Ref_LR是在低電阻狀態(tài)的存儲(chǔ)器單元的校驗(yàn)動(dòng)作下選擇的固定電阻元件，Ref _HR是在高電阻狀態(tài)的存儲(chǔ)器單元的校驗(yàn)動(dòng)作下選擇的固定電阻元件。所述固定電阻元件(Ref_RR、Ref_LR、Ref_HR)例如由多晶硅膜構(gòu)成，通過膜的寬度以及長(zhǎng)度來調(diào)整電阻值。
[0064]各個(gè)電阻值是Ref_LR<Ref_RR<Ref_HR的關(guān)系。圖5是本發(fā)明的第I實(shí)施方式所涉及的另外基準(zhǔn)單元的電路圖。是包含3個(gè)NMOS選擇元件(501、503、505)和3個(gè)固定電阻元件(502:Ref_RR、504:Ref_LR、506:Ref_HR)、選擇元件與位線連接的類型。與101同樣，102的構(gòu)成可以是圖5，另外，選擇元件可以是二極管。
[0065]作為本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的I個(gè)方式，可以在基準(zhǔn)單元中，至少2個(gè)以上的電阻的一端與第三端子或第四端子并聯(lián)連接，電阻的另一端在對(duì)應(yīng)于第一動(dòng)作模式或第二動(dòng)作模式而電阻的一端與第三端子連接時(shí)與第四端子電連接，或者在電阻的一端與第四端子連接時(shí)與第三端子電連接。
[0066]圖6是本發(fā)明的第I實(shí)施方式所涉及的開關(guān)電路的電路圖。在圖6示出開關(guān)電路111的構(gòu)成。對(duì)應(yīng)于控制信號(hào)c來進(jìn)行使pg和SREF短路或切斷的動(dòng)作。
[0067 ]圖7是本發(fā)明的第I實(shí)施方式所涉及的判定電路的電路圖。在圖7示出判定電路1 7的構(gòu)成。SDAT和SREF輸入到交叉耦合地連接的CMOS型的差動(dòng)放大電路，鎖存信號(hào)LAT是邏輯‘高’電平(以下稱作‘H’電平)狀態(tài)。由此將SDAT、SREF的電壓差放大為邏輯電平，通過使LAT延遲的延遲電路801的輸出信號(hào)而取入到鎖存電路802，作為讀出放大器輸出SAOUT而輸出。
[0068]圖8是本發(fā)明的第I實(shí)施方式所涉及的控制電路的電路圖。在圖8示出控制電路112的構(gòu)成。對(duì)應(yīng)于SENB、VERIF信號(hào)而輸出控制信號(hào)c、d?？刂菩盘?hào)c與開關(guān)電路111連接，控制信號(hào)d與PMOS晶體管103、104的柵極連接。作為本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的I個(gè)方式，可以在第一晶體管的柵極連接第一控制端子，在開關(guān)連接控制開關(guān)的短路、切斷的第二控制端子，切換第一以及第二控制端子的控制。
[0069]接下來說明讀出動(dòng)作。圖9是表示利用本發(fā)明的第I實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。將VERIF設(shè)定為邏輯‘低’電平(以下稱作‘L’電平)，將WLRef_L、WLRef_H設(shè)定為非選擇電平(在此為‘L’電平)。
[0070]在時(shí)刻tl使WLRef_I^PWL過渡到選擇電平(在此為‘H’電平)，將SENB設(shè)為‘L’電平。由此，控制信號(hào)a、b過渡到‘H’電平，d過渡到‘L’電平，PMOS晶體管103、104作為預(yù)充電晶體管而動(dòng)作，開始SDAT、SREF的預(yù)充電。這時(shí)，控制信號(hào)c固定在‘L’電平。
[0071]在時(shí)刻12使SENB過渡到‘ H ’電平，控制信號(hào)a、b過渡到‘ L ’電平，d過渡到‘ H ’電平，停止預(yù)充電。這時(shí)，SDAT、SREF成為大致VDD電平。
[0072]在從時(shí)刻t2到時(shí)刻t3的期間，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行SDAT、SREF和 BL_DAT、BL_REF 的放電。
[0073]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更快。
[0074]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更慢。
[0075]時(shí)刻t3設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t3，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0076]在時(shí)刻t4，將WL、WLRef_lH5為非選擇電平，將LAT設(shè)為‘L’電平而停止放大器。
[0077]接下來說明確認(rèn)低電阻化動(dòng)作后的電阻值的讀出動(dòng)作即低電阻化驗(yàn)證動(dòng)作(以下稱作LR校驗(yàn)動(dòng)作)。圖10是表示利用本發(fā)明的第I實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。將VERIF設(shè)定為‘H’電平，另外，將WLRef_R、WLRef_H設(shè)定為非選擇電平。
[0078]在時(shí)刻tl使WLRefJjPWL過渡到選擇電平，將SENB設(shè)為‘L’電平，由此控制信號(hào)a、c過渡到‘Η’電平，控制信號(hào)d成為高阻抗。通過開關(guān)電路111，在從時(shí)刻tl到時(shí)刻t2的期間，PMOS晶體管103、104的柵極pg成為與SREF同電壓。由此PMOS晶體管103、104作為反射鏡晶體管而動(dòng)作，將SDAT、SREF、BL_DAT、BL_REF充電到一定電壓。這時(shí)，控制信號(hào)b固定在‘ L ’電平。[0079 ] 在時(shí)刻t2，SDAT、SREF、BL_DAT、BL_REF成為以動(dòng)作點(diǎn)決定的一定電壓電平。
[0080]在從時(shí)刻t2到時(shí)刻t3的期間，PMOS晶體管103、104作為反射鏡晶體管而動(dòng)作。由此，由于存儲(chǔ)器單元101、基準(zhǔn)單元102流過同程度的電流，因此因存儲(chǔ)器單元與基準(zhǔn)單元的電阻差而產(chǎn)生SDAT、SREF的電壓差。
[0081]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓變得更低。
[0082]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓變得更尚O
[0083]時(shí)刻t3預(yù)先設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t3，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0084]在時(shí)刻t4，將WL、WLRef_U5為非選擇電平，將LAT設(shè)為‘L’電平而停止放大器。
[0085]如此，在LR校驗(yàn)動(dòng)作時(shí)，使PMOS晶體管103、104不是作為預(yù)充電晶體管動(dòng)作而是作為反射鏡晶體管動(dòng)作，由此能將時(shí)刻t3的定時(shí)設(shè)定在與讀出動(dòng)作時(shí)同等的定時(shí)。
[0086]接下來說明確認(rèn)高電阻化動(dòng)作后的高電阻狀態(tài)的讀出動(dòng)作即高電阻化驗(yàn)證動(dòng)作(以下稱作HR校驗(yàn)動(dòng)作)。圖11是表示利用本發(fā)明的第I實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。將VERIF設(shè)定為‘H’電平，另外，將WLRef_R、WLRef_U5定為非選擇電平。
[0087]在時(shí)刻tl，使WLRef_H和WL過渡到選擇電平，將SENB設(shè)為‘L’電平，由此控制信號(hào)a、dl渡到‘Η’電平，控制信號(hào)d成為高阻抗。通過開關(guān)電路111，？103晶體管103、104的柵極?8成為與SREF同電壓。由此，PMOS晶體管103、104作為反射鏡晶體管而動(dòng)作，在從時(shí)刻tl到時(shí)刻t2的期間，將SDAT、SREF、BL_DAT、BL_REF充電到一定電壓。這時(shí)，控制信號(hào)b固定在‘ L’電平。
[0088]在時(shí)刻t2，SDAT、SREF、BL_DAT、BL_REF成為以動(dòng)作點(diǎn)決定的一定電壓電平。
[0089]在從時(shí)刻t2到時(shí)刻t3的期間，PMOS晶體管103、104作為反射鏡晶體管而動(dòng)作。由此，由于存儲(chǔ)器單元101、基準(zhǔn)單元102流過同程度的電流，因此因存儲(chǔ)器單元與基準(zhǔn)單元的電阻差而產(chǎn)生SDAT、SREF的電壓差。
[0090]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓變得更低。
[0091]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓變得更尚O
[0092]時(shí)刻t3預(yù)先設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t3，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0093]在時(shí)刻t4，將WL、WLRef_H設(shè)為非選擇電平，將LAT設(shè)為‘L’電平而停止放大器。
[0094]作為本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的I個(gè)方式，可以在控制電路中，第一晶體管以及第二晶體管是PMOS晶體管，控制電路進(jìn)行控制，以使得在第一動(dòng)作模式下，將第一控制端子設(shè)為使第一以及第二晶體管通電，將第二控制端子設(shè)定為使開關(guān)切斷，第一晶體管以及第二晶體管作為對(duì)第一端子以及第三端子施加第一電壓的預(yù)充電晶體管而動(dòng)作，在第二動(dòng)作模式下，將第一控制端子設(shè)為高阻抗，將第二控制端子設(shè)定為使開關(guān)短路，從而第一晶體管以及第二晶體管作為對(duì)第一端子以及第三端子施加第一電壓的反射鏡晶體管而動(dòng)作。另外也可以，具備:存儲(chǔ)器單元和基準(zhǔn)單元;和根據(jù)因?qū)Υ鎯?chǔ)器單元和基準(zhǔn)單元施加電壓而在存儲(chǔ)器單元和基準(zhǔn)單元中流動(dòng)的電流差所產(chǎn)生的電壓差來判定數(shù)據(jù)狀態(tài)的讀出電路，在存儲(chǔ)器單元連接第一晶體管，在基準(zhǔn)單元連接第二晶體管，在第一動(dòng)作模式下，第一以及第二晶體管作為預(yù)充電晶體管而動(dòng)作，在第二動(dòng)作模式下，作為反射鏡晶體管而動(dòng)作，切換第一、第二動(dòng)作模式。
[0095]如此，在HR校驗(yàn)動(dòng)作時(shí)，將PMOS晶體管103、104不是作為預(yù)充電晶體管動(dòng)作而是作為反射鏡晶體管動(dòng)作，由此能將時(shí)刻t3的定時(shí)設(shè)定為與讀出動(dòng)作時(shí)同等的定時(shí)。
[0096]在本實(shí)施方式中，說明了在LR校驗(yàn)動(dòng)作、HR校驗(yàn)動(dòng)作雙方運(yùn)用本發(fā)明的情況，但也可以僅在某一方運(yùn)用。例如在PMOS晶體管103、104作為預(yù)充電晶體管而動(dòng)作的情況下，僅運(yùn)用在時(shí)刻t2到時(shí)刻t3的時(shí)間較短、定時(shí)生成困難的LR校驗(yàn)動(dòng)作時(shí)。另一方面，HR校驗(yàn)動(dòng)作時(shí)和讀出動(dòng)作同樣地，設(shè)為使PMOS晶體管103、104作為預(yù)充電晶體管而動(dòng)作的方式。由此，由于能更加減低作為反射鏡晶體管而動(dòng)作的情況下所需的穩(wěn)態(tài)的存儲(chǔ)器單元以及基準(zhǔn)電流，因此能減低消耗電流。
[0097]作為本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的I個(gè)方式，存儲(chǔ)器單元也可以是電阻變化型的非易失性存儲(chǔ)器單元，在通常的讀出動(dòng)作以及改寫動(dòng)作時(shí)，進(jìn)行確認(rèn)低電阻化動(dòng)作后的電阻值的讀出動(dòng)作即低電阻化驗(yàn)證動(dòng)作以及確認(rèn)高電阻化動(dòng)作后的高電阻狀態(tài)的讀出動(dòng)作即高電阻化驗(yàn)證動(dòng)作，在第一動(dòng)作模式下進(jìn)行通常的讀出動(dòng)作，在第二動(dòng)作模式下進(jìn)行高電阻化驗(yàn)證動(dòng)作、低電阻化驗(yàn)證動(dòng)作當(dāng)中至少一者的動(dòng)作。
[0098]另外，開關(guān)電路111設(shè)置在柵極pg與SREF間，但也可以設(shè)置在柵極pg與SDAT間。
[0099]另外，也可以將PMOS晶體管103、104改為匪OS晶體管，在該情況下，通過變更控制電路112，也能得到與本實(shí)施方式中的說明相同的效果。
[0100]《第2實(shí)施方式》
[0101]在圖12到圖14示出本發(fā)明的第2實(shí)施方式的構(gòu)成。圖12是本發(fā)明的第2實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。100是非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)I比特的讀出單位，若是16比特的數(shù)據(jù)，則將讀出單位并排16個(gè)，控制信號(hào)等與各讀出單位被公共連接。101是存儲(chǔ)器單元(電阻變化型非易失性存儲(chǔ)器單元)。在本圖中，為了簡(jiǎn)化而記載了配置I個(gè)存儲(chǔ)器單元101的情況，但在配置多個(gè)存儲(chǔ)器單元的情況下，以后說明的動(dòng)作也相同。
[0102]102是基準(zhǔn)單元，103和104是用于對(duì)判定節(jié)點(diǎn)即數(shù)據(jù)節(jié)點(diǎn)SDAT和基準(zhǔn)節(jié)點(diǎn)SREF施加電壓的PMOS晶體管，111是pg與SREF間的開關(guān)電路。105和106是在動(dòng)作時(shí)將位線BL_DAT和基準(zhǔn)位線BL_REF的電壓控制在一定電壓的鉗位晶體管。107是包含將SDAT與SREF的電壓差放大到邏輯電平并進(jìn)行鎖存的放大器的判定電路，114和115是SDAT、SREF的放電晶體管。2012是對(duì)應(yīng)于VERIF、SENB、EQ信號(hào)而輸出所述100的控制信號(hào)c、d的控制電路，108是補(bǔ)償電路。
[0103]存儲(chǔ)器單元101、基準(zhǔn)單元102、開關(guān)電路111、判定電路107的構(gòu)成例與實(shí)施方式I相同。
[0104]圖13是本發(fā)明的第2實(shí)施方式所涉及的補(bǔ)償電路的電路圖。在圖13示出補(bǔ)償電路108的構(gòu)成。對(duì)應(yīng)于補(bǔ)償信號(hào)EQ來進(jìn)行將SDAT和SREF補(bǔ)償為同電壓或切斷的動(dòng)作。
[0105]圖14是本發(fā)明的第2實(shí)施方式所涉及的控制電路的電路圖。在圖14示出控制電路2012的構(gòu)成。對(duì)應(yīng)于SENB、EQ、VERIF信號(hào)而輸出控制信號(hào)c、d。
[0106]接下來說明讀出動(dòng)作。圖15是表示利用本發(fā)明的第2實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。將VERIF設(shè)定為‘L’電平，將CLAMP電壓設(shè)定為一定電壓(VCLAMP)。另外，將WLRef_L、WLRef_H設(shè)定為非選擇電平。EQ設(shè)定為‘H’電平。
[0107]在時(shí)刻tl，使WLRef_I^PWL過渡到選擇電平，將SENB設(shè)為‘L’電平，由此控制信號(hào)a、b過渡到‘ H ’電平。由此PMOS晶體管103、104作為預(yù)充電晶體管而動(dòng)作，開始SDAT、SREF的預(yù)充電。這時(shí)，控制信號(hào)c固定在‘L’電平。
[0108]在時(shí)刻t2，將SENB設(shè)為‘H’電平，將EQ設(shè)為‘L’電平，由此控制信號(hào)a、b過渡到‘L’電平，停止預(yù)充電和補(bǔ)償。這時(shí)，SDAT、SREF成為大致VDD電平，若將鉗位晶體管105、106的閾值電壓設(shè)為Vtn，則BL_DAT、BL_REF成為VCLAMP-Vtn的電平。
[0109]在從時(shí)刻t2到時(shí)刻t3的期間，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行SDAT、SREF和 BL_DAT、BL_REF 的放電。
[0110]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更快。
[0111]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更慢。
[0112]時(shí)刻t3預(yù)先設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t3，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0113]在時(shí)刻t4，將WL、WLRef_lH5為非選擇電平，將EQ設(shè)為‘H’電平，進(jìn)行SREF、SDAT的補(bǔ)償，將LAT設(shè)為‘L’電平而停止放大器。
[0114]接下來說明LR校驗(yàn)動(dòng)作。圖16是表示利用本發(fā)明的第2實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。將VERIF設(shè)定為‘H’電平，將CLAMP電壓設(shè)定為一定電壓(VCLAMP)。另外，將WLRef_R、WLRef_H設(shè)定為非選擇電平。
[0115]在時(shí)刻11，使WLRefU^PWL過渡到選擇電平。由此，通過將SENB設(shè)為‘ L ’電平，控制信號(hào)a、c過渡到‘H’電平，控制信號(hào)d成為高阻抗。通過開關(guān)電路111，在從時(shí)刻tl到時(shí)刻t2的期間，PMOS晶體管103、104的柵極pg成為與SREF同電壓。由此PMOS晶體管103、104作為反射鏡晶體管而動(dòng)作，將SDAT、SREF、BL_DAT、BL_REF充電到一定電壓為止。這時(shí)，控制信號(hào)b被固定在‘L’電平。
[0116]在時(shí)刻t2，將EQ設(shè)為‘L’電平而停止補(bǔ)償。這時(shí)，SDAT、SREF成為以動(dòng)作點(diǎn)決定的一定電壓電平，若將鉗位晶體管105、106的閾值電壓設(shè)為Vtn，則BL_DAT、BL_REF成為VCLAMP-Vtn的電平。
[0117]在從時(shí)刻t2到時(shí)刻t3的期間，PMOS晶體管103、104作為反射鏡晶體管而動(dòng)作。由此，由于存儲(chǔ)器單元101、基準(zhǔn)單元102流過同程度的電流，因此因存儲(chǔ)器單元與基準(zhǔn)單元的電阻差而產(chǎn)生SDAT、SREF的電壓差。
[0118]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓變得更低。
[0119]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓變得更尚O
[0120]時(shí)刻t3預(yù)先設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t3，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0121]在時(shí)亥Ijt4，將WL、WLRef_U5為非選擇電平，將SENB、EQ設(shè)為‘H’電平，進(jìn)行SREF、SDAT的放電和補(bǔ)償，將LAT設(shè)為‘L’電平而停止放大器。
[0122]如此，在LR校驗(yàn)動(dòng)作時(shí)使PMOS晶體管103、104不是作為預(yù)充電晶體管動(dòng)作而是作為反射鏡晶體管動(dòng)作，由此能將時(shí)刻t3的定時(shí)設(shè)定為與讀出動(dòng)作時(shí)同等的定時(shí)。
[0123]接下來說明HR校驗(yàn)動(dòng)作。圖17是表示利用本發(fā)明的第2實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。將VERIF設(shè)定為‘H’電平，將CLAMP電壓設(shè)定為一定電壓(VCLAMP)。另外，將WLRef_R、WLRef_L設(shè)定為非選擇電平。
[0124]在時(shí)刻tl，使WLRef_H和WL過渡到選擇電平，將SENB設(shè)為‘L’電平，由此控制信號(hào)a、dl渡到‘Η’電平，控制信號(hào)d成為高阻抗。通過開關(guān)電路111，？103晶體管103、104的柵極?8成為與SREF同電壓，PMOS晶體管103、104作為反射鏡晶體管而動(dòng)作。PMOS晶體管103、104在從時(shí)刻11到時(shí)刻12的期間將SDAT、SREF、BL_DAT、BL_REF充電到一定電壓。這時(shí)，控制信號(hào)b固定在‘L’電平。
[0125]在時(shí)刻t2，將EQ設(shè)為‘L’電平而停止補(bǔ)償。這時(shí)，SDAT、SREF成為以動(dòng)作點(diǎn)決定的一定電壓電平，若將鉗位晶體管105、106的閾值電壓設(shè)為Vtn，則BL_DAT、BL_REF成為VCLAMP-Vtn的電平。
[0126]在從時(shí)刻t2到時(shí)刻t3的期間，PMOS晶體管103、104作為反射鏡晶體管而動(dòng)作，存儲(chǔ)器單元101、基準(zhǔn)單元102流過同程度的電流。由此，因存儲(chǔ)器單元與基準(zhǔn)單元的電阻差而產(chǎn)生SDAT、SREF的電壓差。
[0127]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，SDAT電壓變得低于SREF電壓。
[0128]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，SDAT電壓變得高于SREF電壓。
[0129]時(shí)刻t3預(yù)先設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t3，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0130]在時(shí)亥Ijt4，將WL、WLRefjH5為非選擇電平，將SENB、EQ設(shè)為‘H’電平，進(jìn)行SREF、SDAT的放電和補(bǔ)償，將LAT設(shè)為‘L’電平而停止放大器。
[0131]如此，在HR校驗(yàn)動(dòng)作時(shí)，將PMOS晶體管103、104不是作為預(yù)充電晶體管動(dòng)作而是作為反射鏡晶體管動(dòng)作，由此能將時(shí)刻t3的定時(shí)設(shè)定為與讀出動(dòng)作時(shí)同等的定時(shí)。
[0132]在本實(shí)施方式中，通過放電晶體管、補(bǔ)償電路而能使第I實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置在從時(shí)刻tl到時(shí)刻t2間高速動(dòng)作。
[0133]在本實(shí)施方式中，說明了在LR校驗(yàn)動(dòng)作、HR校驗(yàn)動(dòng)作雙方運(yùn)用本發(fā)明的情況，但也可以僅在某一方運(yùn)用。例如在作為預(yù)充電晶體管而動(dòng)作的情況下，僅在從時(shí)刻t2到時(shí)刻t3的時(shí)間較短、定時(shí)生成困難的LR校驗(yàn)動(dòng)作時(shí)運(yùn)用。另一方面，HR校驗(yàn)動(dòng)作時(shí)與讀出動(dòng)作同樣，設(shè)為將PMOS晶體管103、104作為預(yù)充電晶體管動(dòng)作的方式。由此，由于能更加減低作為反射鏡晶體管而動(dòng)作的情況下所需的穩(wěn)態(tài)的存儲(chǔ)器單元以及基準(zhǔn)電流，因此能減低消耗電流。
[0134]另外，開關(guān)電路111設(shè)置在柵極pg與SREF間，但也可以設(shè)置在柵極pg與SDAT間。
[0135]另外，也可以將PMOS晶體管103、104設(shè)為匪OS晶體管，在該情況下，通過變更圖14所示的控制電路2012，能得到與本實(shí)施方式的說明的情況相同的效果。
[0136]《第3實(shí)施方式》
[0137]在圖18到圖20示出本發(fā)明的第3實(shí)施方式的構(gòu)成。
[0138]圖18是本發(fā)明的第3實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。1300是非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)I比特的讀出單位，若是16比特的數(shù)據(jù)，則將讀出單位并排16個(gè)，控制信號(hào)等與各讀出單位公共連接。101是存儲(chǔ)器單元(電阻變化型非易失性存儲(chǔ)器單元)。在本圖中，為了簡(jiǎn)化而記載了配置I個(gè)存儲(chǔ)器單元101的情況，但在配置多個(gè)存儲(chǔ)器單元的情況下，以后說明的動(dòng)作也相同。
[0139]102是基準(zhǔn)單元，1303和1304是用于對(duì)判定節(jié)點(diǎn)即位線BL_DAT和基準(zhǔn)位線BL_REF施加電壓的PMOS晶體管，1311是pg與BL_REF間的開關(guān)電路。107是包含將SDAT與SREF的電壓差放大到邏輯電平并進(jìn)行鎖存的放大器的判定電路，1314和1315是SL_DAT、SL_REF的預(yù)充電晶體管。1305和1306是SL_DAT、SL_REF的放電晶體管。1312是對(duì)應(yīng)于VERIF、SAEN信號(hào)來控制所述1300的控制信號(hào)b、c、d的電路。
[0140]存儲(chǔ)器單元101、基準(zhǔn)單元102以及判定電路107是與第I實(shí)施方式中說明的構(gòu)成同樣的構(gòu)成。
[0141]圖19是本發(fā)明的第3實(shí)施方式所涉及的開關(guān)電路的電路圖。在圖19示出開關(guān)電路1311的構(gòu)成。對(duì)應(yīng)于控制信號(hào)c來進(jìn)行使pg和BL_REF短路或切斷的動(dòng)作。
[0142]圖20是本發(fā)明的第3實(shí)施方式所涉及的控制電路的電路圖。在圖20示出控制電路1312的構(gòu)成。對(duì)應(yīng)于SAEN、VERIF信號(hào)來控制控制信號(hào)b、c、d。
[0143]接下來說明讀出動(dòng)作。圖21是表示利用本發(fā)明的第3以及第4實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。將VERIF設(shè)定為‘L’電平，將WLRef_L、WLRef_H設(shè)定為非選擇電平。
[0144]由于在時(shí)刻t0，SAEN為‘ L’電平，控制信號(hào)a、b為‘H’電平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被預(yù)充電到VDD。
[0145]在時(shí)刻11，使WL_Ref_R和WL過渡到選擇電平，將SAEN設(shè)為‘ H’電平，由此控制信號(hào)a、b過渡到‘L’電平，d過渡到‘H’電平，停止預(yù)充電，將DIS_SL設(shè)為‘H’電平。
[0146]在從時(shí)刻tl到時(shí)刻t2的期間，SL_REF、SL_DAT通過放電晶體管1305和1306而放電。同時(shí)，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行BL_DAT、BL_REF的放電。
[0147]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更快。
[0148]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更慢。
[0149]時(shí)刻t2被預(yù)先設(shè)定為BL_DAT與BL_REF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t2，將LAT設(shè)為‘ H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0150]在時(shí)刻t3，將WL、WLRef_lH5為非選擇電平，將SAEN設(shè)為‘L’電平，進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電，將LAT設(shè)為‘L’電平而停止放大器。
[0151]接下來說明LR校驗(yàn)動(dòng)作。圖22是表示利用本發(fā)明的第3以及第4實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。將VERIF設(shè)定為‘H’電平，將WLRef_R、WLRef_H設(shè)定為非選擇電平。
[0152]由于在時(shí)刻t0，SAEN為‘ L’電平，控制信號(hào)a、b為‘H’電平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被預(yù)充電到VDD。
[0153]在時(shí)刻tl，使WLRef_UPWL過渡到選擇電平，將SAEN設(shè)為‘Η’電平。由此，控制信號(hào)b過渡到‘L’電平，控制信號(hào)c過渡到‘H’電平，控制信號(hào)d成為高阻抗。由此PMOS晶體管1303、1304的柵極pg成為與SREF同電壓。停止預(yù)充電，將DIS_SL設(shè)為‘H’電平。這時(shí)，控制信號(hào)b過渡到‘L’電平。
[0154]在從時(shí)刻tl到時(shí)刻t2的期間，SL_REF、SL_DAT通過放電晶體管1305和1306而放電。同時(shí)，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行BL_DAT、BL_REF的放電。
[0155]在此，PMOS晶體管1303、1304的柵極pg和BL_REF為同電壓，PMOS晶體管1303、1304作為反射鏡晶體管而動(dòng)作。由此，存儲(chǔ)器單元101、基準(zhǔn)單元102由于流過同程度的電流，因此因存儲(chǔ)器單元、基準(zhǔn)單元的電阻差而產(chǎn)生BL_DAT、BL_REF的電壓差。
[0156]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，SDAT電壓變得低于SREF電壓。
[0157]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，SDAT電壓變得高于SREF電壓。
[0158]時(shí)刻t2被預(yù)先設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t2，將LAT設(shè)為‘ H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0159]在時(shí)刻t3，將WL、WLRef_L設(shè)為非選擇電平，將SAEN設(shè)為‘ L’電平。由此進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電，將LAT設(shè)為‘L’電平而停止放大器。
[0160]如此，在LR校驗(yàn)動(dòng)作時(shí)，將PMOS晶體管1303、1304不是作為預(yù)充電晶體管動(dòng)作而是作為反射鏡晶體管動(dòng)作，由此能將時(shí)刻t2設(shè)定在與讀出動(dòng)作時(shí)同等的定時(shí)。
[0161]接下來說明HR校驗(yàn)動(dòng)作。圖23是表示利用本發(fā)明的第3以及第4實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。將VERIF設(shè)定為‘H’電平，將WLRef_R、WLRef_L設(shè)定為非選擇電平。
[0162]在時(shí)亥ljtO，SAEN為‘L’電平，控制信號(hào)a、b為‘H’電平。由此，BL_DAT、BL_REF、SL_DAT、SL_REF被預(yù)充電到VDD。
[0163]在時(shí)刻11，使WLRef_H和WL過渡到選擇電平，將SAEN設(shè)為‘ H’電平，由此控制信號(hào)b過渡到‘L’電平，控制信號(hào)c過渡到‘H’電平，控制信號(hào)d成為高阻抗。由此PMOS晶體管1303、1304的柵極pg成為與SREF同電壓。同時(shí)將DIS_SL設(shè)為‘H’電平。這時(shí)，控制信號(hào)b過渡到‘L’電平。
[0164]在從時(shí)刻tl到時(shí)刻t2的期間，SL_REF、SL_DAT通過放電晶體管1305和1306而放電。同時(shí)，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行BL_DAT、BL_REF的放電。
[0165]在此，PMOS晶體管1303、1304的柵極pg和BL_REF為同電壓，1303、1304作為反射鏡晶體管而動(dòng)作。由此，由于存儲(chǔ)器單元101、基準(zhǔn)單元102流過同程度的電流，因此因存儲(chǔ)器單元、基準(zhǔn)單元的電阻差而產(chǎn)生BL_DAT、BL_REF的電壓差。
[0166]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，SDAT電壓變得低于SREF電壓。
[0167]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，SDAT電壓變得高于SREF電壓。
[0168]時(shí)刻t2被預(yù)先設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t2，將LAT設(shè)為‘ H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0169]在時(shí)刻t3，將WL、WLRef_H設(shè)為非選擇電平，將SAEN設(shè)為‘L’電平，進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電和補(bǔ)償，將LAT設(shè)為‘L’電平而停止放大器。
[0170]如此，在HR校驗(yàn)時(shí)，將PMOS晶體管1303、1304不是作為預(yù)充電晶體管動(dòng)作而是作為反射鏡晶體管動(dòng)作，由此能將時(shí)刻t2設(shè)定為與讀出動(dòng)作時(shí)同等的定時(shí)。
[0171]在本實(shí)施方式中，說明了在LR校驗(yàn)動(dòng)作、HR校驗(yàn)動(dòng)作雙方運(yùn)用本發(fā)明的情況，但也可以僅在某一方運(yùn)用。例如在作為預(yù)充電晶體管而動(dòng)作的情況下，僅在從時(shí)刻tl到時(shí)刻t2的時(shí)間較短、定時(shí)生成困難的LR校驗(yàn)動(dòng)作時(shí)運(yùn)用。另一方面，HR校驗(yàn)動(dòng)作時(shí)與讀出動(dòng)作同樣地設(shè)為將1303、1304作為預(yù)充電晶體管動(dòng)作的方式。由此，由于能更加減低作為反射鏡晶體管而動(dòng)作的情況下的穩(wěn)態(tài)的存儲(chǔ)器單元、基準(zhǔn)電流，因此能減低消耗電流。
[0172]另外，開關(guān)電路1311設(shè)置在柵極pg與BL_REF間，但也可以設(shè)置在柵極pg與BL_DAT間。
[0173]另外，也可以將PMOS晶體管1303、1304設(shè)為匪OS晶體管，在該情況下，通過變更控制電路1312，也能得到與本實(shí)施方式中的說明相同的效果。
[0174]《第4實(shí)施方式》
[0175]在圖24到圖25示出本發(fā)明的第4實(shí)施方式的構(gòu)成。圖24是本發(fā)明的第4實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。1300是非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)I比特的讀出單位，若是16比特的數(shù)據(jù)，則將讀出單位并排16個(gè)，控制信號(hào)等與各讀出單位公共連接。101是存儲(chǔ)器單元(電阻變化型非易失性存儲(chǔ)器單元)。在本圖中，為了簡(jiǎn)化而記載了配置I個(gè)存儲(chǔ)器單元101的情況，但在配置多個(gè)存儲(chǔ)器單元的情況下，以后說明的動(dòng)作也相同。
[0176]102是基準(zhǔn)單元，1303和1304是用于對(duì)判定節(jié)點(diǎn)即位線BL_DAT和基準(zhǔn)位線BL_REF施加電壓的PMOS晶體管。1311是pg與BL_REF間的開關(guān)電路。1305和1306是將源極線SL_DAT和基準(zhǔn)源極線SL_REF放電的匪OS晶體管。107是包含將SDAT與SREF的電壓差放大到邏輯電平并進(jìn)行鎖存的放大器的判定電路。1314和1315是SL_DAT、SL_REF的預(yù)充電晶體管，1312是對(duì)應(yīng)于VERIF、SAEN信號(hào)來控制所述1300的控制信號(hào)b、c、d的電路。
[0177]存儲(chǔ)器單元101、基準(zhǔn)單元102以及判定電路107是與第I實(shí)施方式中說明的構(gòu)成同樣的構(gòu)成。
[0178]圖25是本發(fā)明的第4實(shí)施方式所涉及的補(bǔ)償電路的電路圖。在圖25示出補(bǔ)償電路1308的構(gòu)成。對(duì)應(yīng)于補(bǔ)償信號(hào)EQ來進(jìn)行將BL_DAT和BL_REF補(bǔ)償為同電壓或切斷的動(dòng)作。
[0179]接下來說明讀出動(dòng)作。圖21是表示利用本發(fā)明的第3以及第4實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。將VERIF設(shè)定為‘L’電平，將WLRef_L、WLRef_H設(shè)定為非選擇電平。
[0180]在時(shí)亥ljtO，SAEN為‘L’電平，控制信號(hào)a、b為‘H，電平。由此，BL_DAT、BL_REF、SL_DAT、SL_REF被預(yù)充電到VDD。
[0181]在時(shí)刻11，使WL_Ref_R和WL過渡到選擇電平，將SAEN設(shè)為‘ H’電平，由此控制信號(hào)a、b過渡到‘L’電平。同時(shí)將EQ設(shè)為‘L’電平，停止預(yù)充電和補(bǔ)償，將DIS_SL設(shè)為‘H’電平。
[0182]在從時(shí)刻tl到時(shí)刻t2的期間，SL_REF、SL_DAT通過放電晶體管1305和1306而放電。同時(shí)，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行BL_DAT、BL_REF的放電。
[0183]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更快。
[0184]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更慢。
[0185]時(shí)刻t2被預(yù)先設(shè)定為BL_DAT與BL_REF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t2，將LAT設(shè)為‘ H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0186]在時(shí)刻t3，將WL、WLRef_lH5為非選擇電平，將SAEN設(shè)為‘ L’電平，將EQ設(shè)為‘H’電平。由此進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電和補(bǔ)償，將LAT設(shè)為‘ L ’電平而停止放大器。
[0187]接下來說明LR校驗(yàn)動(dòng)作。圖22是表示利用本發(fā)明的第3以及第4實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。將VERIF設(shè)定為‘H’電平，將WLRef_R、WLRef_H設(shè)定為非選擇電平。
[0188]由于在時(shí)刻t0，SAEN為‘ L’電平，控制信號(hào)a、b為‘H’電平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被預(yù)充電到VDD。
[0189]在時(shí)刻11，使WLRef立和乳過渡到選擇電平，將SAEN設(shè)為‘ H’電平，由此控制信號(hào)b過渡到‘L’電平，控制信號(hào)c過渡到‘H’電平。由此PMOS晶體管1303、1304的柵極pg成為與SREF同電壓。同時(shí)將EQ設(shè)為‘ L ’電平，停止預(yù)充電和補(bǔ)償，將DIS_SL設(shè)為‘ H’電平。這時(shí)，控制信號(hào)b過渡到‘L’電平。
[0190]在從時(shí)刻tl到時(shí)刻t2的期間，SL_REF、SL_DAT通過放電晶體管1305和1306而放電。同時(shí)，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行BL_DAT、BL_REF的放電。
[0191]在此，PMOS晶體管1303、1304的柵極pg和BL_REF為同電壓，PMOS晶體管1303、1304作為反射鏡晶體管而動(dòng)作。由此，由于存儲(chǔ)器單元101、基準(zhǔn)單元102流過同程度的電流，因此因存儲(chǔ)器單元、基準(zhǔn)單元的電阻差而產(chǎn)生BL_DAT、BL_REF的電壓差。
[0192]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓變得更低。
[0193]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓變得更尚O
[0194]時(shí)刻t2被預(yù)先設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t2，將LAT設(shè)為‘ H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0195]在時(shí)刻t3，將WL、WLRef為非選擇電平，將SAEN設(shè)為‘ L’電平，將EQ設(shè)為‘H’電平。由此進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電和補(bǔ)償，將LAT設(shè)為‘ L ’電平而停止放大器。
[0196]如此，在LR校驗(yàn)動(dòng)作時(shí)，將PMOS晶體管1303、1304不是作為預(yù)充電晶體管動(dòng)作而是作為反射鏡晶體管動(dòng)作，由此能將時(shí)刻t2設(shè)定在與讀出動(dòng)作時(shí)同等的定時(shí)。
[0197]接下來說明HR校驗(yàn)動(dòng)作。圖23是表示利用本發(fā)明的第3以及第4實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。將VERIF設(shè)定為‘H’電平，將WLRef_R、WLRef_L設(shè)定為非選擇電平。
[0198]由于在時(shí)刻t0，SAEN為‘ L’電平，控制信號(hào)a、b為‘H’電平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被預(yù)充電到VDD。
[0199]在時(shí)刻11，使WLRef_H和WL過渡到選擇電平，將SAEN設(shè)為‘H’電平。由此，控制信號(hào)b過渡到‘L’電平，控制信號(hào)c過渡到‘H’電平，PMOS晶體管1303、1304的柵極pg成為與SREF同電壓。同時(shí)將EQ設(shè)為‘ L ’電平，停止預(yù)充電和補(bǔ)償，將DI S_SL設(shè)為‘ H ’電平。這時(shí)，控制信號(hào)b過渡到‘L’電平。
[0200]在從時(shí)刻tl到時(shí)刻t2的期間，SL_REF、SL_DAT通過放電晶體管1305和1306被放電。同時(shí)，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行BL_DAT、BL_REF的放電。
[0201]在此，PMOS晶體管1303、1304的柵極pg和BL_REF為同電壓，PMOS晶體管11303、1304作為反射鏡晶體管而動(dòng)作。由此，存儲(chǔ)器單元101、基準(zhǔn)單元102由于流過同程度的電流，因此因存儲(chǔ)器單元、基準(zhǔn)單元的電阻差而產(chǎn)生BL_DAT、BL_REF的電壓差。
[0202]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓變得更低。
[0203]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓變得更尚O
[0204]時(shí)刻t2被預(yù)先設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t2，將LAT設(shè)為‘ H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0205]在時(shí)亥Ijt3，將WL、WLRef_H設(shè)為非選擇電平，將SAEN設(shè)為‘L’電平，將EQ設(shè)為‘H’電平。由此進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電和補(bǔ)償，將LAT設(shè)為‘ L ’電平而停止放大器。
[0206]如此，在HR校驗(yàn)時(shí)，將PMOS晶體管1303、1304不是作為預(yù)充電晶體管動(dòng)作而是作為反射鏡晶體管動(dòng)作，由此能將時(shí)刻t2設(shè)定為與讀出動(dòng)作時(shí)同等的定時(shí)。
[0207]在本實(shí)施方式中，通過放電晶體管、補(bǔ)償電路而能使第3實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置更高速動(dòng)作。
[0208]在本實(shí)施方式中，說明了在LR校驗(yàn)動(dòng)作、HR校驗(yàn)動(dòng)作雙方運(yùn)用本發(fā)明的情況，但也可以僅在某一方運(yùn)用。例如在作為預(yù)充電晶體管而動(dòng)作的情況下，僅在從時(shí)刻tl到時(shí)刻t2的時(shí)間較短、定時(shí)生成困難的LR校驗(yàn)動(dòng)作時(shí)運(yùn)用。另一方面，HR校驗(yàn)動(dòng)作時(shí)與讀出動(dòng)作同樣地設(shè)為將1303、1304作為預(yù)充電晶體管動(dòng)作的方式。由此，由于能更加減低作為反射鏡晶體管而動(dòng)作的情況下的穩(wěn)態(tài)的存儲(chǔ)器單元、基準(zhǔn)電流，因此能減低消耗電流。
[0209]另外，開關(guān)電路1311設(shè)置在柵極pg與BL_REF間，但也可以設(shè)置在柵極pg與BL_DAT間。
[0210]另外，也可以將PMOS晶體管1303、1304改為匪OS晶體管，在該情況下，通過變更控制電路1312，也能得到與本實(shí)施方式中的說明相同的效果。
[0211]《第5實(shí)施方式》
[0212]在圖26和圖27中示出本發(fā)明的第5實(shí)施方式的構(gòu)成。圖26是本發(fā)明的第5實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。101是存儲(chǔ)器單元(電阻變化型非易失性存儲(chǔ)器單元)。在本圖中，為了簡(jiǎn)化而記載了配置I個(gè)存儲(chǔ)器單元101的情況，但在配置多個(gè)存儲(chǔ)器單元的情況下，以后說明的動(dòng)作也相同。
[0213]102是基準(zhǔn)單元，2003和2004是進(jìn)行判定節(jié)點(diǎn)即數(shù)據(jù)節(jié)點(diǎn)SDAT和基準(zhǔn)節(jié)點(diǎn)SREF的預(yù)充電的PMOS晶體管。105和106是將位線BL_DAT和基準(zhǔn)位線BL_REF的電壓控制在一定電壓的鉗位晶體管。107是包含將SDAT與SREF的電壓差放大到邏輯電平并進(jìn)行鎖存的放大器的判定電路，2011是對(duì)應(yīng)于READ、VERIF_LR、VERIF_HR的信號(hào)來選擇輸出CLAMP電壓的電路。
[0214]存儲(chǔ)器單元101、基準(zhǔn)單元102以及判定電路107、補(bǔ)償電路108是與第I實(shí)施方式中說明的構(gòu)成同樣的構(gòu)成。
[0215]圖27是本發(fā)明的第5實(shí)施方式所涉及的鉗位電壓切換電路的電路圖。在圖27示出鉗位電壓切換電路2011的構(gòu)成。是對(duì)應(yīng)于READ、VERIF_LR、VERIF_HR的信號(hào)而分別選擇性輸出鉗位電壓VCLAMP_VH、VCLAMP_VR、VCLAMP_VL的電路。各個(gè)電壓關(guān)系是VCLAMP_VH >VCLAMP_VR>VCLAMP_VL。
[0216]作為本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的I個(gè)方式，也可以輸入到第一電路的信號(hào)與至少2個(gè)以上串聯(lián)連接的電阻的任意者的電阻的端子連接。
[0217]接下來說明讀出動(dòng)作。圖28是表示利用本發(fā)明的第5以及第6實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。將READ設(shè)定為‘H’電平，將VERIF_LR設(shè)定為‘L’電平，將VERIF_HR設(shè)定為‘ L’電平，將CLAMP電壓設(shè)定為一定電壓(VCLAMP_VR)。另外，將WLRef_L、WLRef_H設(shè)定為非選擇電平。
[0218]在時(shí)刻11，使WLRef_I^PWL過渡到選擇電平，將PREB設(shè)為‘ L ’電平，由此開始SDAT、SREF、BL_DAT、BL_RED 的預(yù)充電。
[0219]在時(shí)刻t2，將PREB設(shè)為‘H’電平，停止預(yù)充電。這時(shí)，SDAT、SREF成為大致VDD電平，若將鉗位晶體管105、106的閾值電壓設(shè)為Vtn，則BL_DAT、BL_REF成為VCLAMP_VR-Vtn的電平。
[0220]在從時(shí)刻t2到時(shí)刻t3的期間，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行SDAT、SREF和 BL_DAT、BL_REF 的放電。
[0221]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更快。
[0222]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更慢。
[0223]時(shí)刻t3預(yù)先設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t3，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0224]在時(shí)刻t4，將WL、WLRef_lH5為非選擇電平，將LAT設(shè)為‘L’電平而停止放大器。
[0225]接下來說明LR校驗(yàn)動(dòng)作。圖29是表示利用本發(fā)明的第5以及第6實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。將READ設(shè)定為‘ L’電平，將VERIF_LR設(shè)定為‘H’電平，將VERIF_HR設(shè)定為‘L’電平，將CLAMP電壓設(shè)定為一定電壓(VCLAMP_VL)。另夕卜，將WLRef_R、WLRef_H設(shè)定為非選擇電平。
[0226]在時(shí)刻tl，使WLRefJ^PWL過渡到選擇電平，將PREB設(shè)為‘L’電平，由此開始SDAT、SREF、BL_DAT、BL_REF 的預(yù)充電。
[0227]在時(shí)刻t2，將PREB設(shè)為‘H’電平，停止預(yù)充電。這時(shí)，SDAT、SREF成為大致VDD電平，若將鉗位晶體管105、106的閾值電壓設(shè)為Vtn，則BL_DAT、BL_REF成為VCLAMP_VL-Vtn的電平。
[0228]在從時(shí)刻t2到時(shí)刻t3的期間，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行SDAT、SREF和 BL_DAT、BL_REF 的放電。
[0229]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更快。
[0230]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更慢。
[0231 ] 這時(shí)，調(diào)整VCLAMP_VL的電壓，以使SREF的降低速度變得與讀出動(dòng)作時(shí)的SREF的降低速度大致相等。為此能使時(shí)刻t3的定時(shí)與讀出動(dòng)作相同。
[0232]在時(shí)刻t3，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0233]在時(shí)刻t4，將WL、WL_Ref_U5為非選擇電平，將LAT設(shè)為‘L’電平而停止放大器。
[0234]接下來說明HR校驗(yàn)動(dòng)作。圖30是表示利用本發(fā)明的第5以及第6實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。將READ設(shè)定為‘ L’電平，將VERIF_LR設(shè)定為‘L’電平，將VERIF_HR設(shè)定為‘H’電平，將CLAMP電壓設(shè)定為一定電壓(VCLAMPJH)t3S夕卜，將WLRef_R、WLRef_L設(shè)定為非選擇電平。
[0235]在時(shí)刻tl，使WLRef_H和WL過渡到選擇電平，將PREB設(shè)為‘L’電平，由此開始SDAT、SREF、BL_DAT、BL_REF 的預(yù)充電。
[0236]在時(shí)刻t2，將PREB設(shè)為‘H’電平，停止預(yù)充電。這時(shí)，SDAT、SREF成為大致VDD電平，若將鉗位晶體管105、106的閾值電壓設(shè)為Vtn，則BL_DAT、BL_REF成為VCLAMP_VH_Vtn的電平。
[0237]在從時(shí)刻t2到時(shí)刻t3的期間，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行SDAT、SREF和 BL_DAT、BL_REF 的放電。
[0238]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更快。
[0239]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更慢。
[0240]這時(shí)，調(diào)整VCLAMP_VH的電壓，以使SREF的降低速度變得與讀出動(dòng)作時(shí)的SREF的降低速度大致相等。為此能使時(shí)刻t3的定時(shí)與讀出動(dòng)作相同。
[0241 ]在時(shí)刻t3，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0242]在時(shí)刻t4，將WL、WLRef_H設(shè)為非選擇電平，將LAT設(shè)為‘L’電平而停止放大器。
[0243]在本實(shí)施方式中，說明了在LR校驗(yàn)動(dòng)作、HR校驗(yàn)動(dòng)作雙方運(yùn)用本發(fā)明的情況，但也可以僅在任意一方運(yùn)用，例如在現(xiàn)有構(gòu)成中，僅在從時(shí)刻t2到時(shí)刻t3時(shí)間較短、定時(shí)生成困難的LR校驗(yàn)動(dòng)作時(shí)運(yùn)用。通過不在需要將BL_DAT、BL_REF設(shè)定為高電壓、消耗電流增加的HR校驗(yàn)動(dòng)作中運(yùn)用，從而有能減低校驗(yàn)動(dòng)作的消耗電流的效果。
[0244]作為本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的I個(gè)方式，具備:至少具備第一端子和第二端子的存儲(chǔ)器單元;至少具備第三端子和第四端子的基準(zhǔn)單元;和與數(shù)據(jù)節(jié)點(diǎn)以及基準(zhǔn)節(jié)點(diǎn)連接的讀出電路，具備第一電路，其連接數(shù)據(jù)節(jié)點(diǎn)和第一晶體管，連接基準(zhǔn)節(jié)點(diǎn)和第二晶體管，通過輸入的信號(hào)來控制第一端子與第二端子之間的電壓以及第三端子與第四端子之間的電壓。另外可以，第二端子和第四端子與第二電源連接，第一電路是源極與第一端子連接、漏極與數(shù)據(jù)節(jié)點(diǎn)連接的匪OS晶體管;源極與第三端子連接、漏極與基準(zhǔn)節(jié)點(diǎn)連接的NMOS晶體管;源極與第二電源連接、漏極與數(shù)據(jù)節(jié)點(diǎn)連接的PMOS晶體管;和源極與第二電源連接、漏極與基準(zhǔn)節(jié)點(diǎn)連接的PMOS晶體管。另外，所述第一電路所控制的電壓也可以在通常的讀出動(dòng)作和非易失性存儲(chǔ)器單元的改寫動(dòng)作時(shí)的完成判定動(dòng)作即驗(yàn)證動(dòng)作中不同。另外也可以，存儲(chǔ)器單元是電阻變化型的非易失性存儲(chǔ)器單元，作為校驗(yàn)動(dòng)作，進(jìn)行確認(rèn)低電阻化動(dòng)作后的電阻值的讀出動(dòng)作即低電阻化驗(yàn)證動(dòng)作以及確認(rèn)高電阻化動(dòng)作后的高電阻狀態(tài)的讀出動(dòng)作即高電阻化驗(yàn)證動(dòng)作，在低電阻化驗(yàn)證動(dòng)作、高電阻化驗(yàn)證動(dòng)作中第一電路所控制的電壓不同。
[0245]《第6實(shí)施方式》
[0246]在圖31示出本發(fā)明的第6實(shí)施方式的構(gòu)成。圖31是本發(fā)明的第6實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。2300是非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)I比特的讀出單位，若是16比特的數(shù)據(jù)，則將讀出單位并排16個(gè)，控制信號(hào)等與各讀出單位公共連接。101是存儲(chǔ)器單元(電阻變化型非易失性存儲(chǔ)器單元)。在本圖中，為了簡(jiǎn)化而記載了配置I個(gè)存儲(chǔ)器單元101的情況，但在配置多個(gè)存儲(chǔ)器單元的情況下，以后說明的動(dòng)作也相同。
[0247]102是基準(zhǔn)單元，2003和2004是進(jìn)行判定節(jié)點(diǎn)即數(shù)據(jù)節(jié)點(diǎn)SDAT和基準(zhǔn)節(jié)點(diǎn)SREF的預(yù)充電的PMOS晶體管。105和106是將位線BL_DAT和基準(zhǔn)位線BL_REF的電壓控制在一定電壓的鉗位晶體管。107是包含將SDAT與SREF的電壓差放大到邏輯電平并進(jìn)行鎖存的放大器的判定電路。2011是對(duì)應(yīng)于READ、VERIF_LR、VERIF_HR的信號(hào)來選擇輸出CLAMP電壓的電路，108是補(bǔ)償電路。
[0248]存儲(chǔ)器單元101、基準(zhǔn)單元102以及判定電路107、補(bǔ)償電路108是與第2實(shí)施方式中說明的構(gòu)成同樣的構(gòu)成。
[0249]在圖27示出2011的構(gòu)成。是對(duì)應(yīng)于READ、VERIF_LR、VERIF_HR的信號(hào)而分別選擇性輸出鉗位電壓VCLAMP_VH、VCLAMP_VR、VCLAMP_VL的電路。各個(gè)電壓關(guān)系是VCLAMP_VH >VCLAMP_VR>VCLAMP_VL。
[0250]接下來說明讀出動(dòng)作。圖28是表示利用本發(fā)明的第5以及第6實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。將READ設(shè)定為‘H’電平，將VERIF_LR設(shè)定為‘ L’電平，將VERIF_HR設(shè)定為‘ L’電平，將CLAMP電壓設(shè)定為一定電壓(CLAMP_VR)。另外，將WLRef_L、WLRef_H設(shè)定為非選擇電平。
[0251]在時(shí)刻tl，使WLRef_I^PWL過渡到選擇電平，將PREB設(shè)為‘L’電平，由此開始SDAT、SREF、BL_DAT、BL_RED 的預(yù)充電。
[0252]在時(shí)刻t2，將PREB設(shè)定為‘H’電平，將EQ設(shè)定為‘L’電平，停止預(yù)充電和補(bǔ)償。這時(shí)，SDAT、SREF成為大致VDD電平，若將鉗位晶體管105、106的閾值電壓設(shè)為Vtn，則BL_DAT、BL_REF 成為 VCLAMP_VR-Vtn 的電平。
[0253]在從時(shí)刻t2到時(shí)刻t3的期間，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行SDAT、SREF和 BL_DAT、BL_REF 的放電。
[0254]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更快。
[0255]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更慢。
[0256]時(shí)刻t3預(yù)先設(shè)定在SDAT與SREF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t3，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0257]在時(shí)刻t4，將WL、WLRef_lH5為非選擇電平，將EQ設(shè)為‘H’電平，進(jìn)行SREF、SDAT的補(bǔ)償，將LAT設(shè)為‘L’電平而停止放大器。
[0258]接下來說明LR校驗(yàn)動(dòng)作。圖29是表示利用本發(fā)明的第5以及第6實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。將READ設(shè)定為‘ L’電平，將VERIF_LR設(shè)定為‘H’電平，將VERIF_HR設(shè)定為‘L’電平，將CLAMP電壓設(shè)定為一定電壓(VCLAMP_VL)。另夕卜，將WLRef_R、WLRef_H設(shè)定為非選擇電平。
[0259]在時(shí)刻tl，使WLRefJ^PWL過渡到選擇電平，將PREB設(shè)為‘L’電平，由此開始SDAT、SREF、BL_DAT、BL_REF 的預(yù)充電。
[0260]在時(shí)刻t2，將PREB設(shè)定為‘H’電平，將EQ設(shè)定為‘L’電平，停止預(yù)充電和補(bǔ)償。這時(shí)，SDAT、SREF成為大致VDD電平，若將鉗位晶體管105、106的閾值電壓設(shè)為Vtn，則BL_DAT、BL_REF 成為 VCLAMP_VL-Vtn 的電平。
[0261]在從時(shí)刻t2到時(shí)刻t3的期間，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行SDAT、SREF和 BL_DAT、BL_REF 的放電。
[0262]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更快。
[0263]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更慢。
[0264]這時(shí)，調(diào)整VCLAMP_VL的電壓，以使SREF的降低速度變得與讀出動(dòng)作時(shí)的SREF的降低速度大致相等。為此能使時(shí)刻t3的定時(shí)與讀出動(dòng)作相同。
[0265]在時(shí)刻t3，將LAT設(shè)為‘Η’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0266]在時(shí)刻t4，將WL、WL_Ref_U5為非選擇電平，將EQ設(shè)為‘Η’電平，進(jìn)行SREF、SDAT的補(bǔ)償，將LAT設(shè)為‘L’電平而停止放大器。
[0267]接下來說明HR校驗(yàn)動(dòng)作。圖30是表示利用本發(fā)明的第5以及第6實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。將READ設(shè)定為‘ L’電平，將VERIF_LR設(shè)定為‘L’電平，將VERIF_HR設(shè)定為‘H’電平，將CLAMP電壓設(shè)定為一定電壓(VCLAMPJH)t3S夕卜，將WLRef_R、WLRef_L設(shè)定為非選擇電平。
[0268]在時(shí)刻tl，使WLRef_H和WL過渡到選擇電平，將PREB設(shè)為‘L’電平，由此開始SDAT、SREF、BL_DAT、BL_REF 的預(yù)充電。
[0269]在時(shí)刻t2，將PREB設(shè)定為‘H’電平，將EQ設(shè)定為‘L’電平，停止預(yù)充電和補(bǔ)償。這時(shí)，SDAT、SREF成為大致VDD電平，若將鉗位晶體管105、106的閾值電壓設(shè)為Vtn，則BL_DAT、BL_REF 成為 VCLAMP_VH-Vtn 的電平。
[0270]在從時(shí)刻t2到時(shí)刻t3的期間，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行SDAT、SREF和 BL_DAT、BL_REF 的放電。
[0271]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更快。
[0272]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于SREF電壓而SDAT電壓的降低變得更慢。
[0273]這時(shí)，調(diào)整VCLAMP_VH的電壓，以使SREF的降低速度變得與讀出動(dòng)作時(shí)的SREF的降低速度大致相等。為此能使時(shí)刻t3的定時(shí)與讀出動(dòng)作相同。
[0274]在時(shí)刻t3，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0275]在時(shí)刻t4，將WL、WLRef_H設(shè)為非選擇電平，將EQ設(shè)為‘H’電平，進(jìn)行SREF、SDAT的補(bǔ)償，將LAT設(shè)為‘L’電平而停止放大器。
[0276]在本實(shí)施方式中，通過放電晶體管、補(bǔ)償電路而能使第5實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置更高速動(dòng)作。
[0277]在本實(shí)施方式中，說明了在LR校驗(yàn)動(dòng)作、HR校驗(yàn)動(dòng)作雙方運(yùn)用本發(fā)明的情況，但也可以僅在某一方運(yùn)用。例如在現(xiàn)有構(gòu)成中，僅在從時(shí)刻t2到時(shí)刻t3時(shí)間較短、定時(shí)生成困難的LR校驗(yàn)動(dòng)作時(shí)運(yùn)用。另一方面，通過不在需要將BL_DAT、BL_REF設(shè)定為高電壓、消耗電流增加的HR校驗(yàn)動(dòng)作中運(yùn)用，從而有能減低校驗(yàn)動(dòng)作的消耗電流的效果。
[0278]《第7實(shí)施方式》
[0279]在圖32到圖33示出本發(fā)明的第7實(shí)施方式的構(gòu)成。圖32是本發(fā)明的第7實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。2500是非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)I比特的讀出單位，若是16比特的數(shù)據(jù)，則將讀出單位并排16個(gè)，控制信號(hào)等與各讀出單位公共連接。101是存儲(chǔ)器單元(電阻變化型非易失性存儲(chǔ)器單元)。在本圖中，為了簡(jiǎn)化而記載了配置I個(gè)存儲(chǔ)器單元101的情況，但在配置多個(gè)存儲(chǔ)器單元的情況下，以后說明的動(dòng)作也相同。
[0280]102是基準(zhǔn)單元，2503和2504是進(jìn)行判定節(jié)點(diǎn)即位線BL_DAT、基準(zhǔn)位線BL_REF的預(yù)充電的PMOS晶體管。2512和2513是進(jìn)行源極線SL_DAT、基準(zhǔn)源極線SL_REF的預(yù)充電的PMOS晶體管。2505和2506是將源極線SL_DAT和基準(zhǔn)源極線SL_REF的電壓控制在一定電壓的鉗位晶體管。2509和2510是將源極線SL_DAT和基準(zhǔn)源極線SL_REF放電的NMOS晶體管。107是包含將BL_DAT與BL_REF的電壓差放大到邏輯電平并進(jìn)行鎖存的放大器的判定電路。2511是對(duì)應(yīng)于READ、VERIF_LR、VERIF_HR的信號(hào)而選擇輸出CLAPM電壓的電路。
[0281]存儲(chǔ)器單元101、基準(zhǔn)單元102以及判定電路107是與第I實(shí)施方式中說明的構(gòu)成同樣的構(gòu)成。
[0282]圖33是本發(fā)明的第7實(shí)施方式所涉及的鉗位電壓切換電路的電路圖。在圖33示出鉗位電壓切換電路2511的構(gòu)成。是對(duì)應(yīng)于READ、VERIF_LR、VERIF_HR的信號(hào)而分別選擇性輸出鉗位電壓VCLAMP_VH、VCLAMP_VR、VCLAMP_VL的電路。各個(gè)電壓關(guān)系是VCLAMP_VLP >VCLAMP_VRP>VCLAMP_VHP。
[0283]接下來說明讀出動(dòng)作。圖34是表示利用本發(fā)明的第7以及第8實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出動(dòng)作波形的圖表。將READ設(shè)定為‘H’電平，將VERIF_LR設(shè)定為‘L’電平，將VERIF_HR設(shè)定為‘ L’電平，將CLAMP電壓設(shè)定為一定電壓(CLAMP_VRP)。另外，將WLRef_L、WLRef_H設(shè)定為非選擇電平。
[0284]由于在時(shí)刻t0，PREB為‘ L ’電平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被預(yù)充電到VDD0
[0285]在時(shí)刻tl，使WLRef_I^PWL過渡到選擇電平，將PREB設(shè)為‘Η’電平，停止預(yù)充電，將DIS_SL設(shè)為‘H’電平。在從時(shí)刻tl到時(shí)刻t2的期間，將鉗位晶體管2505、2506的閾值電壓的絕對(duì)值設(shè)為Vtp。SL_REF、SL_DAT過渡到CLAMP_VRP+Vtp的電平，通過存儲(chǔ)器單元11、基準(zhǔn)單元102而進(jìn)行BL_DAT、BL_REF的放電。
[0286]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更快。
[0287]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更慢。
[0288]時(shí)刻t2被預(yù)先設(shè)定在BLDAT與BL_REF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t2，將LAT設(shè)為‘ H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0289]在時(shí)刻t3，將WL、WLRef_lH5為非選擇電平，將PREB設(shè)為‘L’電平，進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電，將LAT設(shè)為‘L’電平而停止放大器。
[0290]接下來說明LR校驗(yàn)動(dòng)作。圖35是表示利用本發(fā)明的第7以及第8實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。將READ設(shè)定為‘ L’電平，將VERIF_LR設(shè)定為‘H’電平，將VERIF_HR設(shè)定為‘L’電平，將CLAMP電壓設(shè)定為一定電壓(CLAMPJLP)t3S夕卜，將WLRef_R、WLRef_H設(shè)定為非選擇電平。
[0291]由于在時(shí)刻t0，PREB為‘ L ’電平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被預(yù)充電到VDD0
[0292]在時(shí)刻tl，使WLRef_U^WL過渡到選擇電平，將PREB設(shè)為‘Η’電平，停止預(yù)充電，將DIS_SL設(shè)為‘Η’電平。
[0293]在從時(shí)刻tl到時(shí)刻t2的期間，將鉗位晶體管2505、2506的閾值電壓的絕對(duì)值設(shè)為VtP<3SL_REF、SL_DAT過渡到CLAMP_VLP+Vtp的電平，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行 BL_DAT、BL_REF 的放電。
[0294]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更快。
[0295]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更慢。
[0296]這時(shí)，調(diào)整CLAMP_VLP的電壓，以使BL_REF的降低速度變得與讀出動(dòng)作的情況下的BL_REF電壓的降低速度大致相等。為此能將時(shí)刻t2的定時(shí)設(shè)定得與讀出動(dòng)作相同。
[0297]在時(shí)刻t2，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0298]在時(shí)刻t3，將WL、WLRef_U5為非選擇電平，將PREB設(shè)為‘L’電平，進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電，將LAT設(shè)為‘L’電平而停止放大器。
[0299]接下來說明HR校驗(yàn)動(dòng)作。圖36是表示利用本發(fā)明的第7以及第8實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。將READ設(shè)定為‘ L’電平，將VERIF_LR設(shè)定為‘ L’電平，將VERIF_HR設(shè)定為‘H’電平，將CLAMP電壓設(shè)定為一定電壓(CLAMP_VHP)。另夕卜，將WLRef_R、WLRef_L設(shè)定為非選擇電平。
[0300]由于在時(shí)刻切，？1^8為‘1/電平，因此此_041'、81^_1^?、51^^1'、51^_1^?被預(yù)充電到VDD0
[0301]在時(shí)亥Ijtl，使WLRef_UPWL過渡到選擇電平，將PREB設(shè)為‘H’電平，停止預(yù)充電和補(bǔ)償，將DIS_SL設(shè)為‘H’電平。
[0302]在從時(shí)刻11到時(shí)刻t2的期間，將鉗位晶體管2905、2906的閾值電壓設(shè)為Vtp。SL_REF、SL_DAT過渡到CLAMP_VHP+Vtp的電平，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行BL_DAT、BL_REF 的放電。
[0303]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更快。
[0304]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更慢。
[0305]這時(shí)，調(diào)整CLAMP_VHP的電壓，以使BL_REF的降低速度變得與讀出動(dòng)作的情況下的BL_REF電壓的降低速度大致相等。為此能將時(shí)刻t2的定時(shí)設(shè)定得與讀出動(dòng)作相同。
[0306]在時(shí)刻t2，對(duì)將LAT設(shè)為‘H’電平而進(jìn)行放大器的起動(dòng)的SAOUT輸出數(shù)據(jù)。
[0307]在時(shí)刻t3，將WL、WLRef_H設(shè)為非選擇電平，將PREB設(shè)為‘L’電平，進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電，將LAT設(shè)為‘L’電平而停止放大器。
[0308]第二端子和第四端子與第二電源連接，第一電路可以是漏極與第一端子連接、源極與第三電源連接的PMOS晶體管;漏極與第三端子連接、源極與第三電壓連接的PMOS晶體管；源極與第三電壓連接、漏極與數(shù)據(jù)節(jié)點(diǎn)連接的PMOS晶體管；和源極與第三電壓連接、漏極與基準(zhǔn)節(jié)點(diǎn)連接的PMOS晶體管。
[0309]《第8實(shí)施方式》
[0310]在圖37至圖39示出本發(fā)明的第8實(shí)施方式的構(gòu)成。圖37是本發(fā)明的第8實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的電路圖。2500是非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)I比特的讀出單位，若是16比特的數(shù)據(jù)，則將讀出單位并排16個(gè)，控制信號(hào)等公共連接。101是存儲(chǔ)器單元(電阻變化型非易失性存儲(chǔ)器單元)。在本圖中，為了簡(jiǎn)化而記載了配置I個(gè)存儲(chǔ)器單元101的情況，但在配置多個(gè)存儲(chǔ)器單元的情況下，以后說明的動(dòng)作也相同。
[0311]102是基準(zhǔn)單元，2503和2504是進(jìn)行判定節(jié)點(diǎn)即位線BL_DAT、基準(zhǔn)位線BL_REF的預(yù)充電的PMOS晶體管。2512和2513是進(jìn)行源極線SL_DAT、基準(zhǔn)源極線SL_REF的預(yù)充電的PMOS晶體管。2505和2506是將源極線SL_DAT和基準(zhǔn)源極線SL_REF的電壓控制在一定電壓的鉗位晶體管。2509和2510是將源極線SL_DAT和基準(zhǔn)源極線SL_REF放電的NMOS晶體管。107是包含將BL_DAT與BL_REF的電壓差放大到邏輯電平并進(jìn)行鎖存的放大器的判定電路。2511是對(duì)應(yīng)于READ、VERIF_LR、VERIF_HR的信號(hào)來選擇輸出CLAPM電壓的電路，2508和2514是補(bǔ)償電路。
[0312]存儲(chǔ)器單元101、基準(zhǔn)單元102以及判定電路107是與第I實(shí)施方式中說明的構(gòu)成同樣的構(gòu)成。
[0313]圖38是本發(fā)明的第8實(shí)施方式所涉及的補(bǔ)償電路的電路圖。在圖38示出補(bǔ)償電路2508的構(gòu)成。對(duì)應(yīng)于補(bǔ)償信號(hào)EQ來進(jìn)行將BL_DAT和BL_REF補(bǔ)償為同電壓或切斷的動(dòng)作。
[0314]圖39是本發(fā)明的第8實(shí)施方式所涉及的補(bǔ)償電路的電路圖。在圖39示出補(bǔ)償電路2514的構(gòu)成。對(duì)應(yīng)于補(bǔ)償信號(hào)EQ_S來進(jìn)行將SL_DAT和SL_REF補(bǔ)償為同電壓或切斷的動(dòng)作。
[0315]接下來在圖34示出讀出動(dòng)作。將READ設(shè)定為‘H’電平，將VERIF_LR設(shè)定為‘L’電平，將VERIF_HR設(shè)定為‘L’電平，將CLAMP電壓設(shè)定為一定電壓(CLAMP_VRP)。另外，將EQ、EQ_SS定為‘Η’電平，將WLRef_L、WLRef_H設(shè)定為非選擇電平。
[0316]由于在時(shí)刻t0，PREB為‘ L ’ 電平，EQ為 ‘ H ’ 電平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被預(yù)充電到VDD。
[0317]在時(shí)亥Ijtl，使WLRef_I^PWL過渡到選擇電平，將PREB設(shè)為‘Η’電平，將EQ設(shè)為‘L’電平，停止預(yù)充電和補(bǔ)償，將DIS_SL設(shè)為‘Η’電平。EQ_S保持‘H’電平，不停止SL_DAT和SL_REF的補(bǔ)償。
[0318]在從時(shí)刻11到時(shí)刻t2的期間，將鉗位晶體管2505、2506的閾值電壓設(shè)為Vtp。SL_REF、SL_DAT過渡到CLAMP_VRP+Vtp的電平。由此通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行BL_DAT、BL_REF 的放電。
[0319]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更快。
[0320]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更慢。
[0321]時(shí)刻t2被設(shè)定在BLDAT與BL_REF的電壓差變得大于107的放大器的放大極限電壓的定時(shí)。在時(shí)刻t2，將LAT設(shè)為‘ H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0322]在時(shí)亥Ijt3，將WL、WLRef_lU5為非選擇電平，將PREB設(shè)為‘L’電平，將EQ、EQ_S設(shè)為‘H’電平。由此進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電和補(bǔ)償，將LAT設(shè)為‘ L’電平而停止放大器。
[0323]接下來說明LR校驗(yàn)動(dòng)作。圖35是表示利用本發(fā)明的第7以及第8實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的LR校驗(yàn)動(dòng)作波形的圖表。將READ設(shè)定為‘ L’電平，將VERIF_LR設(shè)定為‘H’電平，將VERIF_HR設(shè)定為‘L’電平，將CLAMP電壓設(shè)定為一定電壓(CLAMPJLP)t3S夕卜，將EQ、EQ_S設(shè)定為‘H’電平，將WLRef_R、WLRef_H設(shè)定為非選擇電平。
[0324]由于在時(shí)刻t0，PREB為‘ L ’ 電平，EQ為 ‘ H ’ 電平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被預(yù)充電到VDD。
[0325]在時(shí)刻tl，使WLRefJjPWL過渡到選擇電平，將PREB設(shè)為‘Η’電平，將EQ、EQ_S設(shè)為‘L’電平。由此停止預(yù)充電和補(bǔ)償，將DIS_SL設(shè)為‘H’電平。EQ_S保持‘H’電平，不停止SL_DAT和SL_REF的補(bǔ)償。
[0326]在從時(shí)刻11到時(shí)刻t2的期間，將鉗位晶體管2505、2506的閾值電壓設(shè)為Vtp。SL_REF、SL_DAT過渡到CLAMP_VLP+Vtp的電平，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行BL_DAT、BL_REF 的放電。
[0327]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更快。
[0328]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更慢。
[0329]這時(shí)，調(diào)整CLAMP_VLP的電壓，以使BL_REF的降低速度變得與讀出動(dòng)作的情況下的BL_REF電壓的降低速度大致相等。為此能將時(shí)刻t2的定時(shí)設(shè)定得與讀出動(dòng)作相同。
[0330]在時(shí)刻t2，將LAT設(shè)為‘H’電平而起動(dòng)放大器，對(duì)SAOUT輸出數(shù)據(jù)。
[0331]在時(shí)亥Ijt3，將WL、WLRef_U5為非選擇電平，將PREB設(shè)為‘L’電平，將EQ、EQ_S設(shè)為‘H’電平。由此進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電和補(bǔ)償，將LAT設(shè)為‘ L’電平而停止放大器。
[0332]接下來說明HR校驗(yàn)動(dòng)作。圖36是表示利用本發(fā)明的第7以及第8實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的HR校驗(yàn)動(dòng)作波形的圖表。將READ設(shè)定為‘ L’電平，將VERIF_LR設(shè)定為‘ L’電平，將VERIF_HR設(shè)定為‘H’電平，將CLAMP電壓設(shè)定為一定電壓(CLAMP_VHP)。另夕卜，將EQ、EQ_S設(shè)定為‘H’電平，將WLRef_R、WLRef_L設(shè)定為非選擇電平。
[0333]由于在時(shí)刻t0，PREB為‘L’ 電平，EQ、EQ_S* ‘H’ 電平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被預(yù)充電到VDD。
[0334]在時(shí)刻tl，使WLRefJ^PWL過渡到選擇電平，將PREB設(shè)為‘Η’電平，將EQSSH平。由此停止預(yù)充電和補(bǔ)償，將DIS_SL設(shè)為‘Η’電平。EQ、EQ_S保持‘Η’電平，不停止SL_DAT和SL_REF的補(bǔ)償。
[0335]在從時(shí)刻11到時(shí)刻t2的期間，將鉗位晶體管2905、2906的閾值電壓設(shè)為Vtp。SL_REF、SL_DAT過渡到CLAMP_VHP+Vtp的電平，通過存儲(chǔ)器單元101、基準(zhǔn)單元102來進(jìn)行BL_DAT、BL_REF 的放電。
[0336]在存儲(chǔ)器單元為低電阻狀態(tài)(LR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更快。
[0337]在存儲(chǔ)器單元為高電阻狀態(tài)(HR)的情況下，相比于BL_REF電壓而BL_DAT電壓的降低變得更慢。
[0338]這時(shí)，調(diào)整CLAMP_VHP的電壓，以使BL_REF的降低速度變得與讀出動(dòng)作的情況下的BL_REF電壓的降低速度大致相等。為此能將時(shí)刻t2的定時(shí)設(shè)定得與讀出動(dòng)作相同。
[0339]若在時(shí)刻t2進(jìn)行放大器的起動(dòng)，則對(duì)SAOUT輸出數(shù)據(jù)。
[0340]在時(shí)亥Ijt3，將WL、WLRefjH5為非選擇電平，將PREB設(shè)為‘L’電平，將EQ、EQ_S設(shè)為‘H’電平。由此進(jìn)行BL_DAT、BL_REF、SL_DAT、SL_REF的預(yù)充電和補(bǔ)償，將LAT設(shè)為‘ L’電平而停止放大器。
[0341]在本實(shí)施方式中，通過放電晶體管、補(bǔ)償電路而能使第7實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置更高速動(dòng)作。
[0342]在以上的第I到第8實(shí)施方式中，說明了作為存儲(chǔ)器單元而使用電阻變化型非易失性存儲(chǔ)器單元(ReRAM)的構(gòu)成，但還能運(yùn)用在具備通過探測(cè)在存儲(chǔ)器單元的兩端流動(dòng)的電流來判定數(shù)據(jù)的讀出電路的非易失性半導(dǎo)體存儲(chǔ)裝置中。除了上述以外，還能在磁阻變化型存儲(chǔ)器(MRAM:Magnetoresistive Random Access Memory，磁阻變化型隨機(jī)存取存儲(chǔ)器)、相變化型非易失性存儲(chǔ)器(PRAM:Phase Change Random Access Memoory，相變化型隨機(jī)存取存儲(chǔ)器)以及閃速存儲(chǔ)器中運(yùn)用。
[0343]另外，針對(duì)單個(gè)的控制電路112而連接的讀出單位100既可以是單個(gè)，也可以是多個(gè)。針對(duì)單個(gè)的控制電路112而連接的讀出單位100越多則越能節(jié)省非易失性半導(dǎo)體存儲(chǔ)裝置整體的控制電路112。
[0344]產(chǎn)業(yè)上的利用可能性
[0345]本發(fā)明所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置即使除了讀出動(dòng)作以外還需要校驗(yàn)動(dòng)作等大的范圍的判定電流下的動(dòng)作，也能使放大定時(shí)大致相同，也能兼顧讀出動(dòng)作的高速性、判定精度，在通過判定在數(shù)據(jù)判定時(shí)的存儲(chǔ)器單元中流動(dòng)的電流量來存儲(chǔ)數(shù)據(jù)狀態(tài)的存儲(chǔ)器中有用。
[0346]標(biāo)號(hào)的說明
[0347]101存儲(chǔ)器單元
[0348]102基準(zhǔn)單元
[0349]107判定電路
[0350]108補(bǔ)償電路
[0351]111開關(guān)電路
[0352]112控制電路
[0353]1308補(bǔ)償電路
[0354]1311開關(guān)電路
[0355]1312控制電路
[0356]2011鉗位電壓切換電路
[0357]2012控制電路
[0358]2508補(bǔ)償電路
[0359]2511鉗位電壓切換電路
[0360]2514補(bǔ)償電路
【主權(quán)項(xiàng)】
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，具備: 至少具備第一端子和第二端子的存儲(chǔ)器單元； 至少具備第三端子和第四端子的基準(zhǔn)單元； 與所述第一端子以及所述第三端子連接的讀出電路； 與所述第一端子連接的第一晶體管;和 與所述第三端子連接的第二晶體管， 所述第一晶體管的柵極和所述第二晶體管的柵極被公共連接， 所述非易失性半導(dǎo)體存儲(chǔ)裝置還具備: 用于使所述第一晶體管的所述柵極和所述第二晶體管的所述柵極、與所述第三端子或所述第四端子之間電短路、切斷的開關(guān)。2.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 在所述第一晶體管的所述柵極連接第一控制端子，在所述開關(guān)連接對(duì)所述開關(guān)的短路、切斷進(jìn)行控制的第二控制端子， 所述非易失性半導(dǎo)體存儲(chǔ)裝置具備切換所述第一控制端子以及所述第二控制端子的控制的控制電路。3.根據(jù)權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述非易失性半導(dǎo)體存儲(chǔ)裝置具備至少多個(gè)所述存儲(chǔ)器單元。4.根據(jù)權(quán)利要求2或3所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述第一晶體管以及所述第二晶體管是PMOS晶體管， 所述控制電路進(jìn)行控制，以使 在第一動(dòng)作模式下，將所述第一控制端子設(shè)定為使所述第一晶體管以及所述第二晶體管通電，將所述第二控制端子設(shè)定為使所述開關(guān)切斷，所述第一晶體管以及所述第二晶體管作為對(duì)所述第一端子以及所述第三端子施加第一電壓的預(yù)充電晶體管動(dòng)作， 在第二動(dòng)作模式下，將所述第一控制端子設(shè)為高阻抗，將所述第二控制端子設(shè)定為使開關(guān)短路，由此所述第一晶體管以及所述第二晶體管作為對(duì)所述第一端子以及所述第三端子施加所述第一電壓的反射鏡晶體管動(dòng)作。5.根據(jù)權(quán)利要求4所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述第一晶體管以及所述第二晶體管是NMOS晶體管。6.根據(jù)權(quán)利要求1?5中任一項(xiàng)所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述基準(zhǔn)單元的至少2個(gè)以上的電阻的一端與所述第三端子或所述第四端子并聯(lián)連接， 在對(duì)應(yīng)于所述第一動(dòng)作模式或所述第二動(dòng)作模式，電阻的一端與所述第三端子連接時(shí)，所述電阻的另一端與所述第四端子電連接，或者在對(duì)應(yīng)于所述第一動(dòng)作模式或所述第二動(dòng)作模式，電阻的一端與所述第四端子連接時(shí)，所述電阻的另一端與所述第三端子電連接。7.一種非易失性半導(dǎo)體存儲(chǔ)裝置，具備: 存儲(chǔ)器單元； 基準(zhǔn)單元;和 讀出電路，根據(jù)因?qū)λ龃鎯?chǔ)器單元和所述基準(zhǔn)單元施加電壓而在所述存儲(chǔ)器單元和所述基準(zhǔn)單元中流動(dòng)的電流差所產(chǎn)生的電壓差來判定數(shù)據(jù)狀態(tài)， 在所述存儲(chǔ)器單元連接第一晶體管， 在所述基準(zhǔn)單元連接第二晶體管， 在第一動(dòng)作模式下所述第一晶體管以及所述第二晶體管作為預(yù)充電晶體管動(dòng)作，在第二動(dòng)作模式下所述第一晶體管以及所述第二晶體管作為反射鏡晶體管動(dòng)作， 切換所述第一動(dòng)作模式、所述第二動(dòng)作模式。8.根據(jù)權(quán)利要求1?7中任一項(xiàng)所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述存儲(chǔ)器單元是電阻變化型的非易失性存儲(chǔ)器單元， 在通常的讀出動(dòng)作以及改寫動(dòng)作時(shí)，進(jìn)行確認(rèn)低電阻化動(dòng)作后的電阻值的讀出動(dòng)作即低電阻化驗(yàn)證動(dòng)作以及確認(rèn)高電阻化動(dòng)作后的高電阻狀態(tài)的讀出動(dòng)作即高電阻化驗(yàn)證動(dòng)作，在所述第一動(dòng)作模式下進(jìn)行通常的讀出動(dòng)作，在所述第二動(dòng)作模式下進(jìn)行所述高電阻化驗(yàn)證動(dòng)作、所述低電阻化驗(yàn)證動(dòng)作中的至少一者的動(dòng)作。9.一種非易失性半導(dǎo)體存儲(chǔ)裝置，具備: 至少具備第一端子和第二端子的存儲(chǔ)器單元； 至少具備第三端子和第四端子的基準(zhǔn)單元;和 與數(shù)據(jù)節(jié)點(diǎn)以及基準(zhǔn)節(jié)點(diǎn)連接的讀出電路， 所述非易失性半導(dǎo)體存儲(chǔ)裝置還具備第一電路，該第一電路連接所述數(shù)據(jù)節(jié)點(diǎn)和第一晶體管，連接所述基準(zhǔn)節(jié)點(diǎn)和第二晶體管，通過輸入的信號(hào)來控制所述第一端子與所述第二端子之間的電壓以及所述第三端子與所述第四端子之間的電壓。10.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述第二端子和所述第四端子與第二電源連接， 所述第一電路是:源極與所述第一端子連接且漏極與所述數(shù)據(jù)節(jié)點(diǎn)連接的NMOS晶體管;源極與所述第三端子連接、漏極與所述基準(zhǔn)節(jié)點(diǎn)連接的匪OS晶體管;源極與所述第二電源連接、漏極與所述數(shù)據(jù)節(jié)點(diǎn)連接的PMOS晶體管;和源極與所述第二電源連接、漏極與所述基準(zhǔn)節(jié)點(diǎn)連接的PMOS晶體管。11.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述第二端子和所述第四端子與第二電源連接， 所述第一電路是:漏極與所述第一端子連接、源極與第三電源連接的PMOS晶體管;漏極與所述第三端子連接、源極與所述第三電壓連接的PMOS晶體管;源極與所述第三電壓連接、漏極與所述數(shù)據(jù)節(jié)點(diǎn)連接的PMOS晶體管；和源極與所述第三電壓連接、所述漏極與基準(zhǔn)節(jié)點(diǎn)連接的PMOS晶體管。12.根據(jù)權(quán)利要求9?11中任一項(xiàng)所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述第一電路所控制的電壓在通常的讀出動(dòng)作和所述非易失性存儲(chǔ)器單元的改寫動(dòng)作時(shí)的完成判定動(dòng)作即驗(yàn)證動(dòng)作中不同。13.根據(jù)權(quán)利要求12所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述存儲(chǔ)器單元是電阻變化型的非易失性存儲(chǔ)器單元， 作為權(quán)利要求12所述的驗(yàn)證動(dòng)作，進(jìn)行確認(rèn)低電阻化動(dòng)作后的電阻值的讀出動(dòng)作即低電阻化驗(yàn)證動(dòng)作以及確認(rèn)高電阻化動(dòng)作后的高電阻狀態(tài)的讀出動(dòng)作即高電阻化驗(yàn)證動(dòng)作，在所述低電阻化驗(yàn)證動(dòng)作、高電阻化驗(yàn)證動(dòng)作中所述第一電路所控制的電壓不同。14.根據(jù)權(quán)利要求9?13中任一項(xiàng)所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，輸入到所述第一電路的信號(hào)與至少2個(gè)以上串聯(lián)連接的電阻的任意電阻的端子連接。
【文檔編號(hào)】G11C13/00GK106062881SQ201580009550
【公開日】2016年10月26日
【申請(qǐng)日】2015年2月18日
【發(fā)明人】中山雅義, 村久木康夫, 圓山敬史
【申請(qǐng)人】松下知識(shí)產(chǎn)權(quán)經(jīng)營(yíng)株式會(huì)社